JPH0675655A - デジタルクロック逓倍回路 - Google Patents
デジタルクロック逓倍回路Info
- Publication number
- JPH0675655A JPH0675655A JP4248683A JP24868392A JPH0675655A JP H0675655 A JPH0675655 A JP H0675655A JP 4248683 A JP4248683 A JP 4248683A JP 24868392 A JP24868392 A JP 24868392A JP H0675655 A JPH0675655 A JP H0675655A
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- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- frequency
- delay
- signal
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Abstract
(57)【要約】
【目的】 簡単な回路構成で入力クロック信号の周波数
を逓倍するクロック逓倍回路を実現すること。 【構成】 信号伝播の遅延特性を有するバッファ１１ａ
〜１１ｅを直列に接続し、ディレイ用バッファロジック
１１を構成する。入力端１０からの入力クロック信号ａ
と、バッファロジック１１で遅延したクロック信号ｂを
ＥＯＲ１２に入力し、排他的論理和をとる。そうすると
ＥＯＲ１２から２倍に逓倍されたクロック信号ｃが出力
される。
を逓倍するクロック逓倍回路を実現すること。 【構成】 信号伝播の遅延特性を有するバッファ１１ａ
〜１１ｅを直列に接続し、ディレイ用バッファロジック
１１を構成する。入力端１０からの入力クロック信号ａ
と、バッファロジック１１で遅延したクロック信号ｂを
ＥＯＲ１２に入力し、排他的論理和をとる。そうすると
ＥＯＲ１２から２倍に逓倍されたクロック信号ｃが出力
される。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル回路のクロッ
ク信号の周波数を逓倍するデジタルクロック逓倍回路に
関するものである。
ク信号の周波数を逓倍するデジタルクロック逓倍回路に
関するものである。
【０００２】
【従来の技術】近年、信号処理のデジタル化が進み、高
い周波数のクロック信号を用いることが多くなった。こ
れに伴いクロック信号を伝送する配線ライン等から輻射
される不要輻射の障害が問題になってきている。このた
め一部の電子回路ではクロック信号を低い周波数で伝送
し、デジタル信号処理を行う前に例えばＰＬＬ回路等を
用いて、クロック信号の周波数を所望の周波数に逓倍し
ているものがある。
い周波数のクロック信号を用いることが多くなった。こ
れに伴いクロック信号を伝送する配線ライン等から輻射
される不要輻射の障害が問題になってきている。このた
め一部の電子回路ではクロック信号を低い周波数で伝送
し、デジタル信号処理を行う前に例えばＰＬＬ回路等を
用いて、クロック信号の周波数を所望の周波数に逓倍し
ているものがある。
【０００３】図３はＰＬＬ回路を用いた従来のデジタル
クロック逓倍回路の構成例を示すブロック図である。本
図において入力端１は低周波のクロック信号が入力され
る端子であり、位相比較器（ＰＣ）２に接続される。Ｐ
Ｃ２は後述する分周器のクロック信号と入力端１からの
クロック信号の位相を比較する回路である。低域フィル
タ（ＬＰＦ）３はＰＣ２の出力する位相信号の低域周波
成分を濾波するフィルタである。電圧制御発振器（ＶＣ
Ｏ）４はＬＰＦ３の出力する制御電圧により自励発振す
る電圧制御発振器である。分周器５はＶＣＯ４の出力す
る発振周波数を分周し、分周クロック信号をＰＣ２に与
える回路である。
クロック逓倍回路の構成例を示すブロック図である。本
図において入力端１は低周波のクロック信号が入力され
る端子であり、位相比較器（ＰＣ）２に接続される。Ｐ
Ｃ２は後述する分周器のクロック信号と入力端１からの
クロック信号の位相を比較する回路である。低域フィル
タ（ＬＰＦ）３はＰＣ２の出力する位相信号の低域周波
成分を濾波するフィルタである。電圧制御発振器（ＶＣ
Ｏ）４はＬＰＦ３の出力する制御電圧により自励発振す
る電圧制御発振器である。分周器５はＶＣＯ４の出力す
る発振周波数を分周し、分周クロック信号をＰＣ２に与
える回路である。
【０００４】まずＶＣＯ４において所望の周波数で発振
するようタンク回路を構成する。ＶＣＯ４の発振出力を
分周器５で分周し、その信号をＰＣ２に与える。ＰＣ２
は入力端子１の入力クロック信号と、分周器５のクロッ
ク信号の位相を比較する。ＰＣ２は位相差信号を出力
し、その制御電圧をＬＰＦ３を介しＶＣＯ４に与える。
このときＶＣＯ４は入力クロック信号と位相がロックさ
れ、周波数逓倍されたクロック信号を出力端６より出力
する。
するようタンク回路を構成する。ＶＣＯ４の発振出力を
分周器５で分周し、その信号をＰＣ２に与える。ＰＣ２
は入力端子１の入力クロック信号と、分周器５のクロッ
ク信号の位相を比較する。ＰＣ２は位相差信号を出力
し、その制御電圧をＬＰＦ３を介しＶＣＯ４に与える。
このときＶＣＯ４は入力クロック信号と位相がロックさ
れ、周波数逓倍されたクロック信号を出力端６より出力
する。
【０００５】
【発明が解決しようとする課題】しかしながらこのよう
な従来の構成では、クロック逓倍回路にＰＣ２、ＬＰＦ
３，ＶＣＯ４，分周器５の回路が夫々必要となり、回路
構成が大規模になるという欠点があった。
な従来の構成では、クロック逓倍回路にＰＣ２、ＬＰＦ
３，ＶＣＯ４，分周器５の回路が夫々必要となり、回路
構成が大規模になるという欠点があった。
【０００６】本発明はこのような従来の問題点に鑑みて
なされたものであって、簡単なロジック回路を用いて周
波数を２倍に逓倍するデジタルクロック逓倍回路を提供
することを目的とする。
なされたものであって、簡単なロジック回路を用いて周
波数を２倍に逓倍するデジタルクロック逓倍回路を提供
することを目的とする。
【０００７】
【課題を解決するための手段】この課題を解決するため
に本発明のデジタルクロック逓倍回路は、入力クロック
を遅延する遅延回路と、入力クロック信号と遅延回路の
出力信号の排他的論理和をとる排他的論理和回路と、を
具備することを特徴としている。
に本発明のデジタルクロック逓倍回路は、入力クロック
を遅延する遅延回路と、入力クロック信号と遅延回路の
出力信号の排他的論理和をとる排他的論理和回路と、を
具備することを特徴としている。
【０００８】
【作用】このような特徴を有する本発明によれば、遅延
回路は入力クロックを遅延する。排他的論理和回路は入
力クロック信号と遅延回路の出力信号の排他的論理和を
とる。こうすると周波数が逓倍されたクロック信号が得
られる。
回路は入力クロックを遅延する。排他的論理和回路は入
力クロック信号と遅延回路の出力信号の排他的論理和を
とる。こうすると周波数が逓倍されたクロック信号が得
られる。
【０００９】
【実施例】本発明の一実施例におけるデジタルクロック
逓倍回路について図１，図２を参照しつつ説明する。図
１は本実施例のデジタルクロック逓倍回路の構成を示す
回路図である。本図において入力端１０は、電子機器内
に設けられた図示しないクロック信号源から配線ライン
を介してクロック信号ａが入力される入力端子である。
ディレイ用バッファロジック１１は例えば複数のバッフ
ァ１１ａ〜１１ｅが直列接続される回路である。バッフ
ァ１１ａ〜１１ｅは夫々半導体の構造に基づく固有の信
号伝播の遅延時間を有しており、例えば１バッファ当た
り数ｎsec 程度の遅延時間を有するものとする。バッフ
ァロジック１１の出力ｂと、入力端１０の信号ａは夫々
ＥＯＲ１２に与えられる。ＥＯＲ１２は排他的論理和回
路であり、入力クロック信号ａと遅延クロック信号ｂの
排他的論理和をとって、立上り及び立下り時刻で変化す
るパルスｃを生成する回路である。
逓倍回路について図１，図２を参照しつつ説明する。図
１は本実施例のデジタルクロック逓倍回路の構成を示す
回路図である。本図において入力端１０は、電子機器内
に設けられた図示しないクロック信号源から配線ライン
を介してクロック信号ａが入力される入力端子である。
ディレイ用バッファロジック１１は例えば複数のバッフ
ァ１１ａ〜１１ｅが直列接続される回路である。バッフ
ァ１１ａ〜１１ｅは夫々半導体の構造に基づく固有の信
号伝播の遅延時間を有しており、例えば１バッファ当た
り数ｎsec 程度の遅延時間を有するものとする。バッフ
ァロジック１１の出力ｂと、入力端１０の信号ａは夫々
ＥＯＲ１２に与えられる。ＥＯＲ１２は排他的論理和回
路であり、入力クロック信号ａと遅延クロック信号ｂの
排他的論理和をとって、立上り及び立下り時刻で変化す
るパルスｃを生成する回路である。
【００１０】このように構成されたデジタルクロック逓
倍回路の動作について、図２のタイムチャートを用いて
説明する。入力端１０に図２（ａ）に示すような発振周
波数10ＭHz、Ｈ及びＬレベルの時間が50ｎsec のパルス
ａが入力されるとする。バッファロジック１１内の各バ
ッファ１１ａ〜１１ｅの夫々の信号遅延時間が例えば５
ｎsec とすると、バッファロジック１１は図２（ｂ）に
示すようなパルスｂを出力する。ＥＯＲ１２がパルスａ
とパルスｂの排他的論理和をとると、図２（ｃ）に示す
ようなパルスｃを生成する。即ちＥＯＲ１２の出力パル
スｃは、周波数が20ＭHz、デューティ比がほぼ１：１の
パルスとなり、出力端１３より出力される。
倍回路の動作について、図２のタイムチャートを用いて
説明する。入力端１０に図２（ａ）に示すような発振周
波数10ＭHz、Ｈ及びＬレベルの時間が50ｎsec のパルス
ａが入力されるとする。バッファロジック１１内の各バ
ッファ１１ａ〜１１ｅの夫々の信号遅延時間が例えば５
ｎsec とすると、バッファロジック１１は図２（ｂ）に
示すようなパルスｂを出力する。ＥＯＲ１２がパルスａ
とパルスｂの排他的論理和をとると、図２（ｃ）に示す
ようなパルスｃを生成する。即ちＥＯＲ１２の出力パル
スｃは、周波数が20ＭHz、デューティ比がほぼ１：１の
パルスとなり、出力端１３より出力される。
【００１１】このように複数のバッファ１１ａ〜１１ｅ
とＥＯＲ１２を用いただけで周波数が２倍に逓倍された
クロック信号を出力することができる。尚、バッファロ
ジック１１としてバッファを複数個直列に接続して構成
したが、抵抗及びコンデンサによる積分回路を各バッフ
ァ間に設けたり、バッファに代わりコイル等により構成
されるデレイラインを用いても入力パルスを遅延させる
ことができる。この場合各遅延素子の遅延時間は入力ク
ロックの周波数に応じたものを使用すればよい。
とＥＯＲ１２を用いただけで周波数が２倍に逓倍された
クロック信号を出力することができる。尚、バッファロ
ジック１１としてバッファを複数個直列に接続して構成
したが、抵抗及びコンデンサによる積分回路を各バッフ
ァ間に設けたり、バッファに代わりコイル等により構成
されるデレイラインを用いても入力パルスを遅延させる
ことができる。この場合各遅延素子の遅延時間は入力ク
ロックの周波数に応じたものを使用すればよい。
【００１２】
【発明の効果】以上詳細に説明したように本発明によれ
ば、ディレイ用バッファロジックで遅延した入力クロッ
ク信号と、元の入力クロック信号とを排他的論理和に通
すことにより、周波数の逓倍されたクロック信号を生成
することができる。このため構成の簡単なデジタルクロ
ック逓倍回路を実現することができる。このようなデジ
タルクロック逓倍回路を、高周波のクロック信号を必要
とする信号処理回路に近接して設けることにより、電子
機器内のクロックラインから発生する不要輻射を少なく
できるという効果が得られる。
ば、ディレイ用バッファロジックで遅延した入力クロッ
ク信号と、元の入力クロック信号とを排他的論理和に通
すことにより、周波数の逓倍されたクロック信号を生成
することができる。このため構成の簡単なデジタルクロ
ック逓倍回路を実現することができる。このようなデジ
タルクロック逓倍回路を、高周波のクロック信号を必要
とする信号処理回路に近接して設けることにより、電子
機器内のクロックラインから発生する不要輻射を少なく
できるという効果が得られる。
【図１】本発明の一実施例におけるデジタルクロック逓
倍回路の構成を示す回路図である。
倍回路の構成を示す回路図である。
【図２】本実施例のデジタルクロック逓倍回路の動作を
示すタイムチャートである。
示すタイムチャートである。
【図３】従来のクロック逓倍回路の構成例を示すブロッ
ク図である。
ク図である。
１０ 入力端 １１ ディレイ用バッファロジック １１ａ〜１１ｅ バッファ １２ ＥＯＲ １３ 出力端
Claims (2)
- 【請求項１】 入力クロックを遅延する遅延回路と、 入力クロック信号と前記遅延回路の出力信号の排他的論
理和をとる排他的論理和回路と、を具備することを特徴
とするデジタルクロック逓倍回路。 - 【請求項２】 前記遅延回路は、所定遅延時間を有する
複数のロジック回路を直列に接続したディレイ用バッフ
ァロジックであることを特徴とする請求項１記載のデジ
タルクロック逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248683A JPH0675655A (ja) | 1992-08-24 | 1992-08-24 | デジタルクロック逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248683A JPH0675655A (ja) | 1992-08-24 | 1992-08-24 | デジタルクロック逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675655A true JPH0675655A (ja) | 1994-03-18 |
Family
ID=17181783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4248683A Pending JPH0675655A (ja) | 1992-08-24 | 1992-08-24 | デジタルクロック逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675655A (ja) |
-
1992
- 1992-08-24 JP JP4248683A patent/JPH0675655A/ja active Pending
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