JPH0675204A - Active matrix type liquid crystal display device - Google Patents
Active matrix type liquid crystal display deviceInfo
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- JPH0675204A JPH0675204A JP22763992A JP22763992A JPH0675204A JP H0675204 A JPH0675204 A JP H0675204A JP 22763992 A JP22763992 A JP 22763992A JP 22763992 A JP22763992 A JP 22763992A JP H0675204 A JPH0675204 A JP H0675204A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、特に多結晶シリコン
(以下、「ポリシリコン」と呼ぶ)等で駆動回路が構成
された駆動回路内臓型のアクティブマトリクス型液晶表
示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drive circuit-embedded active matrix type liquid crystal display device in which a drive circuit is composed of, for example, polycrystalline silicon (hereinafter referred to as "polysilicon").
【0002】[0002]
【従来の技術】駆動回路一体型のアクティブマトリクス
型液晶表示装置においては、ガラスや石英等の透明絶縁
性基板上に、表示部と一体化してソースドライバーやゲ
ートドライバー等の駆動回路を構成する必要があり、通
常、ポリシリコンの薄膜MOSトランジスタ(以下、
「ポリシリコンTFT」と呼ぶ)で駆動回路を構成す
る。しかし、単結晶シリコンを用いた駆動回路と比較し
て、ポリシリコンTFTは動作スピードが非常に遅いと
いう欠点がある。特に、表示部のソースバスラインを駆
動するためのソースドライバーにおいては、大画面・大
容量の表示を行う場合、ソースドライバーを構成するシ
フトレジスタの動作スピードが不足するので、ポリシリ
コンTFTで構成したシフトレジスタの動作スピードを
越えない範囲で駆動する方法が、種々検討されている。2. Description of the Related Art In an active matrix type liquid crystal display device integrated with a drive circuit, it is necessary to form a drive circuit such as a source driver or a gate driver on a transparent insulating substrate such as glass or quartz integrally with a display section. There is usually a polysilicon thin film MOS transistor (hereinafter,
A driving circuit is configured by “polysilicon TFT”. However, compared to a drive circuit using single crystal silicon, the polysilicon TFT has a drawback that the operation speed is very slow. In particular, in the source driver for driving the source bus line of the display unit, when a large screen and large capacity display is performed, the shift register constituting the source driver lacks the operation speed, so that it is configured with a polysilicon TFT. Various methods for driving the shift register within a range not exceeding the operating speed have been studied.
【0003】図5に、シフトレジスタに要求される動作
スピードを低減させる方法の一例である2系統のシフト
レジスタを用いる駆動回路内臓型のアクティブマトリク
ス型液晶表示装置を示す。図5に基づいて、従来の駆動
回路内臓型のアクティブマトリクス型液晶表示装置の構
造を説明する。FIG. 5 shows an active matrix type liquid crystal display device with a built-in drive circuit, which uses two systems of shift registers, which is an example of a method of reducing the operation speed required for the shift registers. The structure of a conventional active matrix type liquid crystal display device with a built-in drive circuit will be described with reference to FIG.
【0004】図示するように、この液晶表示装置は透明
絶縁性基板101上に、ソースバスラインS11〜S1Nと
ゲートバスラインG11〜G1Mとが縦横に配線され表示部
102を構成している。表示部102が形成されている
基板101上で、ソースバスラインS11〜S1Nの一端に
は、ソースバスラインS11〜S1Nを駆動するためのソー
スドライバー103が形成され、ゲートバスラインG11
〜G1Mの一端には、ゲートバスラインG11〜G1Mを駆動
するためのゲートドライバー104が形成されている。As shown in the figure, in this liquid crystal display device, source bus lines S1 1 to S1 N and gate bus lines G1 1 to G1 M are vertically and horizontally arranged on a transparent insulating substrate 101 to form a display section 102. ing. On the substrate 101 to the display unit 102 is formed, on the one end of the source bus lines S1 1 ~S1 N, a source driver 103 for driving the source bus lines S1 1 ~S1 N is formed, the gate bus lines G1 1
At one end of the ~G1 M, the gate driver 104 for driving the gate bus lines G1 1 ~G1 M is formed.
【0005】表示部102において、ソースバスライン
S1n(1≦n≦N)とゲートバスラインG1m(1≦m≦
M)とで囲まれた部分が表示の一単位である絵素120
となる。In the display section 102, the source bus line S1 n (1 ≦ n ≦ N) and the gate bus line G1 m (1 ≦ m ≦
The element surrounded by M) and is a unit of display.
Becomes
【0006】図6に、1つの絵素120の一例の等価回
路を示す。図示するように、絵素120は、ソースバス
ラインS1nとゲートバスラインG1mとの交点に形成され
たスイッチング素子として機能する薄膜トランジスタ1
20aと、ソースバスラインS1nから印加されるビデオ
信号電位D11、D12、…を印加し液晶容量を駆動する絵
素電極120bと、絵素電極120bと並列に設けられ
た電荷保持用容量120cとから構成される。FIG. 6 shows an equivalent circuit of an example of one picture element 120. As shown in the figure, the pixel 120 is a thin film transistor 1 that functions as a switching element formed at the intersection of the source bus line S1 n and the gate bus line G1 m.
20a and the video signal potential D1 1 applied from the source bus line S1 n, D1 2, and the pixel electrode 120b for driving the liquid crystal capacitor by applying a ..., charge holding capacitor provided in parallel with the pixel electrode 120b And 120c.
【0007】ソースドライバー103は、図5に示すよ
うに、ソースバスラインS11〜S1Nに印加する原信号で
あるビデオ信号(以下、「原ビデオ信号」と呼ぶ)Vid
eoを入力するためのビデオ信号ライン131と、ビデオ
信号ライン131と各ソースバスラインS11〜S1Nとの
間に形成されたアナログスイッチ132及びサンプリン
グコンデンサ133と、アナログスイッチ132の動作
を制御する2系統のシフトレジスタSRA1及びSRB
1とで構成されている。アナログスイッチ132は、ビ
デオ信号ライン131からのビデオ信号Videoをサンプ
リングするためのものである。サンプリングコンデンサ
133は、サンプリングしたビデオ信号電位D11、D
12、…をソースバスラインS11〜S1Nと共通電極134
との間に保持するためのものである。シフトレジスタS
RA1は、奇数番目のソースバスラインS11〜S1Nー1に
接続されており、シフトレジスタSRB1は、偶数番目
のソースバスラインS12〜S1Nに接続されている。各系
統のシフトレジスタSRA1、SRB1の出力は、ソー
スバスラインS11〜S1N1本毎に対応するアナログスイ
ッチ132の動作(開閉)を制御している。以上のソー
スドライバー103を構成する各部がポリシリコン薄膜
等で同一基板101上に形成されている。As shown in FIG. 5, the source driver 103 is a video signal (hereinafter referred to as "original video signal") Vid which is an original signal applied to the source bus lines S1 1 to S1 N.
A video signal line 131 for inputting eo, an analog switch 132 and a sampling capacitor 133 formed between the video signal line 131 and each source bus line S1 1 to S1 N, and an operation of the analog switch 132 are controlled. Two shift registers SRA1 and SRB
It is composed of 1 and 1. The analog switch 132 is for sampling the video signal Video from the video signal line 131. Sampling capacitors 133, sampled video signal potentials D1 1, D
1 2, common ... and the source bus lines S1 1 ~S1 N electrode 134
It is for holding between and. Shift register S
RA1 is connected to the odd-numbered source bus lines S1 1 to S1 N−1 , and the shift register SRB1 is connected to the even-numbered source bus lines S1 2 to S1 N. The outputs of the shift registers SRA1 and SRB1 of each system control the operation (opening / closing) of the analog switch 132 corresponding to each source bus line S1 1 to S1 N. Each of the above parts constituting the source driver 103 is formed of a polysilicon thin film or the like on the same substrate 101.
【0008】図7に、図5に示すソースドライバー10
3の駆動時におけるタイミングチャートを示す。図5及
び図7に基づいて、ソースドライバー103の動作を説
明する。FIG. 7 shows the source driver 10 shown in FIG.
3 shows a timing chart at the time of driving No. 3. The operation of the source driver 103 will be described with reference to FIGS.
【0009】2系統のシフトレジスタSRA1、SRB
1の起動は、図7に示すスタート信号SP1で制御され
る。シフトレジスタSRA1はクロック信号ΦA1、Φ
ABar1により制御され、シフトレジスタSRB1はクロ
ック信号ΦB1、ΦBBar1で制御される。クロック信号
ΦA1とクロック信号ΦB1とには、1/4周期分(サン
プリング期間t0)だけ位相がずれた信号が入力され
る。これらのクロック信号ΦA1、ΦABar1、ΦB1、Φ
BBar1により、2系統のシフトレジスタSRA1、SR
B1は、例えば、図7に示すSRA11とSRB11とに見
られるように、それぞれサンプリング期間t0だけ位相
のずれた波形を順次アナログスイッチ132へ出力す
る。アナログスイッチ132は、シフトレジスタSRA
1、SRB1の出力がハイレベルの期間に導通するよう
になっており、これらのシフトレジスタSRA1、SR
B1の出力によりアナログスイッチ132が4t0の期
間導通する。アナログスイッチ132が導通している期
間に、サンプリングコンデンサ133に原ビデオ信号V
ideoをサンプリングし、ソースバスラインS11〜S1Nを
順次駆動する。ここで、アナログスイッチ132は4t
0の期間導通しているが、1本前のソースバスラインS1
1〜S1Nに接続されているアナログスイッチ132と3
t0の期間は重なって導通しているため、結果的には最
後の期間t0(1本前のソースバスラインS11〜S1Nと
重なりのない期間)の間にサンプリングされた原ビデオ
信号Videoが、サンプリングコンデンサ133にサンプ
リングされることになる。つまり、2系統のシフトレジ
スタSRA1、SRB1を並列駆動することにより、サ
ンプリング期間t0ずつずれた原ビデオ信号Videoがサ
ンプリングコンデンサ133に順次サンプリングされ、
サンプリングされたビデオ信号電位D11、D12、…を、
それぞれ対応するソースバスラインS11〜S1Nに印加す
る。各シフトレジスタSRA1、SRB1は、サンプリ
ング期間t0の4倍の周期で駆動させるので、各シフト
レジスタSRA1、SRB1の動作スピードを1/4に
低減することが出来る。Two systems of shift registers SRA1 and SRB
1 is controlled by the start signal SP1 shown in FIG. The shift register SRA1 has clock signals ΦA1, Φ
The shift register SRB1 is controlled by ABar1 and is controlled by clock signals ΦB1 and ΦBBar1. As the clock signal ΦA1 and the clock signal ΦB1, signals whose phases are shifted by ¼ cycle (sampling period t 0 ) are input. These clock signals ΦA1, ΦABar1, ΦB1, Φ
Two shift registers SRA1 and SR by BBar1
For example, as shown in SRA1 1 and SRB1 1 shown in FIG. 7, B1 sequentially outputs waveforms whose phases are shifted by the sampling period t 0 to the analog switch 132. The analog switch 132 is a shift register SRA.
1, the outputs of SRB1 are made conductive during the period of high level, and these shift registers SRA1, SR
The output of B1 causes the analog switch 132 to conduct for a period of 4t 0 . While the analog switch 132 is conducting, the original video signal V is supplied to the sampling capacitor 133.
Video is sampled and the source bus lines S1 1 to S1 N are sequentially driven. Here, the analog switch 132 is 4t
It has been conducting for a period of 0 , but the previous source bus line S1
Analog switches 132 and 3 connected to 1 to S1 N
Since the period t 0 is overlapped and conductive, the result is that the original video signal sampled during the last period t 0 (a period that does not overlap the previous source bus lines S1 1 to S1 N ). Video will be sampled by the sampling capacitor 133. That is, by driving the two systems of shift registers SRA1 and SRB1 in parallel, the original video signal Video shifted by the sampling period t 0 is sequentially sampled in the sampling capacitor 133,
The sampled video signal potentials D1 1 , D1 2 , ...
The voltage is applied to the corresponding source bus lines S1 1 to S1 N. Since each shift register SRA1 and SRB1 is driven at a cycle four times as long as the sampling period t 0 , the operation speed of each shift register SRA1 and SRB1 can be reduced to ¼.
【0010】上記駆動回路一体型のアクティブマトリク
ス型液晶表示装置は、2系統のシフトレジスタを並列駆
動させる場合であるが、K(Kは整数)系統のシフトレ
ジスタを並列駆動される場合は、シフトレジスタの動作
スピードを1/2Kに低減できる。The above-mentioned active matrix type liquid crystal display device integrated with a drive circuit is a case where two systems of shift registers are driven in parallel. When a K (K is an integer) system of shift registers is driven in parallel, the shift is performed. The operation speed of the register can be reduced to 1 / 2K.
【0011】[0011]
【発明が解決しようとする課題】上述のように、複数系
統のシフトレジスタを並列駆動することで、シフトレジ
スタの動作スピードを低減することはできるが、原ビデ
オ信号Videoをサンプリングする真のサンプリング期間
t0には変化がない。その結果、大容量・大画面の液晶
表示装置を駆動する場合においては、十分なサンプリン
グ期間t0をとるために、アナログスイッチに高速動作
が要求され、かつ、サンプリング期間t0の不足により
表示画面の解像度が低下、コントラストの低下及び表示
ムラ等の表示品位の劣化の問題が生じる。As described above, the operating speed of the shift register can be reduced by driving the shift registers of a plurality of systems in parallel, but the true sampling period for sampling the original video signal Video. There is no change in t 0 . As a result, in the case of driving a large-capacity / large-screen liquid crystal display device, the analog switch is required to operate at high speed in order to take a sufficient sampling period t 0 , and the display period is short due to the shortage of the sampling period t 0. There is a problem of deterioration in display quality such as a decrease in resolution, a decrease in contrast, and display unevenness.
【0012】また、複数系統のシフトレジスタを並列駆
動しても、シフトレジスタの総出力本数は、ソースバス
ラインの本数だけ必要であり、シフトレジスタの並列駆
動の本数の増加に伴い、入力信号線(クロック信号ΦA
1、ΦABar1など)等の配線数が増加すると共に、シフ
トレジスタ部分の面積が増加して歩留まりが低下すると
いう問題がある。Further, even if a plurality of systems of shift registers are driven in parallel, the total number of outputs of the shift registers is required to be the number of source bus lines, and as the number of shift registers driven in parallel increases, the number of input signal lines increases. (Clock signal ΦA
There is a problem that the number of wirings such as 1 and ΦABar1) increases and the area of the shift register portion increases and the yield decreases.
【0013】本発明は、上記従来技術の問題を解決すべ
くなされたものであり、シフトレジスタの動作スピード
を低減させ、且つビデオ信号のサンプリング期間を十分
長く取ることにより、画質の向上を図ることができるの
みならず、シフトレジスタの出力本数(シフトレジスタ
を構成するトランジスタ数)及び配線数を低減させ、シ
フトレジスタの占める面積を縮小化することによって、
歩留り良く、大容量・大画面の表示を可能にするアクテ
ィブマトリクス型液晶表示装置を提供することを目的と
する。The present invention has been made to solve the above-mentioned problems of the prior art, and aims to improve the image quality by reducing the operation speed of the shift register and by taking the sampling period of the video signal sufficiently long. Not only is it possible to reduce the number of shift register outputs (the number of transistors that make up the shift register) and the number of wiring lines, but also to reduce the area occupied by the shift register.
It is an object of the present invention to provide an active matrix type liquid crystal display device capable of displaying a large capacity and a large screen with high yield.
【0014】[0014]
【課題を解決するための手段】本発明のアクティブマト
リクス型液晶表示装置は、基板上に複数のゲートバスラ
インと複数のソースバスラインとが直交するように配設
され、隣合う2本の該ゲートバスラインと隣合う2本の
該ソースバスラインとで囲まれる領域に絵素が形成され
ており、該ゲートバスラインを駆動するゲートドライバ
ー及び該ソースバスラインを駆動するソースドライバー
が形成されたアクティブマトリクス型液晶表示装置にお
いて、該ソースバスラインに各々サンプルアンドホール
ド回路が形成されていると共に、各サンプルアンドホー
ルド回路が隣合うL(2以上の整数)個を1組とし、各
組における各々の該サンプルアンドホールド回路がL系
統のビデオ信号ラインの1つずつに順に接続され、且
つ、各サンプルアンドホールド回路に備わったスイッチ
手段を制御するシフトレジスタがK(2以上の整数)系
統設けられ、1組のスイッチ手段を1系統のシフトレジ
スタに対応させた状態で、隣合う各組のスイッチ手段が
別の系統のシフトレジスタにより駆動されるように該ソ
ースドライバーが構成され、該L系統のビデオ信号ライ
ンの各々に、有効水平走査期間を有効ソースバスライン
数で割ったサンプリング期間だけサンプリング位相をず
らして、該サンプリング期間のL倍の周期で原信号であ
るビデオ信号をサンプリングしたL種のビデオ信号を位
相を揃えて印加すると共に、該シフトレジスタに、各系
統毎に該サンプリング期間のL倍の期間がずれ、且つ該
サンプリング期間の2KL倍の周期のクロック信号が与
えられており、そのことによって、上記目的が達成され
る。An active matrix type liquid crystal display device according to the present invention has a plurality of gate bus lines and a plurality of source bus lines arranged on a substrate so as to be orthogonal to each other. A pixel is formed in a region surrounded by the gate bus line and two adjacent source bus lines, and a gate driver that drives the gate bus line and a source driver that drives the source bus line are formed. In the active matrix type liquid crystal display device, a sample and hold circuit is formed in each of the source bus lines, and each sample and hold circuit has one L (integer of 2 or more) adjacent to each other. Of the sample and hold circuits are sequentially connected to each of the L system video signal lines, and A shift register for controlling the switch means provided in the hold circuit is provided in a K (integer of 2 or more) system, and one set of switch means is made to correspond to one system of shift registers. The source driver is configured to be driven by a shift register of another system, and the sampling phase is shifted to each of the video signal lines of the L system by a sampling period obtained by dividing the effective horizontal scanning period by the number of effective source bus lines. Then, L kinds of video signals obtained by sampling the video signal which is the original signal at a cycle of L times the sampling period are applied with the phases aligned, and the shift register is L times longer than the sampling period for each system. A clock signal whose period is shifted and whose period is 2KL times the sampling period is given. The purpose is achieved.
【0015】前記L種のビデオ信号間の出力信号レベル
差を検出し、該出力信号レベル差に基づくゲイン補正及
びオフセット補正を行う補正回路によって、該出力信号
レベル差をゲインが0.5%以下にし、且つオフセット
が20mV以下としてもよい。The output signal level difference is detected by the correction circuit which detects the output signal level difference between the L type video signals and performs the gain correction and the offset correction based on the output signal level difference. And the offset may be 20 mV or less.
【0016】前記絵素が電荷保持用容量を備え、前記サ
ンプルアンドホールド回路の容量が該電荷保持用容量の
10倍以上であってもよい。The pixel may include a charge holding capacitor, and the capacitance of the sample-and-hold circuit may be 10 times or more the charge holding capacitor.
【0017】前記絵素を駆動するスイッチング素子とし
て薄膜トランジスタを備え、該薄膜トランジスタ、前記
ゲートドライバー及び前記ソースドライバーが多結晶シ
リコンからなっていてもよい。A thin film transistor may be provided as a switching element for driving the picture element, and the thin film transistor, the gate driver and the source driver may be made of polycrystalline silicon.
【0018】[0018]
【作用】本発明においては、ソースバスラインを駆動す
るソースドライバーを構成するシフトレジスタをK系統
設け、かつ、各系統のシフトレジスタの1出力でL個の
スイッチ手段を同時に制御し、シフトレジスタの各系統
毎に、サンプリング期間のL倍の期間がずれ、且つサン
プリング期間の2KL倍の周期のクロック信号が与えら
れている。その結果、スイッチ手段を2KLの期間だけ
導通状態にし、隣合うスイッチ手段の間で、導通期間が
サンプリング期間のL倍だけずれる。In the present invention, there are provided K systems of shift registers constituting a source driver for driving the source bus lines, and L outputs are simultaneously controlled by one output of the shift registers of each system so that the shift registers of the shift registers can be controlled simultaneously. A clock signal having a period L times as long as the sampling period and a period 2KL times as long as the sampling period is given to each system. As a result, the switch means is brought into the conductive state for a period of 2KL, and the conductive period is shifted by L times the sampling period between the adjacent switch means.
【0019】上記同時に制御されるL個のスイッチ手段
は、それぞれ異なったL系統のビデオ信号ラインに接続
されており、ビデオ信号ラインには、サンプリング期間
だけサンプリング位相をずらして、サンプリング期間の
L倍の周期で原ビデオ信号をサンプリングしたL種のビ
デオ信号を位相を揃えて印加する。その結果、原ビデオ
信号をサンプリング期間でサンプリングした信号がソー
スバスラインに印加される。The L switch means controlled at the same time are connected to video signal lines of different L systems respectively, and the video signal lines are shifted in sampling phase by a sampling period to obtain L times the sampling period. The L kinds of video signals obtained by sampling the original video signal in the cycle are applied with their phases aligned. As a result, a signal obtained by sampling the original video signal in the sampling period is applied to the source bus line.
【0020】[0020]
【実施例】本発明の実施例について以下に説明する。EXAMPLES Examples of the present invention will be described below.
【0021】図1に、本発明の一実施例である2系統の
シフトレジスタを用いる駆動回路内臓型のアクティブマ
トリクス型液晶表示装置を示す。図1に基づいて、本実
施例の駆動回路内臓型のアクティブマトリクス型液晶表
示装置の構造を説明する。FIG. 1 shows an active matrix type liquid crystal display device with a built-in drive circuit using two lines of shift registers, which is an embodiment of the present invention. The structure of an active matrix type liquid crystal display device with a built-in drive circuit according to the present embodiment will be described with reference to FIG.
【0022】図示するように、この液晶表示装置は透明
絶縁性基板1上に、ソースバスラインS1〜SNとゲート
バスラインG1〜GMとが縦横に配線され表示部2を構成
している。表示部2が形成されている基板1上で、ソー
スバスラインS1〜SNの一端には、ソースバスラインS
1〜SNを駆動するためのソースドライバー3が形成さ
れ、ゲートバスラインG1〜GMの一端には、ゲートバス
ラインG1〜GMを駆動するためのゲートドライバー4が
形成されている。[0022] As illustrated, the liquid crystal display device on the transparent insulating substrate 1, the source bus lines S 1 to S N and the gate bus line G 1 ~G M are wired vertically and horizontally to the display portion 2 ing. On the substrate 1 on which the display unit 2 is formed, one of the source bus lines S 1 to SN is connected to the source bus line S 1.
1 to S N source driver 3 for driving the formed, at one end of the gate bus lines G 1 ~G M, the gate driver 4 for driving the gate bus lines G 1 ~G M is formed .
【0023】表示部2において、ソースバスラインSn
(1≦n≦N)とゲートバスラインGm(1≦m≦M)
とで囲まれた部分が表示の一単位である絵素20とな
る。絵素20は、図6示す絵素と同様の構成をしてお
り、ソースバスラインSnとゲートバスラインGmとの交
点に形成されたスイッチング素子として機能する薄膜ト
ランジスタ20aと、ソースバスラインSnから印加さ
れるビデオ信号電位D1、D2、…を印加し液晶容量を駆
動する絵素電極20bと、絵素電極20bと並列に設け
られた電荷保持用容量20cとからなる。In the display unit 2, the source bus line S n
(1 ≦ n ≦ N) and gate bus line G m (1 ≦ m ≦ M)
The portion surrounded by and becomes the picture element 20 which is one unit of display. The picture element 20 has the same configuration as the picture element shown in FIG. 6, and includes a thin film transistor 20a functioning as a switching element formed at the intersection of the source bus line S n and the gate bus line G m , and the source bus line S. It is composed of a picture element electrode 20b for driving the liquid crystal capacity by applying video signal potentials D 1 , D 2 , ... Applied from n, and a charge holding capacity 20c provided in parallel with the picture element electrode 20b.
【0024】ソースドライバー3は、図1に示すよう
に、ソースバスラインS1〜SNに印加するビデオ信号V
ideo1、Video2を入力するための2系統のビデオ信号
ライン31a、31bと、ビデオ信号ライン31a、3
1bと各ソースバスラインS1〜SNとの間に形成された
アナログスイッチ32及びサンプリングコンデンサ33
からなるサンプルアンドホールド回路と、アナログスイ
ッチ32の動作を制御する2系統のシフトレジスタSR
A及びSRBとで構成されている。奇数番目のソースバ
スラインS1〜SNー1は、ビデオ信号ライン31aに接続
され、ビデオ信号Video1が印加される。偶数番目のソ
ースバスラインS2〜SNは、ビデオ信号ライン31bに
接続され、ビデオ信号Video2が印加される。アナログ
スイッチ32は、ビデオ信号ライン31a、31bから
のビデオ信号Video1、Video2をサンプリングするた
めのものである。サンプリングコンデンサ33は、サン
プリングしたビデオ信号電位D1、D2、…をソースバス
ラインS1〜SNと共通電極34との間に保持するための
ものである。2系統のシフトレジスタSRA、SRB
は、2本ずつ交互にソースバスラインS1〜SNに接続さ
れている。各系統のシフトレジスタSRA、SRBの出
力は、それぞれ2本毎のソースバスラインS1〜SNに対
応するアナログスイッチ32の動作(開閉)を制御して
いる。以上のソースドライバー3を構成する各部がポリ
シリコン薄膜等で同一基板1上に形成されている。As shown in FIG. 1, the source driver 3 has a video signal V applied to the source bus lines S 1 to S N.
Video signal lines 31a and 31b of two systems for inputting video1 and video2, and video signal lines 31a and 3
Analog switch 32 and sampling capacitor 33 formed between 1b and each source bus line S 1 to SN.
Sample-and-hold circuit consisting of two shift registers SR for controlling the operation of the analog switch 32
It is composed of A and SRB. The odd-numbered source bus lines S 1 to S N-1 are connected to the video signal line 31a and the video signal Video1 is applied. Even-numbered source bus line S 2 to S N is connected to the video signal line 31b, the video signal Video2 is applied. The analog switch 32 is for sampling the video signals Video1 and Video2 from the video signal lines 31a and 31b. The sampling capacitor 33 holds the sampled video signal potentials D 1 , D 2 , ... Between the source bus lines S 1 to SN and the common electrode 34. Two lines of shift registers SRA and SRB
Are alternately connected to two source bus lines S 1 to S N. The outputs of the shift registers SRA and SRB of each system control the operation (opening / closing) of the analog switch 32 corresponding to each two source bus lines S 1 to SN . Each part of the above source driver 3 is formed on the same substrate 1 by a polysilicon thin film or the like.
【0025】本実施例では、表示部2と同一基板1上に
ソースドライバー3及びゲートドライバー4等の駆動回
路を一体形成しているが、駆動回路を表示部2と別に形
成して、表示部2に取り付けた構成にしても構わない。In this embodiment, the drive circuits such as the source driver 3 and the gate driver 4 are integrally formed on the same substrate 1 as the display unit 2. However, the drive circuits are formed separately from the display unit 2 and the display unit 2 is formed. It may be configured to be attached to No. 2.
【0026】図2に、図1に示すソースドライバー3の
駆動時におけるタイミングチャートを示す。図1及び図
2に基づいて、ソースドライバー3の駆動時の動作を説
明する。FIG. 2 shows a timing chart when the source driver 3 shown in FIG. 1 is driven. The operation when the source driver 3 is driven will be described based on FIGS. 1 and 2.
【0027】2系統のシフトレジスタSRA、SRBの
起動は、図2に示すスタート信号SPで制御される。シ
フトレジスタSRAはクロック信号ΦA、ΦABarによ
り制御され、シフトレジスタSRBはクロック信号Φ
B、ΦBBarで制御される。クロック信号ΦAとクロッ
ク信号ΦBとには、1/4周期分(有効水平走査期間を
有効ソースバスライン数で割った値であるサンプリング
期間t0の2倍)だけ位相がずれた信号が入力される。
これらのクロック信号ΦA、ΦABar、ΦB、ΦBBarに
より、2系統のシフトレジスタSRA、SRBは、例え
ば、図2に示すSRA1とSRB1とに見られるように、
それぞれサンプリング期間2t0だけ位相のずれた波形
を順次アナログスイッチ32へ出力する。The activation of the two shift registers SRA and SRB is controlled by the start signal SP shown in FIG. The shift register SRA is controlled by clock signals ΦA and ΦABar, and the shift register SRB is clock signal Φ.
B, controlled by ΦBBar. As the clock signal ΦA and the clock signal ΦB, signals whose phases are shifted by ¼ cycle (twice the sampling period t 0 which is a value obtained by dividing the effective horizontal scanning period by the number of effective source bus lines) are input. It
Due to these clock signals ΦA, ΦABar, ΦB, ΦBBar, the two systems of shift registers SRA and SRB are, for example, as shown in SRA 1 and SRB 1 shown in FIG.
Waveforms whose phases are shifted by the sampling period 2t 0 are sequentially output to the analog switch 32.
【0028】2系統のビデオ信号ライン31a、31b
は、原ビデオ信号Videoをそれぞれ期間t0だけ位相を
ずらしてサンプリングしたビデオ信号Video1及びVid
eo2を同じタイミングで2t0の期間出力する信号が入
力される。ビデオ信号Video1及びVideo2の作成方法
は後述する。Two systems of video signal lines 31a and 31b
Are video signals Video1 and Vid obtained by sampling the original video signal Video by shifting the phase for the period t 0 , respectively.
A signal for outputting eo2 at the same timing for a period of 2t 0 is input. A method of creating the video signals Video 1 and Video 2 will be described later.
【0029】ここで、シフトレジスタSRA、SRBの
1出力により制御される2個のアナログスイッチ32
は、それぞれ異なったビデオ信号ライン31a、31b
に接続されており、図2に示すビデオ信号Video1及び
Video2のように、位相の異なったビデオ信号電位
D1、D2、…を同時にサンプリングする。アナログスイ
ッチ32は、シフトレジスタSRA、SRBの出力がハ
イレベルの期間に導通するようになっており、シフトレ
ジスタSRA、SRBの1出力により、同時に2個のア
ナログスイッチ32が期間8t0の間導通する。アナロ
グスイッチ32が導通している期間に、ビデオ信号Vid
eo1、Video2をサンプリングコンデンサ33にサンプ
リングし、ソースバスラインS1〜SNを2本ずつ順次駆
動する。アナログスイッチ32は、2本前のソースバス
ラインS1〜SNに接続されているアナログスイッチ32
と同一のビデオ信号ライン31a、31bに接続されて
いるので、2本前のソースバスラインS1〜SNに接続さ
れているアナログスイッチ32と6t0の期間重なって
導通する。その結果、最後の期間2t0(2本前のソー
スバスラインS1〜SNと重ならない期間)の間にサンプ
リングされたビデオ信号Video1、Video2が、サンプ
リングコンデンサ33にサンプリングされることにな
る。Here, two analog switches 32 controlled by one output of the shift registers SRA and SRB.
Are different video signal lines 31a and 31b, respectively.
, And simultaneously sample video signal potentials D 1 , D 2 , ... Having different phases like the video signals Video 1 and Video 2 shown in FIG. The analog switch 32 is made conductive during the period when the outputs of the shift registers SRA and SRB are at the high level, and one output of the shift registers SRA and SRB simultaneously makes the two analog switches 32 conductive for the period 8t 0 . To do. While the analog switch 32 is conducting, the video signal Vid
EO1, sampling the Video2 in the sampling capacitor 33, sequentially driving two by two source bus lines S 1 to S N. The analog switch 32 is connected to the source bus lines S 1 to S N two lines before.
Because it is connected the same video signal line 31a, and 31b and conducts overlap period of the analog switch 32 and 6t 0 connected to the two previous source bus lines S 1 to S N. As a result, the video signals Video1 and Video2 sampled during the last period 2t 0 (a period not overlapping the two source bus lines S 1 to S N two lines before) are sampled by the sampling capacitor 33.
【0030】上述のように駆動することによって、ソー
スバスラインS1〜SNには、サンプリング期間t0ずつ
ずれたビデオ信号電位D1、D2、…を印加することにな
り、表示画像の解像度は低下しない。しかも、各系統の
シフトレジスタSRA、SRBをサンプリング期間t0
の8倍の周期で駆動するので、各シフトレジスタSR
A、SRBの動作スピードを1/8にすることが可能と
なり、かつ1個のアナログスイッチ32に割当てられる
真のサンプリング期間は2t0と長くなる。By driving as described above, the video signal potentials D 1 , D 2 , ... Which are shifted by the sampling period t 0 are applied to the source bus lines S 1 to SN , and the display image of the display image is displayed. The resolution does not decrease. Moreover, the shift registers SRA and SRB of each system are set to the sampling period t 0.
Since it is driven at a cycle of 8 times,
The operation speed of A and SRB can be reduced to 1/8, and the true sampling period assigned to one analog switch 32 becomes as long as 2t 0 .
【0031】また、2系統のビデオ信号Video1、Vid
eo2を用いる場合は、シフトレジスタSRA、SRBの
総出力本数は、ソースバスラインS1〜SNの総本数の1
/2で駆動することが可能になり、シフトレジスタSR
A、SRBが基板1に占める面積が約1/2に低減でき
る。その結果、歩留り良くソースドライバー3を作製す
ることができる。Also, two systems of video signals Video1 and Vid
When eo2 is used, the total number of outputs of the shift registers SRA and SRB is 1 of the total number of source bus lines S 1 to SN.
It becomes possible to drive with the shift register SR
The area occupied by A and SRB on the substrate 1 can be reduced to about 1/2. As a result, the source driver 3 can be manufactured with high yield.
【0032】ここで、原ビデオ信号Videoを本実施例の
2系統のビデオ信号Video1、Video2に変換するビデ
オ信号作成回路の一例を図3に示す。図3を参照して、
このビデオ信号作成回路の構成を説明する。FIG. 3 shows an example of a video signal generating circuit for converting the original video signal Video into the two systems of video signals Video1 and Video2 of this embodiment. Referring to FIG.
The configuration of this video signal generation circuit will be described.
【0033】図示するように、原ビデオ信号Videoが入
力され、入力された原ビデオ信号VideoをA/D変換す
ると共に、サンプリング期間t0でサンプリングするA
/D変換回路41の出力側に、ガンマ補正回路42が接
続されている。ガンマ補正回路42は、A/D変換回路
41からの出力を非線形変換することによって、液晶表
示装置において、原ビデオ信号Videoに対して正しい輝
度が再現できるように補正する回路である。ガンマ補正
回路42の出力側には、ガンマ補正回路の出力信号をラ
ッチするための2系統のデータラッチ回路43b、43
cが接続されている。データラッチ回路43bの出力側
には、D/A変換回路44bを介してバッファアンプ回
路45bが接続されており、データラッチ回路43cの
出力側には、D/A変換回路44cを介してバッファア
ンプ回路45cが接続されている。バッファアンプ回路
45b、45cの出力であるビデオ信号Video1、Vid
eo2に基づいて、2系統のビデオ信号Video1及びVid
eo2のレベル差を補正するゲイン・オフセット補正回路
46が設けられている。As shown in the figure, the original video signal Video is input, the input original video signal Video is A / D converted, and A is sampled in the sampling period t 0.
The gamma correction circuit 42 is connected to the output side of the / D conversion circuit 41. The gamma correction circuit 42 is a circuit that performs non-linear conversion of the output from the A / D conversion circuit 41 so as to correct the luminance of the original video signal Video in the liquid crystal display device. On the output side of the gamma correction circuit 42, there are two systems of data latch circuits 43b and 43 for latching the output signal of the gamma correction circuit.
c is connected. A buffer amplifier circuit 45b is connected to the output side of the data latch circuit 43b via a D / A conversion circuit 44b, and a buffer amplifier circuit 45b is connected to the output side of the data latch circuit 43c via a D / A conversion circuit 44c. The circuit 45c is connected. Video signals Video1 and Vid output from the buffer amplifier circuits 45b and 45c
Based on eo2, two video signals Video1 and Vid
A gain / offset correction circuit 46 for correcting the level difference of eo2 is provided.
【0034】図4に上記ビデオ信号作成回路の動作を表
すタイミングチャートを示す。図4に基づいて、このビ
デオ信号作成回路の動作を説明する。FIG. 4 is a timing chart showing the operation of the video signal generating circuit. The operation of this video signal generating circuit will be described with reference to FIG.
【0035】先ず、原ビデオ信号VideoがA/D変換回
路41に入力され、A/D変換回路41によって、入力
された原ビデオ信号VideoをA/D変換すると共に、図
4に示すように、サンプリング期間t0でサンプリング
し、ビデオ信号電位D1、D2、…を出力する。A/D変
換回路41からの出力は、ガンマ補正回路42に入力さ
れ、ガンマ補正される。First, the original video signal Video is input to the A / D conversion circuit 41, and the input original video signal Video is A / D converted by the A / D conversion circuit 41, as shown in FIG. Sampling is performed in the sampling period t 0 , and video signal potentials D 1 , D 2 , ... Are output. The output from the A / D conversion circuit 41 is input to the gamma correction circuit 42 and gamma corrected.
【0036】次に、ガンマ補正回路42の出力は、2系
統のデータラッチ回路43b、43cへ入力される。2
系統のデータラッチ回路43b、43cでは、サンプリ
ング期間t0だけ位相のずれたクロック信号CKb及び
CKcにより、ビデオ信号電位D1、D2、…がサンプリ
ング期間t0の2倍の期間ラッチされる。この時、デー
タラッチ回路43bには、図示するように奇数番目のビ
デオ信号電位D1、D3、…がラッチされ、データラッチ
回路43cには、図示するように偶数番目のビデオ信号
電位D2、D4、…がラッチされる。2系統のデータラッ
チ回路43b、43cの出力は、各々対応するD/A変
換回路44b、44cへ入力される。D/A変換回路4
4b、44cは、クロック信号CKdにより駆動され、
その結果、2つのD/A変換回路44b、44cの間
で、サンプリング期間t0だけ位相のずれたビデオ信号
電位D1、D2、…が同じタイミングで、各々対応するバ
ッファアンプ回路45b、45cへ出力される。Next, the output of the gamma correction circuit 42 is input to the two systems of data latch circuits 43b and 43c. Two
In the data latch circuit 43b, 43c of the system, the clock signal CKb and CKc has only the phase shift sampling period t 0, the video signal potential D 1, D 2, ... is twice the period latch sampling period t 0. At this time, the odd-numbered video signal potentials D 1 , D 3 , ... Are latched in the data latch circuit 43b as shown in the figure, and the even-numbered video signal potential D 2 in the data latch circuit 43c as shown in the figure. , D 4 , ... Are latched. The outputs of the two systems of data latch circuits 43b and 43c are input to the corresponding D / A conversion circuits 44b and 44c, respectively. D / A conversion circuit 4
4b and 44c are driven by the clock signal CKd,
As a result, between the two D / A conversion circuits 44b and 44c, the video signal potentials D 1 , D 2 , ..., Which are out of phase by the sampling period t 0 , have the same timing, and the corresponding buffer amplifier circuits 45b and 45c, respectively. Is output to.
【0037】以上のようにして、上述の2系統のビデオ
信号Video1及びVideo2が得られる。As described above, the above-mentioned two systems of video signals Video1 and Video2 are obtained.
【0038】一般に、2系統のビデオ信号Video1、V
ideo2相互間では、D/A変換回路44b、44c及び
バッファアンプ回路45b、45cの特性のばらつき等
により、出力信号レベルの差が生じる。このビデオ信号
Video1、Video2間のレベル差に起因して、液晶表示
装置に表示ムラが生じる。Generally, two systems of video signals Video1 and V2 are used.
A difference in output signal level occurs between the video signals 2 due to variations in the characteristics of the D / A conversion circuits 44b and 44c and the buffer amplifier circuits 45b and 45c. Due to the level difference between the video signals Video 1 and Video 2, display unevenness occurs in the liquid crystal display device.
【0039】多数の被験者に対し行った実験から、この
ビデオ信号Video1、Video2間のレベル差が、ゲイン
が0.5%以下で、オフセットが約20mV以下であれ
ば実用上表示ムラとならず、問題ないことが分かった。From an experiment conducted on a large number of subjects, if the level difference between the video signals Video1 and Video2 is 0.5% or less in the gain and the offset is about 20 mV or less, the display unevenness does not practically occur. I knew there was no problem.
【0040】この実験結果に基づいて、2系統のビデオ
信号Video1、Video2間のレベル差を検出し、ゲイン
・オフセット補正回路46により、ビデオ信号Video
1、Video2のゲイン及びオフセットの補正を行い、ビ
デオ信号Video1、Video2間のレベル差をゲインが
0.5%以下で、オフセットが20mV以下となるよう
に調節する。Based on the result of this experiment, the level difference between the two video signals Video 1 and Video 2 is detected, and the gain / offset correction circuit 46 detects the video signal Video.
The gain and offset of Video 1 and Video 2 are corrected, and the level difference between the video signals Video 1 and Video 2 is adjusted so that the gain is 0.5% or less and the offset is 20 mV or less.
【0041】本実施例の液晶表示装置においては、上述
のように、ビデオ信号Video1、Video2のゲイン及び
オフセットの補正を行っているので、液晶表示装置の表
示ムラを解消している。In the liquid crystal display device of this embodiment, the gains and offsets of the video signals Video1 and Video2 are corrected as described above, so that the display unevenness of the liquid crystal display device is eliminated.
【0042】なお、上記2系統のビデオ信号Video1、
Video2は、アナログサンプルアンドホールド回路等を
用いても得ることが可能である。この場合も、必要であ
ればゲイン及びオフセットの補正を行って、ビデオ信号
Video1、Video2間のレベル差をゲインが0.5%以
下で、オフセットが20mV以下となるように調節すれ
ば、液晶表示装置の表示ムラを解消できる。The above two systems of video signals Video1
Video 2 can also be obtained by using an analog sample and hold circuit or the like. Also in this case, if necessary, the gain and offset are corrected to adjust the level difference between the video signals Video1 and Video2 so that the gain is 0.5% or less and the offset is 20 mV or less. The display unevenness of the device can be eliminated.
【0043】また、アナログスイッチ32及びサンプリ
ングコンデンサ33からなるサンプルアンドホールド回
路の容量(ソースバスラインS1〜SNの寄生容量を含
む)と表示部2のソースバスラインS1〜SNとゲートバ
スラインG1〜GMとの各交点に形成された電荷保持用容
量20cの容量との比によっては、液晶表示装置の表示
ムラが発生することが判明した。これは、製造工程に於
て、フォトリソグラフィーにより各部をパターン形成す
る時にパターンのばらつきが生じ、これにより、電荷の
転送効率が変化することに起因すると考えられる。[0043] In addition, the sample and hold circuit capacitance (source bus lines S 1 comprises a parasitic capacitance of to S N) to the source bus lines S 1 to S N and the gate of the display portion 2 consisting of the analog switch 32 and the sampling capacitor 33 by the ratio of the capacitance of the charge holding capacitor 20c formed at each intersection of the bus lines G 1 ~G M, display unevenness of the liquid crystal display device has been known to occur. It is considered that this is because in the manufacturing process, variations in the pattern occur when patterning each portion by photolithography, which changes the charge transfer efficiency.
【0044】このパターンのばらつきに起因する表示ム
ラは、実験により、サンプルアンドホールド回路の容量
(ソースバスラインS1〜SNの寄生容量を含む)が、表
示部2の電荷保持用容量20cの容量と比較して、10
倍以上、望ましくは50倍以上とすれば解消されること
が分かった。The display unevenness caused by the variation of the pattern is experimentally determined so that the capacity of the sample-and-hold circuit (including the parasitic capacity of the source bus lines S 1 to SN ) is equal to that of the charge holding capacity 20c of the display section 2. 10 compared to capacity
It has been found that the problem can be solved by setting the amount to be more than twice, preferably 50 times or more.
【0045】従って、本実施例に於て、サンプルアンド
ホールド回路の容量(ソースバスラインS1〜SNの寄生
容量を含む)を、表示部2の電荷保持用容量20cの容
量の50倍とした。これにより、表示ムラのない均一な
表示が得られた。Therefore, in this embodiment, the capacity of the sample-and-hold circuit (including the parasitic capacity of the source bus lines S 1 to SN ) is set to 50 times the capacity of the charge holding capacity 20c of the display section 2. did. As a result, a uniform display without display unevenness was obtained.
【0046】上記実施例は、2系統のシフトレジスタS
RA、SRBを並列駆動させ、2系統のビデオ信号Vid
eo1、Video2を入力する場合であるが、K(2以上の
整数)系統のシフトレジスタを並列駆動させ、かつ、L
(2以上の整数)系統のビデオ信号を入力して、L個の
サンプルアンドホールド回路を構成するスイッチ手段を
同時に制御することによって、ソースバスラインを駆動
させれば、シフトレジスタの動作スピードは1/2KL
に低減できる。この時の原ビデオ信号Videoのサンプリ
ング期間はt0であるので、表示画像の解像度は低下せ
ず、且つスイッチ手段に割当てられる真のサンプリング
期間はサンプリング期間t0のL倍になる。In the above embodiment, the shift register S of two systems is used.
RA and SRB are driven in parallel and two systems of video signals Vid
In the case of inputting eo1 and Video2, the shift register of K (integer of 2 or more) system is driven in parallel and L
If the source bus line is driven by inputting a video signal of (integer of 2 or more) system and simultaneously controlling the switch means constituting the L sample and hold circuits, the operating speed of the shift register is 1. / 2KL
Can be reduced to Since the sampling period of the original video signal Video at this time is t 0 , the resolution of the display image does not decrease, and the true sampling period assigned to the switch means is L times the sampling period t 0 .
【0047】又、シフトレジスタの総出力本数は、ソー
スバスラインの総本数の1/Lの本数での駆動が可能に
なり、シフトレジスタが基板に占める面積を約1/Lに
低減できる。その結果、更に歩留り良くソースドライバ
ーを作製することができる。Further, the total number of outputs of the shift register can be driven by 1 / L of the total number of source bus lines, and the area occupied by the shift register on the substrate can be reduced to about 1 / L. As a result, the source driver can be manufactured with higher yield.
【0048】[0048]
【発明の効果】以上の説明から明らかなように、本発明
のアクティブマトリクス型液晶表示装置によれば、原ビ
デオ信号のサンプリング期間よりも、ソースドライバー
を構成するシフトレジスタの動作スピードを低減するこ
とが可能となると同時に、原ビデオ信号のサンプリング
期間は従来のままで、ソースドライバーを構成するサン
プルアンドホールド回路においてサンプリング期間を十
分長くとることができるため、表示画質の向上並びにス
イッチ手段の動作スピードの低減を図ることができる。As is apparent from the above description, according to the active matrix type liquid crystal display device of the present invention, the operation speed of the shift register constituting the source driver is reduced more than the sampling period of the original video signal. At the same time, the sampling period of the original video signal remains the same as before, and the sampling period can be set sufficiently long in the sample-and-hold circuit that constitutes the source driver, so that the display image quality is improved and the operation speed of the switching means is improved. It can be reduced.
【0049】また、シフトレジスタの出力本数の低減及
びシフトレジスタの占める面積の縮小化が可能になるの
で、歩留まり良くソースドライバーを形成することが可
能となるのみならず、単結晶シリコンに比べトランジス
タの動作スピードの遅いポリシリコン薄膜等の材料を用
いて、大容量・大画面の駆動回路一体型のアクティブマ
トリクス表示装置を構成することが可能になる。Further, since the number of outputs of the shift register and the area occupied by the shift register can be reduced, not only the source driver can be formed with a high yield but also the transistor of the single crystal silicon can be formed. It is possible to construct a large-capacity, large-screen drive circuit integrated active matrix display device by using a material such as a polysilicon thin film having a slow operation speed.
【図1】本発明の1実施例であるアクティブマトリクス
型液晶表示装置の回路図である。FIG. 1 is a circuit diagram of an active matrix type liquid crystal display device which is an embodiment of the present invention.
【図2】図1に示すソースドライバーの動作時のタイミ
ングチャートである。FIG. 2 is a timing chart when the source driver shown in FIG. 1 operates.
【図3】本発明の2系統のビデオ信号作成回路の一例の
ブロック図である。FIG. 3 is a block diagram of an example of a two-system video signal generation circuit of the present invention.
【図4】図3に示す回路の動作時のタイミングチャート
である。FIG. 4 is a timing chart during operation of the circuit shown in FIG.
【図5】従来例のアクティブマトリクス型液晶表示装置
の回路図である。FIG. 5 is a circuit diagram of a conventional active matrix type liquid crystal display device.
【図6】図5に示す絵素の等価回路の一例である。6 is an example of an equivalent circuit of the picture element shown in FIG.
【図7】図5に示すソースドライバーの動作時のタイミ
ングチャートである。FIG. 7 is a timing chart when the source driver shown in FIG. 5 operates.
1 基板 2 表示部 3 ソースドライバー 4 ゲートドライバー 20 絵素 31a、31b ビデオ信号ライン 32 アナログスイッチング 33 サンプリングコンデンサ 34 共通電極 S1〜SN ソースバスライン G1〜GM ゲートバスライン SRA、SRB シフトレジスタ Video 原ビデオ信号 Video1、Video2 ビデオ信号 D1、D2、… ビデオ信号電位(データ) ΦA、ΦABar、ΦB、ΦBBar クロック信号1 substrate 2 display section 3 a source driver 4 gate driver 20 picture elements 31a, 31b video signal line 32 an analog switching 33 sampling capacitor 34 the common electrode S 1 to S N source bus lines G 1 ~G M gate bus lines SRA, SRB shift register video original video signal Video1, Video2 video signal D 1, D 2, ... the video signal potential (data) ΦA, ΦABar, ΦB, ΦBBar clock signal
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼藤 裕 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 佐々木 修 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor ▲ Taka ▼ Yu Fuji Fuji 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka Within Sharp Corporation (72) Inventor Osamu Sasaki 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka No. Sharp Co., Ltd.
Claims (4)
のソースバスラインとが直交するように配設され、該ゲ
ートバスラインと該ソースバスラインとの各交点に絵素
が形成されており、該ゲートバスラインを駆動するゲー
トドライバー及び該ソースバスラインを駆動するソース
ドライバーが形成されたアクティブマトリクス型液晶表
示装置において、 該ソースバスラインに各々サンプルアンドホールド回路
が形成されていると共に、各サンプルアンドホールド回
路が隣合うL(2以上の整数)個を1組とし、各組にお
ける各々の該サンプルアンドホールド回路がL系統のビ
デオ信号ラインの1つずつに順に接続され、且つ、各サ
ンプルアンドホールド回路に備わったスイッチ手段を制
御するシフトレジスタがK(2以上の整数)系統設けら
れ、1組のスイッチ手段を1系統のシフトレジスタに対
応させた状態で、隣合う各組のスイッチ手段が別の系統
のシフトレジスタにより駆動されるように該ソースドラ
イバーが構成され、該L系統のビデオ信号ラインの各々
に、有効水平走査期間を有効ソースバスライン数で割っ
たサンプリング期間だけサンプリング位相をずらして、
該サンプリング期間のL倍の周期で原信号であるビデオ
信号をサンプリングしたL種のビデオ信号を位相を揃え
て印加すると共に、該シフトレジスタに、各系統毎に該
サンプリング期間のL倍の期間がずれ、且つ該サンプリ
ング期間の2KL倍の周期のクロック信号が与えられる
アクティブマトリクス型液晶表示装置。1. A plurality of gate bus lines and a plurality of source bus lines are arranged on a substrate so as to be orthogonal to each other, and picture elements are formed at respective intersections of the gate bus lines and the source bus lines. In an active matrix type liquid crystal display device in which a gate driver for driving the gate bus line and a source driver for driving the source bus line are formed, sample and hold circuits are formed on the source bus lines, and The sample-and-hold circuits are adjacent to each other (L is an integer of 2 or more), and each sample-and-hold circuit in each set is sequentially connected to one of the L-system video signal lines. A K (integer of 2 or more) system is provided for the shift register for controlling the switch means provided in the AND-hold circuit. The source driver is configured such that each pair of switch means adjacent to each other is driven by the shift register of another system in a state where one set of switch means is associated with one system of shift register, For each of the video signal lines, shift the sampling phase by the sampling period obtained by dividing the effective horizontal scanning period by the number of effective source bus lines,
An L-type video signal obtained by sampling a video signal as an original signal with a period L times the sampling period is applied with the phases aligned, and a period L times the sampling period is applied to the shift register for each system. An active matrix liquid crystal display device to which a clock signal having a shift and a period of 2 KL times the sampling period is applied.
ル差を検出し、該出力信号レベル差に基づくゲイン補正
及びオフセット補正を行う補正回路によって、該出力信
号レベル差をゲインが0.5%以下にし、且つオフセッ
トが20mV以下とした請求項1に記載のアクティブマ
トリクス型液晶表示装置。2. A correction circuit that detects an output signal level difference between the L types of video signals and performs a gain correction and an offset correction based on the output signal level difference has a gain of 0.5. %, And the offset is 20 mV or less, The active matrix type liquid crystal display device according to claim 1.
サンプルアンドホールド回路の容量が該電荷保持用容量
の10倍以上である請求項1又は2に記載のアクティブ
マトリクス型液晶表示装置。3. The active matrix liquid crystal display device according to claim 1, wherein the picture element includes a charge holding capacitor, and the capacitance of the sample-and-hold circuit is 10 times or more the charge holding capacitor.
して薄膜トランジスタを備え、該薄膜トランジスタ、前
記ゲートドライバー及び前記ソースドライバーが多結晶
シリコンからなる請求項1、2又は3に記載のアクティ
ブマトリクス型液晶表示装置。4. The active matrix liquid crystal display device according to claim 1, wherein a thin film transistor is provided as a switching element for driving the picture element, and the thin film transistor, the gate driver and the source driver are made of polycrystalline silicon. .
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