JPH0671228B2 - 選択的に装着できる独立した追加のアドレス解読装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はデジタル選択的信号デコーダに関する。さらに
詳しくは、複数独立アドレス機能を有するデコーダに関
する。

背景技術 市場に出回っている選択呼び出しポケット・ベル（ペー
ジング・レシーバ）は複数独立アドレス機能を含む、こ
れは、１つ以上の信号コードを用いて、ポケット・ベル
の報知機能を起動できるということである。工場で製造
される際のレシーバ・デコーダはいくつかの独立アドレ
スを認識できなければならず、それにより警報が起動さ
れる。

選択呼び出しポケット・ベルの多くの応用分野におい
て、ポケット・ベル装置は１つ以上のアドレス信号を受
信、解読できることが特に望ましい。公共の安全機構な
どのいくつかの用途においては、より大きなグループの
個々のメンバーに報知するまたは知らせる能力を持ちな
がら、１つのページング信号によって個人のグループに
報知することができることが特に重要である。しかし、
複数独立アドレスに対するこの必要性は、決して普遍的
なものではなく、この機能を設けることによって、ポケ
ット・ベルのコストがかなり高くなり、単一のアドレス
または非グループ呼び出しユーザにとっては不利益をも
たらす。

普通の商業利用では、このようなポケット・ベルの大半
は自分の事務所などの特定の番号に電話をかけるよう知
らせるために用いられているに過ぎない。このように、
ポケット・ベル・サービスの通常のユーザにとっては、
自分が用いているデコーダすなわちポケット・ベルは、
ユーザが必要とするよりもはるかに技術的に進んでいる
場合が多い。選択呼び出しポケット・ベルの本来のコス
トの大半は、複数独立アドレス・デコーダ機構の設計と
構築にかかっている。必要に応じて、もっと単純なデコ
ーダと複数アドレスを追加できる機能を組み合わせるこ
とによって、もっと安価なポケット・ベルを実現するこ
とができる。

本発明は、追加または交換モジュールによって、事実上
無限の複数独立アドレス解読機能を可能にしながら、デ
ジタル・コード用の基本的なデコーダのコストを下げる
ことを意図している。モジュールは、慣例上、コード・
プラグ（code plug）と呼ぶ。本発明は、基本的な単一
アドレス・デジタル・ページング・デコーダに複数の独
立アドレスを解読する能力を追加する方法を設け、それ
によって従来の複数独立アドレスの設計アプローチによ
って起こるコストの問題を解決する。本発明はまた、ポ
ケット・ベルの解読機能を、コード・メモリまたはコー
ド・プラグを交換することによってグレードアップさせ
ながら、複数の独立アドレスの解読に必要とされるすべ
ての回路素子の価格を基本的なデコーダ装置に付加しな
いようにする。このように、複数のアドレスを解読する
ためのコストはそれを必要とするユーザのみによって負
担される。この方法は、複数アドレス機能解読の利用に
かかる価格を、このような機能を必要とするユーザに与
える。

発明の概要と目的 要約すると、本発明は、レシーバ回路，受信された信号
を解読するためのデコーダ，特定のレシーバのアドレス
に対応するデジタル・シーケンスを含むメモリ，受信さ
れた信号と前記メモリ内に記憶されたデジタル・シーケ
ンスとの対応関係を決定するためにデコーダとメモリに
結合されたコンパレータ，少なくとも１つの追加の独立
デジタル・シーケンスを含む追加のメモリ手段と、受信
された信号を解読する追加のデコーダ手段と、 および、受信された信号と追加独立デジタル・シーケン
スの対応関係と、追加の独立デジタル・シーケンス・ア
ドレスに対応する選択呼び出しメッセージを受信するユ
ーザを決定する、前記デコーダ手段と前記追加メモリ手
段間に結合された追加コンパレータ手段により構成され
る、選択呼び出しメッセージの受信を用いることを知ら
せる、コンパレータに反応する表示装置を含む、デジタ
ル選択呼び出しレシーバに付加する、選択的に付加する
ことのできる追加の独立アドレス解読装置を含む。

従って、本発明の目的は複数独立アドレスに対して解読
および報知機能を増加させるために、単一アドレス選択
呼び出しレシーバに追加することのできるモジュラ装置
を設けることである。

本発明の他の目的は、追加または交換モジュールによっ
て複数独立アドレス機能を事実上無限に拡大しつつ、選
択呼び出しレシーバに対する基本的なデコーダの価格を
下げることである。

図面の簡単な説明 新規であると信じられる本発明の特徴を補正クレーム内
に詳細に述べる。しかしながら、本発明自身はその他の
目的と長所と共に、添付の図面と組み合わせて、以下の
説明を参照してよく理解されるであろう。

第１図は、従来の技術による選択呼び出しポケット・ベ
ルの機能ブロック線図である。

第2A図，第2B図および第2C図は、POCSAG信号解読形式お
よびコード語構造の解説図である。

第３図は、従来技術による基本デコーダと単一アドレス
の解読を補助するために用いられるコード・プラグを示
す。

第４図は本発明を具体化するデジタル選択呼び出しポケ
ット・ベルの機能ブロック線図である。

第５図は、好適な実施態様を示し、第４図のより詳細な
ブロック線図である。

本発明を実施するための最良の形態 第１図は従来技術による選択呼び出しページャ（以下
「ポケット・ベル」という。）の機能ブロック線図を示
す。通信レシーバ20はコード化信号のデコーダ22に接続
される。バッテリ24は通信レシーバ20とデコーダ22に接
続されて示され、マイクロコンピュータまたはカスタム
ICにより実現される。デコーダ22はさらに破線によって
囲まれて示されるコード・メモリ26に接続される。コー
ド・メモリ26は機能選択およびポケット・ベルIDと示さ
れた領域をさらに含む。ポケット・ベルIDは個々のポケ
ット・ベルのアドレスを表す独自の複数ビットのデジタ
ル・コード語を表し、機能選択は報知シーケンスなどさ
まざまなポケット・ベル装置の動作からコード・プラグ
制御を指定する。破線によるコード・メモリ26の囲い
は、このような装置はシステムの残りの部分から取り外
せる、すなわち分離できることを示している。信号デコ
ーダ22の出力は警報変換部28に結合され、警報変換部28
はディスプレイ30に結合される。

第１図に示されたシステムの動作は、通信レシーバが所
定のメッセージ形式のメッセージを受信できるようにな
っている。信号デコーダ22は通信レシーバ20によって受
信された到来情報を解読するために、受信信号に反応す
る。すべてのポケット・ベル装置と同様に、解読された
結果としての信号はコード・メモリ26に含まれている所
定のポケット・ベル・アドレスと比較テストされる。受
信され解読された信号とコード・メモリ26内のアドレス
との間の対応関係が検出されるとすぐに、出力信号が出
されて、メッセージが受信されたことをポケット・ベル
を持っている人に知らせる。特に、デコーダ22からの出
力信号は、メッセージの受信をユーザに知らせるため
に、警報変換部28に伝えられる。このようなポケット・
ベル装置は追加の英数字メッセージ警報が提供されるデ
ィスプレイを含むことが多い。

第2A図，第2B図および第2C図は、POCSAGとして通常知ら
れているページング・コーディング・システム用の標準
メッセージ・コーディング形成を示す。各送信は通常、
毎秒512ビットのビット伝送速度で、フレームと呼ばれ
る８個の所定の時間スロット内に選択的に配列されたコ
ード後の１つ以上のバッチが後に続く、プアアンブル・
コード部分（図示されない）により構成される。各バッ
チは、同期コード語により区切られ、最初の同期コード
語に続くすべてのバッチ内の情報が同時に転送される。
バッチ内に含まれる各コード語は同期用、個別のポケッ
ト・ベルのアドレス用、および目的のポケット・ベルへ
データを送信するための情報を含む、32ビットのデータ
・シーケンスである。

第2A図に示されるように、各バッチの情報は、所定の不
変のバイナリ・シーケンスある32ビットの同期コード語
で始まる。アドレス信号のみを含むバッチは、同期コー
ド語と、それぞれ２つのアドレス・コード語を含む８個
の分割時間シーケンス・フレームにさらに分割される16
のアドレス・コード語により構成される。従属するアド
レス・バッチは、合計16個のアドレス・コード語が後に
続く、同じ形式の32ビットの同期後を含んでいる。

アドレス・コード語は０から７までの８個のフレームに
分割され、それにしたがって、ポケット・ベル全体のア
ドレス量は同様に８個のグループに分割される。各ポケ
ット・ベル・アドレスは全体が21ビットのアドレス見出
しのうち３個の最小値のビットに応じて、対応す８個の
同期時間フレームの１つに割り振られる。最後の３ビッ
トは、フレーム位置を指定しているに過ぎない。このよ
うに、000で終わる独自のアドレス・コード語を有する
すべてのポケット・ベルは、フレーム０に配置され、11
1で終わる独自のアドレス・コード語を有するすべての
ポケット・ベルはフレーム７に配置される。

アドレス・コード語は32ビット構造を持ち、アドレス・
コード語のビット位置１は、第2B図に示されるように常
に０である。ビット位置２ないし19は、個別のPOCSAGポ
ケット・ベル・ユニットに割り当てられる21ビット・ア
ドレス認定シーケンス全体のうち、重要な18ビットに対
応するアドレス情報の18ビットにより構成される。最小
値の３ビットは、伝送されず、バッチ内のフレーム位置
から推測することができる。ビット位置20および21は、
ポケット・ベルに割り当てられ、通常はユーザに対する
異なった報知シーケンスを起動するために用いられる４
つの機能のうち、１つを選択するために用いられる２個
の機能ビットにより構成される。機能ビットという用語
は、これらのビットの解読は、単一の21ビット選択呼び
出しアドレスの解読をユーザに知らせるために、どの報
知または警報ルーチンを採用するかを選択するだけであ
るので、異なる報知動作を指定するために用いられる。
これらは、排他的ORゲート論理を用いて単一の32ビット
記憶アドレスから導き出すことができることはよく知ら
れているので、追加のアドレスとは考えられない。

ビット位置22ないし31は、POCSAGコードを導き出すため
に用いられる（31、21）BCHコード形式から導き出され
るパリティ・チェック・ビットであり、最終ビット位置
32はコード語全体に対して偶数パリティを与える値を持
つように選択される。POCSAGシステム内の個々のレシー
バ装置は、指定の時間フレーム内でアドレス・コード後
を検査するだけなので、各ポケット・ベルのアドレス・
コード語はそのユニットに割り振られた特定の時間フレ
ーム内に転送されなければならない。

各コード語は同一の32ビット形式であり、同期コード語
であろうと、アドレス・コード語であろうと、メッセー
ジ・コード語であろうと、最重要ビットが最初に転送さ
れる。メッセージ・コード語の構造を第2C図に示す。メ
ッセージ・コード語はビット２ないしビット21の20のメ
ッセージ・ビットを持ち、これらの後にアドレス・コー
ド後に対して用いられるのと同様のパリティ・チェック
・ビット・パターンが続く。メッセージ・コード語は常
に、メッセージを特定のユニットに送るアドレス・コー
ド語の直後に続く。

第３図は、従来の基本デコーダと単一アドレス解読を補
助するために用いられるコード・プラグとを詳細に示
す。第３図に示されたデコーダは、全く従来のPOCSAGデ
コーダであり、好ましい実施形態のコーディング・シス
テムとして選ばれた。このデコーダは、ROM内のソフト
ウェアをロードしたマイクロプロセッサを用いて実現す
るか、カスタム設計された集積回路でもよい。POSCAGコ
ード形式が第2A図，第2B図および第2C図に示されてい
る。通信レシーバ20から入力されたデータ、32ビット・
コード語検出器40に送られ、ビット同期回路42に送ら
れ、さらにフレーム同期回路44に送られる。時間ベース
・クロック46は、ビット同期回路42とフレーム同期回路
44の両方に供給する。ビット同期回路42の出力は、ビッ
ト・クロックと称され、32ビット・コード語検出器40に
戻される。そして、フレーム同期回路44の出力は、フレ
ーム・クロックと称されて、これも32ビット・コード語
検出器40に戻される。コード語検出器40はまた、コード
語検出処理を行う一時メモリであるアドレス・コード語
メモリ48から情報を受け取る。アドレス・コード語メモ
リ48は代わりに、コード・プラグ・インターフェース回
路50から情報を受け取る。

コード語検出器40の出力は警報発生装置52に供給される
検出信号を含む。さらに、関数設定ビット０および機能
設定ビット１の情報もまた、コード語検出器40から警報
発生装置52に供給される。警報発生装置52の出力は報知
信号出力と称され、第１図に示されるように警報変換部
28に送られる。デコーダ部分は、破線で囲まれて示さ
れ、第１図に示されたデコーダの更に詳細な説明である
ことを示すために、22と標識をつけられる。

第３図に示されるもの、コード語メモリ54と制御論理56
を含むコード・プラグ26である。コード・プラグ26はデ
コーダ22を含む装置から分離または取り外しができる。
コード語メモリ54は個別のページング・レシーバを認定
するための単一アドレスである32ビット・シーケンスを
含む。制御論理56は、デコーダ動作の指揮と制御下にお
いて、コード語メモリ54からコード・プラグ・インター
フェース回路を通じて、アドレス・コード語メモリ48内
まで情報を転送するための追加の回路構成を含む。さら
に、制御論理56は機能認定または装置の他のユーザ関数
に反応するために、ユニット内で用いることのできる複
数報知機能を指定するかなどの一定の機能を可能にする
回路構成を含んでもよい。

操作中は、ビット同期回路42が通信レシーバ20から受信
したデータの解読処理に用いるビット・サンプリング間
隔で同期する。フレーム同期タイミング回路42はアドレ
スとPOCSAG用のコード転送シーケンス内で用いられる同
期コード語を解読するために用いられる適当なタイミン
グを作り出す。コード語検出器40は受信したコード語と
それ自身コード・プラグ26に含まれるコード語メモリ54
に含まれる32ビット・シーケンスであって、コード・プ
ラグ・メモリ内に含まれるアドレス・ビット・シーケン
スに関連する基準コード語とを比較する。

第３図に示されるケースでは、アドレス・シーケンスは
ひとつしかないが、その１個の基本アドレス・シーケン
スに結合することのできる変数または機能は４個ある。
これはPOCSAGコード化レシーバの独立アドレスのそれぞ
れに結合した４個の可能な機能に対して一定である。コ
ード語メモリ54に記憶された独自のアドレス・シーケン
スと結合したコード語が受信されると、警報発生装置52
に含まれる報知論理が警報変換部28に供給される４個の
出力報知パターンのうち１個を発生させ、アドレス・レ
シーバに対してどの機能が受信されたかを知らせる。

第４図は、本発明が実施される選択呼び出しポケット・
ベルの機能ブロック線図である。これは従来の第１図の
機能ブロック線図に似ているが、デコーダ22がデコーダ
32と、またコード・メモリ26が、他のものの中からここ
では追加のコード語デコーダ38を含む、コード・メモリ
36と置き換えられている。デコーダ22の場合と同様に、
デコーダ32はマイクロコンピュータにより、またはカス
タムICとして実現される。コード・メモリ36は破線によ
って囲まれて示されているようにポケット・ベル・シス
テムから分離できることを示す。本発明を含むページン
グ・レシーバの動作は、第１図のレシーバの動作に似て
いるが、異なるのは、新しいコード・プラグ・メモリと
追加のデコーダを用いて、１個以上の追加の独立アドレ
スを的確に解読して起動させ、メッセージの受信に際し
てユーザに報知することである。

第５図は、デコーダと本発明を用いて、複数の独立アド
レスの解読を補助するために用いられるコード・プラグ
を示す。第５図に示されるデコーダ32はかなり改良され
たPOCSAGデコーダであり、複数独立アドレスの解読機能
のモジュラー追加に対して、新しいコード・プラグの付
加に的確に応答することができる。通信レシーバ20から
入力されたデータは32ビットコード語検出器60,ビット
同期回路62およびフレーム同期回路64に供給される。時
間ベース・クロック66は、ビット同期回路62とフレーム
同期回路64の両方に供給する。ビット同期回路62の出力
は、ビット・クロックと称され、また32ビット・コード
語検出器60に送り返され、フレーム同期回路64の出力
は、フレーム・クロックと称され、これも32ビット・コ
ード語検出器60に戻される。コード語検出器60はまた、
コード語検出を処理する一時メモリであるアドレス・コ
ード・メモリ68から情報を受け取る。アドレス・コード
・メモリ68は代わりに、コード・プラグ・インターフェ
ース回路70から情報を受け取る。

コード語検出器60の出力は、警報発生装置72に送られる
検出信号を含む。コード語検出器60は、また警報発生装
置72に直接結合されて、異なる複数の独立アドレスの検
出を識別するために警報発生装置72によって用いられる
アドレスIO情報を与える。さらに、機能認定ビット０と
機能認定ビット１の情報もまた、コード語検出器60か
ら、警報発生装置72に供給される。警報発生装置72の出
力は報知信号出力と称され、第４図に示されるように警
報変換部28に送られる。デコーダ部分は破線で囲まれて
示され、第４図に示されるデコーダのより詳細な説明で
あることを示すために36と標識がつけらる。第４図にも
示されているように、コード・プラグ36は、コード・メ
モリ74,制御論理76および追加のコード語検出器78を含
む。コード・メモリ74は破線によって分割される２つの
部分に示される。コード・プラグ36は、デコーダ32を含
む装置から分割または取り外すことができることを示す
ために、破線で囲まれている。通信レーシバ20から入力
されたデータは、追加の32ビット・コード語検出器78に
供給される。コード・メモリ74の一部と制御論理76はコ
ード・プラグ・インターフェース回路70に結合されてい
る。コード・メモリの第２部分は追加のコード語検出器
78に結合されている。制御論理76はさらに、追加のコー
ド語検出器78に結合されている。ビット同期回路62のビ
ット・クロック出力とフレーム同期回路64のフレーム・
クロック出力もまた、追加のコード語検出器78に結合さ
れている。追加のコード語検出器78もまた、警報発生装
置72に結合され、接続している検出信号，機能認定ビッ
ト０および関数認定ビット１を発生させる。このよう
に、コード語検出器60が検出信号を表示するか、ビット
１またはビット０を認定するとき、または追加のコード
語検出器78が検出信号を認定するか、ビット１またはビ
ット０条件を認定すると、警報発生装置72は正確に応答
することができる。追加のコード語検出器78もまた警報
発生装置72に直接接続されており、コード・プラグ内に
含むことのでる異なる複数の独立アドレスの検出を識別
するために用いることのできるアドレスIO出力情報を設
ける。

コード語メモリ74は個別のページング・レシーバを認定
するための複数独立アドレスである２個以上の32ビット
・シーケンスを含む、制御論理76は、デコーダ操作の指
揮と制御下において、究極的にはコード語検出器60によ
る処理のために、コード語メモリ74からコード・プラグ
・インターフェース回路を通じて、アドレス・コード語
メモリ68内まで情報を転送するために必要な追加の回路
構成を含む。また、独立アドレスが認定できるように、
コード・メモリ74も、追加のコード語検出器78に32ビッ
トのコード語情報を供給する。さらに、制御論理76は関
数認定または装置の他のユーザ関数に反応するために、
ユニット内で用いることのできる複数警報機能を指定す
るかなどの一定の機能を可能にする、回路構成を含んで
もよい。

操作中は、ビット同期回路構成62が通信レシーバ20から
受信したデータの解読処理に用いるビット・サンプリン
グ間隔で同期する。フレーム同期タイミング回路64は、
アドレスとPOCSAG用のコード転送シーケンス内で用いら
れる同期コード語を解読するために用いられる、適当な
タイミングを作り出す。コード語検出器60と追加のコー
ド語検出器78は、受信したコード語とコード・プラグ36
に含まれるアドレス・ビット・シーケンスによる基準コ
ード語とを比較する。各デコーダは、個別の装置を認定
するために、コード・メリ74に含まれる32ビット・シー
ケンスのうちの適当な１個を受信する。第５図に示され
るケースでは、デコーダ60と追加のデコーダ74のそれぞ
れについて、１個ずつのアドレス・シーケンスしかない
が、いずれの基本アドレス・シーケンスにも関連するこ
とのできる変数または機能は４個ある。これはPOCSAGコ
ード化レシーバの独立アドレスのそれぞれに結合した４
個の可能な機能に対して一定である。

専門家にとっては、複数独立アドレス検出の数をさらに
増やすには、平行に動作する追加のデコーダ78はコード
・プラグ36内に含めればよいことが明白であろう。好ま
しい実施例の２個の独立アドレス・シーケンスのうちい
ずれかと関連し、コード・メモリ74内に記憶されたコー
ド語が受信されると、コード語検出器60または追加のコ
ード語検出器78からのアドレスIO情報に対応して、警報
発生装置74内に含まれる論理により、警報変換部28に供
給される４種類の出力報知パターンのうちの１つが発生
し、目的のレシーバにとってどの機能が受信されたか、
またどのアドレスが検出されたかが表示される。

また、コード・プラグ36の代わりに、第４図に示される
ものと同様の単一のアドレス・コード・プラグが用いら
れると、第５図に示されるデコーダも機能することがで
きる点も明白である。このように第５図のデコーダはコ
ード・プラグを交換することによって拡張することがで
き、１つ以上の独立アドレスを解読することができる。

本発明の特定の実施例が示され、解説されたが、専門家
によりさらに修正と改良を加えることができるであろ
う。ここに開示され、請求された基本原理を残すすべて
の修正は、本発明の範囲内である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】送信信号を受信するレシーバ回路、ならび
   に、受信信号を解読するデコーダであって、レシーバの
   デジタル・シーケンス・アドレスを記憶するメモリ、ビ
   ットおよびフレーム同期信号を発生する手段、前記レシ
   ーバ回路および前記メモリに結合され、前記受信信号と
   前記メモリに記憶されたデジタル・シーケンス・アドレ
   スとの対応関係を決定するために、ビットおよびフレー
   ム同期信号により支配されるコンパレータ、および、前
   記コンパレータに応答して、選択呼び出しメッセージの
   受信をユーザに知らせる警報装置から構成されるデコー
   ダ、を含むデジタル選択呼び出しレシーバに装着できる
   独立した追加のアドレス解読装置おいて、 少なくとも１つの追加の独立したデジタル・シーケンス
   ・アドレスを含む追加メモリ手段と、 前記レシーバ回路と前記追加メモリ手段との間に結合さ
   れ、受信信号と追加の独立したデジタル・シーケンス・
   アドレスとの間の対応関係を決定するために、デコーダ
   のビットおよびフレーム同期信号により支配される追加
   のコンパレータ手段を含み、受信信号を独立して解読
   し、少なくとも１つの追加の独立したデジタル・シーケ
   ンス・アドレスに対応する選択呼び出しメッセージの受
   信を報知する信号を前記警報装置に送る前記デコーダと
   並行して動作する追加のデコーダ手段と、 により構成される選択的に装着できる独立した追加のア
   ドレス解読装置。
2. 【請求項２】少なくとも１つの追加の独立アドレスを検
   出すると追加の信号を発生し、前記信号を前記警報手段
   に与える手段をさらに含むことを特徴とする請求項１記
   載の選択的に装着できる独立した追加のアドレス解読装
   置。
3. 【請求項３】前記追加のデコーダ手段は、追加の独立ア
   ドレスに含まれる機能コード語の受信を検出し、前記機
   能コード語を表す信号を前記警報装置へ供給する手段を
   さらに含むことを特徴とする請求項２記載の選択的に装
   着できる独立した追加のアドレス解読装置。