JPH03502275A - 選択的に装着できる独立した追加のアドレス解読装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 複数独立アドレス解読機能のための選択的に付属できる装置を有するデジタル選 択呼び出しレシーバ技術分野 本発明はデジタル選択的信号デコーダに関する。ざらに詳しくは、複数独立アド レス機能を有するデコーダに関する。

背景技術 市場に出回っている選択呼び出しポケット・ベル（ページング・レシーバ）は複 数独立アドレス機能を含む。これは、１つ以上の信号コードを用いて、ポケット ・ベルの報知機構を起動できるということである。工場で製造される際のレシー バ・デコーダはいくつかの独立アドレスを認識できなければならず、それにより 警報が起動される。

選択呼び出しポケット・ベルの多くの応用分野において、ポケット・ベル装置は １つ以上のアドレス信号を受信、解読できることが特に望ましい。公共の安全機 構などのいくつかの用途においては、より大きなグループの個々のメンバーに報 知するまたは知らせる能力を持ちながら、１つのページング信号によって個人の グループに報知することができることが特に重要である。しかし、複数独立アド レスに対するこの必要性は、決して普遍的なものではなく、この機能を設けるこ とによって、ポケット・ベルのコストがかなり高くなり、単一のアドレスまたは 非グループ呼び出しのユーザにとっては不利益をもたらす。

通常の商業利用では、このようなポケット・ベルの大半は自分の事務所などの特 定の番号に電話をかけるよう知らせるために用いられているに過ぎない。このよ うに、ポケット・ベル・サービスの通常のユーザにとっては、自分が用いている デコーダすなわちポケット・ベルは、ユーザが必要とするよりもはるかに技術的 に進んでいる場合が多い。

選択呼び出しポケット・ベルの本来のコストの大半は、複数独立アドレス・デコ ーダ機構の設計と構築にかかつている。必要に応じて、もつと単純なデコーダと 複数アドレスを追加できる機能を組み合わせることによって、もつと安価なポケ ット・ベルを実現することができる。

本発明は、追加または交換モジュールによって、事実上無限の複数独立アドレス 解読機能を可能にしながら、デジタル・コード用の基本的なデコーダのコストを 下げることを意図している。モジュールは、慣例上、コード・プラグ（ｃｏｄｅ 　ｐｌｕｇ）と呼ぶ。本発明は、基本的な単一アドレス・デジタル・ページング ・デコーダに複数の独立アドレスを解読する能力を追加する方法を設け、それに よって従来の複数独立アドレスの設計アプローチによって起こるコストの問題を 解決する。本発明はまた、ポケット・ベルの解読機能を、コード・メモリまたは コード・プラグを交換することによってグレードアップさせながら、複数の独立 アドレスの解読に必要とされるすべての回路素子の価格を基本的なデコーダ装置 に付加しないようにする。このように、複数のアドレスを解読するためのコスト はそれを必要とするユーザのみによって負担される。この方法は、複数アドレス 機能解読の利用にかかる価格を、このような機能を必要とするユーザに与える。

発明の概要と目的 要約すると、本発明は、レシーバ回路、受信された信号を解読するためのデコー ダ、特定のレシーバのアドレスに対応するデジタル・シーケンスを含むメモリ、 受信された信号と前記メモリ内に記憶されたデジタル・シーケンスとの対応関係 を決定するためにデコーダとメモリに結合されたコンパレータ、少なくとも１つ の追加の独立デジタル・シーケンスを含む追加のメモリ手段と、受信された信号 を解読する追加のデコーダ手段と、 および、受信された信号と追加独立デジタル・シーケンスの対応関係と、追加の 独立デジタル・シーケンス・アドレスに対応する選択呼び出しメツセージを受信 するユーザを決定する、前記デコーダ手段と前記追加メモリ手段間に結合された 追加コンパレータ手段により構成される、選択呼び出しメツセージの受信を用い ることを知らせる、コンパレータに反応する表示装置を含む、デジタル選択呼び 出しレシーバに付加する、選択的に付加することのできる追加の独立アドレス解 読装置を含む。

従って、本発明の目的は複数独立アドレスに対して解読および報知機能を増加さ せるために、単一アドレス選択呼び出しレシーバに追加することのできるモジュ ラ装置を設けることである。

本発明の他の目的は、追加または交換モジュールによって複数独立アドレス機能 を事実上無限に拡大しつつ、選択呼び出しレシーバに対する基本的なデコーダの 価格を下げることである。

図面の簡単な説明 新規であると信じられる本発明の特徴を補正クレーム内に詳細に述べる。しかし ながら、本発明自身はその他の目的と長所と共に、添付の図面と組み合わせて、 以下の説明を参照してよく理解されるであろう。

第１図は、従来の技術による選択呼び出しポケット・ベルの機能ブロック線図で ある。

第２Ａ図、第２Ｂ図および第２Ｃ図は、ＰＯＣ３ＡＧ信号解読形式およびコード 語構造の解説図である。

第３図は、従来技術による基本デコーダと単一アドレスの解読を補助するために 用いられるコード・プラグを示す。

第４図は本発明を具体化するデジタル選択呼び出しポケット・ベルの機能ブロッ ク線図である。

第５図は、好適な実施態様を示し、第４図のより詳細なブロック線図である。

本発明を実施するための最良の形態 第１図は従来技術による選択呼び出しページャ（以下「ポケット・ベル」という 。）の機能ブロック線図を示す。

通信レシーバ２０はコード化信号のデコーダ２２に接続される。バッテリ２４は 通信レシーバ２０とデコーダ２２に接続されて示され、マイクロコンピュータま たはカスタムＩＣにより実現される。デコーダ２２はざらに破線によって囲まれ て示されるコード・メモリ２６に接続される。コード・メモリ２６は機能選択お よびポケット・ベルＩＤと示された領域をざらに含む。ポケット・ベルＩＤは個 々のポケット・ベルのアドレスを表す独自の複数ビットのデジタル・コード語を 表し、機能選択は報知シーケンスなどざまざまなポケット・ベル装置の動作から コード・プラグ制御を指定する。破線によるコード・メモリ２６の囲いは、この ような装置はシステムの残りの部分から取り外せる、すなわち分離できることを 示している。信号デコーダ２２の出力は警報変換部２８に結合され、警報変換部 ２８はデ第１図に示されたシステムの動作は、通信レシーバが所定のメツセージ 形式のメツセージを受信できるようになっている。信号デコーダ２２は通信レシ ーバ２０によって受信された到来情報を解読するために、受信信号に反応する。

すべてのポケット・ベル装置と同様に、解読された結果としての信号はコード・ メモリ２６に含まれている所定のポケット・ベル・アドレスと比較テストされる 。受信され解読された信号とコード・メモリ２６内のアドレスとの間の対応関係 が検出されるとすぐに、出力信号が出されて、メツセージが受信されたことをポ ケット・ベルを持っている人に知らせる。特に、デコーダ２２からの出力信号は 、メツセージの受信をユーザに知らせるために、警報変換部２８に伝えられる。

このようなポケット・ベル装置は追加の英数字メツセージ情報が提供されるディ スプレイを含むことが多い。

第２Ａ図、第２Ｂ図および第２Ｃ図は、ＰＯＣ３ＡＧとして通常知られているベ ージング・コーディング・システム用の標準メツセージ・コーディング形式を示 す。各送信は通常、毎秒５１２ビツトのビット伝送速度で、フレームと呼ばれる ８個の所定の時間スロット内に選択的に配列されたコード語の１つ以上のバッチ が後に続く、プリアンプル・コード部分（図示されない）により構成される。各 バッチは、同期コード語により区切られ、最初の同期コード語に続くすべてのバ ッチ内の情報が同時に転送される。バッチ内に含まれる各コード語は同期用、個 別のポケット・ベルのアドレス用、および目的のポケット・ベルへデータを送信 するための情報を含む、３２ビツトのデータ・シーケンスでおる。

第２Ａ図に示されるように、各バッチの情報は、所定の不変のバイナリ・シーケ ンスである３２ビツトの同期コード語で始まる。アドレス信号のみを含むバッチ は、同期コード語と、それぞれ２つのアドレス・コード語を含む８個の分割時間 シーケンス・フレームにざらに分割される１６のアドレス・コード語により構成 される。従属するアドレス・バッチは、合計１６個のアドレス・コード語が後に 続く、同じ形式の３２ビツトの同期語を含んでいる。

アドレス・コード語はＯから７までの８個のフレームに分割され、それにしたが って、ポケット・ベル全体のアドレス量は同様に８個のグループに分割される。

各ポケット・ベル・アドレスは全体が２１ビットのアドレス見出しのうち最も重 要でない３個のビットに応じて、対応する８個の同期時間フレームの１つに割り 撮られる。最後の３ビツトは、フレーム位置を指定しているに過ぎない。このよ うに、０００で終わる独自のアドレス・コード語を有するすべてのポケット・ベ ルは、フレームＯに配置され、１１１で終わる独自のアドレス・コード語を有す るすべてのポケット・ベルはフレーム７に配置される。

アドレス・コードｉＥは３２ビツト構造を持ち、アドレス特表千３−５０２２７ ５　（４） ・コード語のビット位置１は、第２Ｂ図に示されるように常にＯである。ビット 位置２ないし１９は、個別のＰＯＣ８ＡＧポケット・ベル・ユニットに割り当て られる２１ビット・アドレス認定シーケンス全体のうち、重要な１８ビツトに対 応するアドレス情報の１８ビツトにより構成される。重要でない３ビツトは、伝 送されず、バッチ内のフレーム位置から推測することができる。　ビット位置２ ０および２１は、ポケット・ベルに割り当てられ、通常はユーザに対する異なっ た報知シーケンスを起動するために用いられる４つの関数のうち、１つを選択す るために用いられる２個の関数ビットにより構成される。関数ビットという用語 は、これらのビットの解読は、単一の２１ビット選択呼び出しアドレスの解読を ユーザに知らせるために、どの報知または警報ルーチンを採用するかを選択する だけであるので、異なる報知動作を指定するために用いられる。これらは、排他 的ＯＲゲート論理を用いて単一の３２ビツト記憶アドレスから導き出すことがで きることはよく知られているので、追加のアドレスとは考えられない。

ビット位置２２ないし３１は、ＰＯＣ３ＡＧコードを導き出すために用いられる （３１．２１　）ＢＣＨコード形式から導き出されるパリティ・チェック・ビッ トであり、最終ビット位置３２はコード語全体に対して偶数パリティを与える値 を持つように選択される。ＰＯＣ３ＡＧシステム内の個々のレシーバ装置は、指 定の時間フレーム内でアドレス・コード語を検査するだけなので、各ポケット・ ベルのアドレス・コード語はそのユニットに割り振られた特定の時間フレーム内 に転送されなければならない。

各コード語は同一の３２ビット形式であり、同期コード語であろうと、アドレス ・コード語であろうと、メツセージ・コード語であろうと、最重要ビットが最初 に転送される。メツセージ・コード語の構造を第２Ｃ図に示す。メツセージ・コ ード語はビット２ないしビット２１の２０のメツセージ・ビットを持ち、これら の後にアドレス・コード語に対して用いられるのと同様のパリティ・チェック・ ビット・パターンが続く。メツセージ・コード語は常に、メツセージを特定のユ ニットに送るアドレス・コード語の直後に続く。

第３図は、従来の基本デコーダと単一アドレス解読を補助するために用いられる コード・プラグとを詳細に示す。

第３図に示されたデコーダは、全〈従来のＰＯＣ３ＡＧデコーダであり、好まし い実施形態のコーディング・システムとして選ばれた。このデコーダは、ＲＯＭ 内にソフトウェアをロードしたマイクロプロセッサを用いて実現するか、カスタ ム設計された集積回路でもよい。ＰＯＣ８ＡＧコード形式が第２Ａ図、第２Ｂ図 および第２Ｃ図に示されている。通信レシーバ２０から入力されたデータは、３ ２ビツト・コード語検出器４０に送られ、ビット同期回路４２に送られ、さらに フレーム同期回路４４に送られる。時間ベース・クロック４６は、ビット同期回 路４２とフレーム同期回路４４の両方に供給する。ビット同期回路４２の出力は 、ビット・クロックの標識をつけられ、３２ビツト・コード語検出器４０に戻さ れる。そして、フレーム同期回路４４の出力は、フレーム・クロックの標識をつ けられて、これも３２ビツト・コード語検出器４０に戻される。コード語検出器 ４０はまた、コード語検出処理を行う一時メモリであるアドレス・コード語メモ リ４８から情報を受は取る。アドレス・コード語メモリ４８は代わりに、コード ・プラグ・インターフェース回路５０から情報を受は取る。

コード語検出器４０の出力は警報発生装置５２に供給される検出信号を含む。ざ らに、関数認定ビットＯおよび関数認定ビット１の情報もまた、コード語検出器 ４０から警報発生装置５２に供給される。警報発生装置５２の出力は報知信号出 力という標識をつけられて、第１図に示されるように警報変換部２８に送られる 。デコーダ部分は、破線で囲まれて示され、第１図に示されたデコーダの更に詳 細な説明であることを示すために、２２と標識をつけられる。

第３図に示されるのも、コード語メモリ５４と制御論理５６を含むコード・プラ グ２６である。コード・プラグ２６はデコーダ２２を含む装置から分離または取 り外しができる。コード語メモリ５４は個別のベージング・レシーバを認定する ための単一アドレスである３２ビツト・シーケンスを含む。制御論理５６は、デ コーダ動作の指揮と制御下において、コード語メモリ５４からコード・プラグ・ インターフェース回路を通じて、アドレス・コード語メモリ４８内まで情報を転 送するための追加の回路構成を含む。

ざらに、制御論理５６は関数認定または装置の他のユーザ関数に反応するために 、ユニット内で用いることのできる複数報知機能を指定するかなどの一定の機能 を可能にする回路構成を含んでもよい。

操作中は、ビット同期回路４２が通信レシーバ２０から受信したデータの解読処 理に用いるビット・サンプリング間隔で同期する。フレーム同期タイミング回路 ４２はアドレスとＰＯＣ３ＡＧ用のコード転送シーケンス内で用いられる同期コ ード語を解読するために用いられる適当なタイミングを作り出す。コード語検出 器４０は受信したコード語とそれ自身コード・プラグ２６に含まれるコード語メ モリ５４に含まれる３２ビツト・シーケンスであって、コード・プラグ・メモリ 内に含まれるアドレス・ビット・シーケンスに関連する基準コード語とを比較す る。

第３図に示されるケースでは、アドレス・シーケンスはひとつしかないが、その １個の基本アドレス・シーケンスに結合することのできる変数または関数は４個 ある。これはＰＯ３ＣＡＧコード化レシーバの独立アドレスのそれぞれに結合し た４個の可能な関数に対して一定である。コード語メモリ５４に記憶された独自 のアドレス・シーケンスと結合したコード語が受信されると、警報発生装置５２ に含まれる報知論理が警報変換部２８に供給される４個の出力報知パターンのう ち１個を発生させ、アドレス・レシーバに対してどの関数が受信されたかを知ら せる。

第４図は、本発明が実施される選択呼び出しポケット・ベルの機能ブロック線図 である。これは従来の第１図の機能ブロック線図に似ているが、デコーダ２２が デコーダ３２と、またコード・メモリ２６が、他のものの中からここでは追加の コード語デコーダ３８を含む、コード・メモリ３６と置き換えられている。デコ ーダ２２の場合と同様に、デコーダ３２はマ・イクロコンピュータにより、また はカスタムＩＣとして実現される。コード・メモリ３６は破線によって囲まれて 示されているようにポケット・ベル・システムから分離できることを示す。本発 明を含むベージング・レシーバの動作は、第１図のレシーバの動作に似ているが 、異なるのは、新しいコード・プラグ・メモリと追加のデコーダを用いて、１個 以上の追加の独立アドレスを的確に解読して起動させ、メツセージの受信に際し てユーザに報知することである。

第５図は、デコーダと本発明を用いて、複数の独立アドレスの解読を補助するた めに用いられるコード・プラグを示す。第５図に示されるデコーダ３２はかなり 改良されたＰＯＣ３ＡＧデコーダであり、複数独立アドレスの解読機能のモジュ ラ−追加に対して、新しいコード・プラグの付加に的確に応答することができる 。通信レシーバ２０から入力されたデータは３２ビツトコ一ド語検出器６０．ビ ット同期回路６２およびフレーム同期回路６４に供給される。

時間ベース・クロック６６は、ビット同期回路６２とフレーム同期回路６４の両 方に供給する。ビット同期回路６２の出力は、ビット・クロックと標識をつけら れ、また３２ビツトコ一ド語検出器６０に送り返される。コード語検出器６０は また、コード語検出を処理する一部メモリであるアドレス・コード・メモリ６８ から情報を受は取る。アドレス・コード・メモリ６８は代わりに、コード・プラ グ・インターフェース回路７０から情報を受は取る。

コード語検出器６０の出力は、警報発生装置７２に送られる検出信号を含む。コ ード語検出器６０は、また警報発生装置７２に直接結合されて、異なる複数の独 立アドレスの検出を識別するために警報発生装置７２によって用いられるアドレ ス■０情報を与える。さらに、関数認定ビットＯと関数認定ビット１の情報もま た、コード語検出器６０から、警報発生装置７２に供給される。警報発生装置７ ２の出力は報知信号出力と標識をつけられ、第４図に示されるように警報変換部 ２８に送られる。デコーダ部分は破線で囲まれて示され、第４図に示されるデコ ーダのより詳細な説明であることを示すために３２と標識がつけられる。

第４図に示されるのも、コード・メモリ７４．制御論理７６および追加のコード 語検出器７８を含むコード・プラグ３６である。コード・メモリ７４は破線によ って分割される２つの１部分に示される。コード・プラグ３６は、デコーダ３２ を含む装置から分割または取り外すことができることを示すために、破線で囲ま れている。通信レシーバ２０から入力されたデータは、追加の３２ビツト・コー ド語検出器７８に供給される。コード・メモリ７４の一部と制御論理７６はコー ド・プラグ・インターフェース回路７０に結合されている。コード・メモリの第 ２部分は追加のコード語検出器７８に結合されている。制御論理７６はさらに、 追加のコード語検出器７８に結合されている。ビット同期回路６２のビット・ク ロック出力とフレーム同期回路６４のフレーム・クロック出力もまた、追加のコ ード語検出器７８に結合されている。追加のコード語検出器７８もまた、警報発 生装置７２に結合され、接続している検出信号、関数認定ビットＯおよび関数認 定ビット１を発生させる。このように、コード語検出器６０が検出信号を表示す るか、ビット１またはビットＯを認定するとき、または追加のコード語検出器７ ８が検出信号を認定するか、ビット１またはビットＯ条件を認定すると、警報発 生装置７２は正確に応答することができる。追加のコード語検出器７８もまた警 報発生装置７２に直接接続されており、コード・プラグ内に含むことのできる異 なる複数の独立アドレスの検出を識別するために用いることのできるアドレスＩ Ｏ出力情報を設ける。

コード語メモリ７４は個別のベージング・レシーバを認定するための複数独立ア ドレスである２個以上の３２ビツト・シーケンスを含む。制御論理７６は、デコ ーダ操作の指揮と制御下において、究極的にはコード語検出器６０による処理の ために、コード語メモリ７４からコード・プラグ・インターフェース回路を通じ て、アドレス・コード語メモリ６８内まで情報を転送するために必要な追加の回 路構成を含む。また、独立アドレスが認定できるように、コード・メモリ７４も 、追加のコード語検出器７８に３２ビツトのコード語情報を供給する。さらに、 制御論理７６は関数認定または装置の他のユーザ関数に反応するために、ユニッ ト内で用いることのできる複数警報機能を指定するかなどの一定の機能を可能に する、回路構成を含んでもよい。

操作中は、ビット同期回路構成６２が通信レシーバ２０から受信したデータの解 読処理に用いるビット・サンプリング間隔で同期する。フレーム同期タイミング 回路６２は、アドレスとＰＯＣ３ＡＧ用のコード転送シーケンス内で用いられる 同期コード語を解読するために用いられる、適当なタイミングを作り出す。コー ド語検出器６０と追加のコード語検出器７８は、受信したコード語とコード・プ ラグ３６に含まれるアドレス・ビット・シーケンスによる基準コード語とを比較 する。各デコーダは、個別の装置を認定するために、コード・メモリ７４に含ま れる３２ビツト・シーケンスのうちの適当な１個を受信する。第５図に示ざ特表 平３−５０２２７５　（６） れるケースでは、デコーダ６０と追加のデコーダ７４のそれぞれについて、１個 ずつのアドレス・シーケンスしかないが、いずれの基本アドレス・シーケンスに も関連することのできる変数または関数は４個ある。これはＰＯ８ＣＡＧコード 化レシーバの独立アドレスのそれぞれに結合した４個の可能な関数に対して一定 である。

専門家にとっては、複数独立アドレス検出の数をざらに増やすには、平行に動作 する追加のデコーダ７８はコード・プラグ３６内に含めればよいことが明白であ ろう。好ましい実施例の２個の独立アドレス・シーケンスのうちいずれかと関連 し、コード・メモリ７４内に記憶されたコード語が受信されると、コード語検出 器６０または追加のコード語検出器７８からのアドレスＩＯ情報に対応して、警 報発生装置７４内に含まれる論理により、警報変換部２８に供給される４種類の 出力報知パターンのうちの１つが発生し、目的のレシーバにとってどの関数が受 信されたか、またどのアドレスが検出されたかが表示される。

また、コード・プラグ３６の代わりに、第４図に示されるものと同様の単一のア ドレス・コード・プラグが用いられると、第５図に示されるデコーダも機能する ことができる点も明白である。このように第５図のデコーダはコード・プラグを 交換することによって拡張することができ、１つ以上の独立アドレスを解読する ことができる。

本発明の特定の実施例が示され、解説されたが、専門家によりざらに修正と改良 を加えることができるであろう。

ここに開示され、請求された基本原理を残すすべての修正は、本発明の範囲内で ある。

徂采ρ技杯ｉ ｐｏｃｓＡｃ、　　　イ色号　システム型２４区 芽　２Ｂ　　［！１ イ是何ト□　干更吋 穿４囚 補正書の翻訳文提出書（特許法第１８４条の８）平成２年７月３日 １、特許出願の表示 ＰＣＴ／ＵＳ８Ｂ１０４３９６ ２、発明の名称 複数独立アドレス解読機能のための選択的に付属できる装置を有するデジタル選 択呼出しレシーバ ３、特許出願人 名　称　　モトローラ・インコーホレーテッド４、代理人 住　所　　東京都港区南麻布３丁目２０番１号日本モトローラ株式会社内 １９９０年１月１９日 ６、添付書類の目録 請求の範囲 １、送信信号を受信するレシーバ回路および前記受信信号を解読するデコーダを 含むデジタル選択呼び出しレシーバにおいて、前記デコーダは： １個のレシーバのアドレスに対応するデジタル・シーケンスを含むメモリ： ビットおよびフレーム同期信号を発生する手段；レシーバ回路およびメモリに結 合され、受信信号と前記メモリに記憶されたデジタル・シーケンスとの対応関係 を決定するために、ビットおよびフレーム同期信号により支配されるコンパレー タ：および コンパレータに応答して、選択呼び出しメツセージの受信を示す対応関係をユー ザに知らせる警報装置ｆ）ｓら構成され； 選択的に付加することのできる追加の独立アドレス解読装置は： 少なくとも１個の追加の独立デジタル・シーケンス・アドレスを含む追加メモリ 手段；　およびレシーバ回路と前記追加メモリ手段との間に結合され、受信信号 と追加の独立デジタル・シーケンス・アドレスとの間の対応関係を決定するため にデコーダのビットおよびフレーム同期信号により支配される追加のコンパレー タ手段を含み、受信信号を独立して解読し、少なくとも１個の追加の独立デジタ ル・シーケンス・アドレスに対応する選択呼び出しメツセージの受信を示す対応 関係をユーザに報知する警報装置に別の信号を送る前記デコーダと平行して動作 する追加のデコーダ手段： により構成されることを特徴とするデジタル選択呼び出しレシーバ。

２、追加メモリ手段は前記メモリに隣接して接続されていることを特徴とする請 求項１記載の選択的に付加することのできる解読装置。

３、追加の信号を発生し、少なくとも１個の追加の独立アドレスの検出を識別す るために、前記信号を前記警報手段に与える手段をざらに含むことを特徴とする 請求項１記載の選択的に付加することのできる解読装置。

４、前記追加のデコーダが、追加の独立アドレスと独立していない機能コード語 の受信を検出し、検出された機能コード語が表す信号を警報装置に供給するため の手段をざらに含むことを特徴とする請求項３記載の選択的に付加することので きる解読装置。

５、送信信号を受信するレシーバ回路および前記受信信号を解読するデコーダを 含むデジタル選択呼び出しレシーバであって、前記受信信号を解読する前記デコ ーダは＝１個のレシーバのアドレスに対応するデジタル・シーケンスを含むメモ リ； ビットおよびフレーム同期信号を発生する手段：レシーバ回路とメモリに結合さ れ、受信信号と前記メモリに記憶されたデジタル・シーケンスとの対応関係を決 定するためにビットおよびフレーム同期信号により支配されるコンパレータ； 前記コンパレータに応答し、選択呼び出しメツセージの受信を示す対応関係をユ ーザに報知する警報装置：および前記デコーダと平行に動作する選択的に付加す ることのできる独立したもう１台のアドレス解読装置を電気的に結合する手段か ら構成され、前記電気結合手段は：前記デコーダから前記他のデコーダに電気的 にアクセスすることのできる前記ビットおよびフレーム同期信号を設ける手段： 前記レシーバ回路から前記他のデコーダ装置に電気的にアクセスすることのでき る前記受信信号を設ける手段：および、 前記他のデコーダ装置から検出信号に電気的にアクセスすることのできる前記警 報装置の入力端子を設ける手段；により構成されることを特徴とするデジタル選 択呼び出しレシーバ。

６、他のデコーダ装置の追加の独立アドレスと独立していないコード語の受信を 知らせる他のデコーダ装置の信号に電気的にアクセスすることのできる補助警報 装置を設ける手段をざらに含むことを特徴とする請求項５記載のデジタル選択呼 び出しレシーバ。

７、前記他のデコーダ装置からの追加の信号に電気的にアクセスすることのでき る前記警報装置を設ける手段をさらに含むことを特徴とする請求項５記載のデジ タル選択呼び出しレシーバ。

８、デジタル選択呼び出しレシーバへ付加するための選択的に付加することので きる追加の独立アドレス解読装置であって、前記レシーバは、送信信号を受信す るレシーバ回路、前記受信信号を解読するデコーダおよび前記受信信号を解読す るデコーダを含み、前記デコーダは：特定のレシーバのアドレスに対応するデジ タル・シーケンスを含むメモリ： ビットおよびフレーム同期信号を発生する手段；レシーバ回路およびメモリに結 合され、受信信号と前記メモリに記憶されたデジタル・シーケンスとの対応関係 を決定するためにビットおよびフレーム同期信号に支配されるコンパレータ、お よびコンパレータに反応して、選択呼び出しメツセージの受信をユーザに報知す る警報装置で、前記追加解読装置は： 少なくとも１個の追加独立デジタル・シーケンス・アドレスを含む追加メモリ手 段：および 前記レシーバ回路と前記追加メモリ手段との間に結合され、受信信号と追加の独 立デジタル・シーケンス・アドレスとの対応関係を決定するためにデコーダのビ ットおよびフレーム同期信号に支配される追加のコンパレータ手段を含み、受信 信号を独立して解読し、および別の信号を警報装置に送って、追加の独立デジタ ル・シーケンス・アドレスに対応する受信信号の受信をユーザに報知するための 前記デコーダと平行に動作する追加のデコーダ手段；により構成されることを特 徴とする選択的に付加することのできる追加の独立アドレス解読装置。

国際調査報告

Claims (8)

【特許請求の範囲】
1. １．レシーバ回路，受信された信号を解読するデコーダ，個別のレシーバのアド レスに対応するデジタル・シーケンスを含むメモリ，受信された信号と前記メモ リ内に記憶されたデジタル・シーケンスとの対応関係を決定するためにデコーダ およびメモリに結合されたコンパレータ，コンパレータに反応して選択的呼び出 しメッセージの受信をユーザに知らせる警報装置を含むデジタル選択呼び出しレ シーバにおいて： 少なくとも１個の追加の独立デジタル・シーケンス・アドレスを含む追加のメモ リ手段； 受信された信号を解読する追加のデコーダ手段；および前記追加デコーダ手段と 前記追加メモリ手段との間に結合され、受信された信号と追加の独立デジタル・ シーケンス・アドレスとの対応関係を決定し、少なくとも１個の追加の独立デジ タル・シーケンス・アドレスに対応する選択呼び出しメッセージの受信をユーザ に知らせる警報装置に対して信号を与える追加のコンパレータ手段；により構成 されることを特徴とする選択的に付加することのできる追加の独立アドレス解読 装置。
2. ２．追加のメモリ手段は前記メモリと隣接していることを特徴とする請求項１記 載の選択的に付加することのできる解読装置。
3. ３．追加の信号を発生し、少なくとも１個の追加の独立アドレスの検出を識別す るために、前記信号を前記警報機手段に与える手段をさらに含むことを特徴とす る請求項１記載の選択的に付加することのできる解読装置。
4. ４．前記の追加デコーダは追加の独立アドレスから独立していない機能コード語 の受信を検出し、このような情報を警報装置に供給するための手段をさらに含む ことを特徴とする請求項３記載の選択的に付加することのできる解読装置。
5. ５．選択的に付加することのできる追加の独立アドレス解読装置を受信するため に適応されるデジタル選択呼び出しレシーバであって、受信された信号と前記メ モリ内に記憶されたデジタル・シーケンスとの対応関係を決定するためにデコー ダとメモリに結合されたコンパレータ、コンパレータに反応して選択的呼び出し メッセージの受信をユーザに知らせる警報装置を含むデジタル選択呼び出しレシ ーバにおいて： 前記デコーダからビットおよびフレーム同期信号をアクセスする手段； 前記受信回路から受信された信号データをアクセスする手段； 前記デコーダと平行に動作し、付加することのできる追加の独立アドレス・デコ ーダからの検出信号により、前記警報装置の入力端子にアクセスする手段；によ りさらに構成されることを特徴とするレシーバ。
6. ６．追加の独立アドレスから独立していないコード語の受信を表示し、このよう な情報を警報装置に供給するための信号により、前記警報装置にアクセスする手 段をさらに含むことを特徴とする請求項５記載のデジタル選択呼び出しレシーバ 。
7. ７．前記追加の独立アドレス・デコーダからの検出信号を認定するための追加の 信号により警報装置にアクセスする手段をさらに含むことを特徴とする請求項５ 記載のデジタル選択呼び出しレシーバ。
8. ８．デジタル選択呼び出しレシーバに付加するための、選択的に付加することの できる追加の独立アドレス解読装置であって、前記レシーバはレシーバ回路，受 信された信号を解読するデコーダ，特定のレシーバのアドレスに対応するデジタ ル・シーケンスを含むメモリ，受信された信号と前記メモリ内に記憶されたデジ タル・シーケンスとの対応関係を決定するためにデコーダとメモリに結合された コンパレータおよびコンパレータに反応して選択的呼び出しメッセージの受信を ユーザに知らせる警報装置を含む選択的に付加することのできる追加の独立アド レス解読装置において： 少なくとも１個の追加の独立デジタル・シーケンス・アドレスを含む追加のメモ リ手段； 受信された信号を解読する追加のデコーダ手段；および受信された信号と追加の 独立デジタル・シーケンス・アドレスとの対応関係と、追加の独立デジタル・シ ーケンス・アドレスに対応する選択呼び出しメッセージを受信するユーザを決定 する、前記の追加デコーダと前記の追加メモリ手段との間に結合された追加のコ ンパレータ手段；により構成されることを特徴とする選択的に付加することので きる追加の独立アドレス解読装置。