JPH0671089B2 - 書込み専用半導体記憶装置の製造方法 - Google Patents
書込み専用半導体記憶装置の製造方法Info
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- JPH0671089B2 JPH0671089B2 JP11302790A JP11302790A JPH0671089B2 JP H0671089 B2 JPH0671089 B2 JP H0671089B2 JP 11302790 A JP11302790 A JP 11302790A JP 11302790 A JP11302790 A JP 11302790A JP H0671089 B2 JPH0671089 B2 JP H0671089B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関するものであり、詳しくは
アモルファスシリコンの非可逆的な導電特性を利用した
書込み専用半導体記憶装置の製造方法に関するものであ
る。
アモルファスシリコンの非可逆的な導電特性を利用した
書込み専用半導体記憶装置の製造方法に関するものであ
る。
従来、アモルファス半導体装置として、Ge−Se−Teの如
きアモルファス半導体の電気的スイッチ特性が可逆的な
事を利用して、記憶装置やスイッチ回路装置として一部
実用に供されていた。
きアモルファス半導体の電気的スイッチ特性が可逆的な
事を利用して、記憶装置やスイッチ回路装置として一部
実用に供されていた。
しかし、従来のアモルファス半導体装置のスイッチ特性
は結晶の構造変化を伴うらしい事が判って以来、スイッ
チ素子としての信頼度に疑問が生じ、必ずしも実用化の
拡大につながっていないのが現状である。アモルファス
半導体においてGeをベースとするアモルファス半導体は
比抵抗が小さい。従ってこれを配線に用いると配線が切
断（OFF）の状態でもリーク電流が大きく実用にならな
い。一方、アモルファスシリコンの比抵抗は107〜1010
Ω・cmと高く、アモルファスシリコンで接続してもリー
ク電流は小さい。
は結晶の構造変化を伴うらしい事が判って以来、スイッ
チ素子としての信頼度に疑問が生じ、必ずしも実用化の
拡大につながっていないのが現状である。アモルファス
半導体においてGeをベースとするアモルファス半導体は
比抵抗が小さい。従ってこれを配線に用いると配線が切
断（OFF）の状態でもリーク電流が大きく実用にならな
い。一方、アモルファスシリコンの比抵抗は107〜1010
Ω・cmと高く、アモルファスシリコンで接続してもリー
ク電流は小さい。
しかるに、アモルファス半導体の特性として、必ずしも
可逆的な電気的特性のみならず非可逆的な電気特性をも
つものもあり、その非可逆特性を利用することにより、
信頼度の高い記憶装置として実用し得ることを本発明者
は見つけた。
可逆的な電気的特性のみならず非可逆的な電気特性をも
つものもあり、その非可逆特性を利用することにより、
信頼度の高い記憶装置として実用し得ることを本発明者
は見つけた。
すなわち、本発明者は、第１図に模式的に示す如く、ア
モルファスシリコン１を電極2,3で挟んで、その電圧−
電流特性をとると、第２図に示すように、印加電圧の上
昇に伴い、電流は非線形で上昇し、あるしきい値電圧Ｔ
で状態Ａから状態Ｂにスイッチし、以後、逆方向電圧を
印加しても、この状態は元に戻らず非可逆スイッチ特性
が得られることを見つけた。
モルファスシリコン１を電極2,3で挟んで、その電圧−
電流特性をとると、第２図に示すように、印加電圧の上
昇に伴い、電流は非線形で上昇し、あるしきい値電圧Ｔ
で状態Ａから状態Ｂにスイッチし、以後、逆方向電圧を
印加しても、この状態は元に戻らず非可逆スイッチ特性
が得られることを見つけた。
たとえば、温度が560℃の成膜条件でCVD法により形成し
た膜厚が約1800Åのアモルファスシリコンに対して、１
×1012/cm2のリンをイオン打ち込みしたアモルファスシ
リコン層において、その電気的特性は、図７に実線L1で
示すように、印加する電圧を高めても、アモルファスシ
リコンは電流Ｉが漸増して行く不良電導体としての電気
的特性を示し、その比抵抗は約1Gオーム・cmであるが、
印加する電圧が所定の電圧（しきい値電圧Ｔ＝15v）を
越えると、電流Ｉが0.5μＡ以上にまで急増する。そし
て、しきい値電圧Ｔを越える電圧が印加された以降にお
いて、アモルファスシリコンの電気的特性は、その後、
アモルファスシリコンに対して電圧を印加した場合であ
っても、不良電導体としての電気的特性に戻ることがな
い。さらに、アモルファスシリコンのしきい値電圧Ｔと
膜厚との関係を第８図に示すとおり、アモルファスシリ
コンのしきい値電圧Ｔはその膜厚によって規定される性
質を有し、しきい値電圧Ｔ付近における電界強度は６〜
８×105v/cmであって、シリコンの絶縁破壊電圧（３×1
05v/cm）と同等のレベルである。従って、アモルファス
シリコンの膜圧に対応するしきい値電圧Ｔ以上の電圧を
印加することによって、アモルファスシリコンを不良電
導体（非導通状態）から良電導体（電導状態）に不可逆
的に変化、すなわちスイッチさせることができる。
た膜厚が約1800Åのアモルファスシリコンに対して、１
×1012/cm2のリンをイオン打ち込みしたアモルファスシ
リコン層において、その電気的特性は、図７に実線L1で
示すように、印加する電圧を高めても、アモルファスシ
リコンは電流Ｉが漸増して行く不良電導体としての電気
的特性を示し、その比抵抗は約1Gオーム・cmであるが、
印加する電圧が所定の電圧（しきい値電圧Ｔ＝15v）を
越えると、電流Ｉが0.5μＡ以上にまで急増する。そし
て、しきい値電圧Ｔを越える電圧が印加された以降にお
いて、アモルファスシリコンの電気的特性は、その後、
アモルファスシリコンに対して電圧を印加した場合であ
っても、不良電導体としての電気的特性に戻ることがな
い。さらに、アモルファスシリコンのしきい値電圧Ｔと
膜厚との関係を第８図に示すとおり、アモルファスシリ
コンのしきい値電圧Ｔはその膜厚によって規定される性
質を有し、しきい値電圧Ｔ付近における電界強度は６〜
８×105v/cmであって、シリコンの絶縁破壊電圧（３×1
05v/cm）と同等のレベルである。従って、アモルファス
シリコンの膜圧に対応するしきい値電圧Ｔ以上の電圧を
印加することによって、アモルファスシリコンを不良電
導体（非導通状態）から良電導体（電導状態）に不可逆
的に変化、すなわちスイッチさせることができる。
ところで、アモルファスシリコン層の形成法としては、
アモルファスシリコンをスパッタ法又はCVD法で直接的
に得ることが一般的である。しかしながら、このような
常套手段によると、次のような不都合が生じる。
アモルファスシリコンをスパッタ法又はCVD法で直接的
に得ることが一般的である。しかしながら、このような
常套手段によると、次のような不都合が生じる。
（ａ）スパッタ法によりアモルファスシリコン層１を形
成すると、そのアモルファスシリコン層の膜密着性が悪
い。電極2,3との密着性の不具合によりコンタクト抵抗
にバラッキが生じ易く、必然的に書込み電圧を大きくし
なければならない。
成すると、そのアモルファスシリコン層の膜密着性が悪
い。電極2,3との密着性の不具合によりコンタクト抵抗
にバラッキが生じ易く、必然的に書込み電圧を大きくし
なければならない。
（ｂ）CVD法によりアモルファスシリコン層を形成する
場合には、そのアモルファスシリコン層の膜密着性は良
好である。しかしながら、そのCVD形成温度としては600
℃以下にする必要がある。安全なアモルファスシリコン
の形成温度としは500℃以下にする必要がある。このよ
うに低温で成膜すると、その成長温度は一般に100Å以
下／分となり、膜厚の如何にもよるが、成膜所要時間が
かかり過ぎ、量産性が乏しくなる。
場合には、そのアモルファスシリコン層の膜密着性は良
好である。しかしながら、そのCVD形成温度としては600
℃以下にする必要がある。安全なアモルファスシリコン
の形成温度としは500℃以下にする必要がある。このよ
うに低温で成膜すると、その成長温度は一般に100Å以
下／分となり、膜厚の如何にもよるが、成膜所要時間が
かかり過ぎ、量産性が乏しくなる。
そこで、本発明は、不可逆特性を有するアモルファスシ
リコン層の形成方法を改良することにより、膜密着性の
良好で量産性に優れた書込み専用半導体記憶装置の製造
方法を実現することにある。
リコン層の形成方法を改良することにより、膜密着性の
良好で量産性に優れた書込み専用半導体記憶装置の製造
方法を実現することにある。
第１の配線層と、第２の配線層と、これらの配線層の間
に形成されたアモルファスシリコン層を有し、このアモ
ルファスシリコン層は、第１及び第２の配線層の間の少
なくとも一部分に配置されており、このアモルファスシ
リコン層は、その膜厚に対応するしきい値電圧以上の電
圧を印加することにより不良電導体のアモルファス状態
から良電導体の結晶状態へと非可逆的に変化可能である
書込み専用半導体記憶装置の製造方法において、本発明
の講じた手段は、上記アモルファスシリコン層の形成
は、先ず多結晶シリコン層を形成する工程と、次に、そ
の多結晶シリコン層に対してイオン打ち込みを施してア
モルファス化する工程を有することを特徴とするもので
ある。上記イオン打ち込み工程としては導電型決定不純
物のイオン打ち込みとすることができる。例えば、上記
アモルファスシリコン１としては、CVD法により得た多
結晶シリコンにAs,P,B等のイオン打込みして形成するこ
とができる。また、上記多結晶シリコン層としてはドー
プした導電型決定不純物を含有しており、上記イオン打
ち込み工程としては不活性ガスのイオン打ち込みとする
ことができる。例えば、As,P,B等を予めドープしたCVD
多結晶Si膜にAr等の不活性ガスをイオン打込みして形成
することができる。これらのいずれの製法によるもので
も第２図に示す非可逆スイッチ特性を得ることができ
た。
に形成されたアモルファスシリコン層を有し、このアモ
ルファスシリコン層は、第１及び第２の配線層の間の少
なくとも一部分に配置されており、このアモルファスシ
リコン層は、その膜厚に対応するしきい値電圧以上の電
圧を印加することにより不良電導体のアモルファス状態
から良電導体の結晶状態へと非可逆的に変化可能である
書込み専用半導体記憶装置の製造方法において、本発明
の講じた手段は、上記アモルファスシリコン層の形成
は、先ず多結晶シリコン層を形成する工程と、次に、そ
の多結晶シリコン層に対してイオン打ち込みを施してア
モルファス化する工程を有することを特徴とするもので
ある。上記イオン打ち込み工程としては導電型決定不純
物のイオン打ち込みとすることができる。例えば、上記
アモルファスシリコン１としては、CVD法により得た多
結晶シリコンにAs,P,B等のイオン打込みして形成するこ
とができる。また、上記多結晶シリコン層としてはドー
プした導電型決定不純物を含有しており、上記イオン打
ち込み工程としては不活性ガスのイオン打ち込みとする
ことができる。例えば、As,P,B等を予めドープしたCVD
多結晶Si膜にAr等の不活性ガスをイオン打込みして形成
することができる。これらのいずれの製法によるもので
も第２図に示す非可逆スイッチ特性を得ることができ
た。
第２図に示す非可逆スイッチ特性のしきい値電圧Ｔはア
モルファスシリコン膜の膜厚が減少すると下降し、又ア
モルファスシリコン膜中の不純物濃度の増大により低下
し、完全アモルファス状態よりも準アモルファス状態の
方が低い値となった。
モルファスシリコン膜の膜厚が減少すると下降し、又ア
モルファスシリコン膜中の不純物濃度の増大により低下
し、完全アモルファス状態よりも準アモルファス状態の
方が低い値となった。
上記の現象を説明すると、アモルファス状態のシリコン
に電流を通じることにより、アモルファスシリコン中に
含まれた不純物が熱により活性化されると共に、アモル
ファスシリコンの短範囲規則性が熱により長範囲規則性
をもつこととなり、結晶化が起こるために、当初不良電
導体があったアモルファスシリコンが良電導体である結
晶性シリコンへと変移すると考えられる。この現象には
イオン化と結晶化の２つの過程が加わったものである
が、その状態には途中段階があり、それによってＶ−Ｉ
特性のしきい値電圧や電流値が異なると共に、電圧をパ
ルス的に印加する場合にはパルス巾（時間）を短くする
と、途中状態での特性保持を行なうこともでき、パルス
電圧を高くすると短時間でスイッチすることもできる。
電圧の印加で可逆的にアモルファス状態に戻ってしまう
アモルファス半導体では、ノイズ印加でたやすく記憶内
容が擾乱されてしまい、一度書き込んだ記憶内容の永久
保持が達成されないが、上述のような特性性と有するア
モルファスシリコンを利用すると、耐ノイズ性の強い書
込み専用半導体記憶装置を実現できる。またリーク電流
が少ないことから、低消費電力のデバイスを提供でき
る。
に電流を通じることにより、アモルファスシリコン中に
含まれた不純物が熱により活性化されると共に、アモル
ファスシリコンの短範囲規則性が熱により長範囲規則性
をもつこととなり、結晶化が起こるために、当初不良電
導体があったアモルファスシリコンが良電導体である結
晶性シリコンへと変移すると考えられる。この現象には
イオン化と結晶化の２つの過程が加わったものである
が、その状態には途中段階があり、それによってＶ−Ｉ
特性のしきい値電圧や電流値が異なると共に、電圧をパ
ルス的に印加する場合にはパルス巾（時間）を短くする
と、途中状態での特性保持を行なうこともでき、パルス
電圧を高くすると短時間でスイッチすることもできる。
電圧の印加で可逆的にアモルファス状態に戻ってしまう
アモルファス半導体では、ノイズ印加でたやすく記憶内
容が擾乱されてしまい、一度書き込んだ記憶内容の永久
保持が達成されないが、上述のような特性性と有するア
モルファスシリコンを利用すると、耐ノイズ性の強い書
込み専用半導体記憶装置を実現できる。またリーク電流
が少ないことから、低消費電力のデバイスを提供でき
る。
本発明に係る製造方法はアモルファスシリコン層をスパ
ッタ法又はCVD法で直接的に形成するのではなく、一度
多結晶シリコンを形成してから、これをイオン打ち込み
によってグレインを破壊して変態させアモルファス化す
ると言う迂回方法を採用するものである。先ず、多結晶
シリコン層は一般に750℃程度で形成するので、その成
長速度は1000Å／分であり、アモルファスシリコンの場
合に比較して１桁以上早いので、膜密着性を確保しつ
つ、工程時間の短縮化による量産性に優れている。アモ
ルファスシリコンの直接形成法においては、グレインが
不定形であるので、その導電電型決定不純物の添加量に
限界があり、その濃度調整の自由度に余裕がない。また
不可逆スイッチ特性のしきい値電圧はアモルファスシリ
コン層中の不純物濃度の増大により低下する傾向があ
る。そこで、膜厚を厚くしながら低い電圧で書込み動作
可能のメモリを実現する場合には、不純物濃度を大きく
する必要がある。不純物高濃度を実現するには、多結晶
シリコン層をアモルファス化する本発明は有意義であ
る。なぜなら、多結晶シリコンはアモルファスシリコン
に比してグレイン境界領域が単位体積当り多いので、不
純物の取込み量を増やすことができる。この結果、その
多結晶シリコンをアモルファス化した後も、層中に多量
の不純物封じ込めた状態が維持されるので、不純物高濃
度のアモルファスシリコン層を得ることができ、不純物
濃度調整の自由度が高い。またオン抵抗の低減も図るこ
とができる。
ッタ法又はCVD法で直接的に形成するのではなく、一度
多結晶シリコンを形成してから、これをイオン打ち込み
によってグレインを破壊して変態させアモルファス化す
ると言う迂回方法を採用するものである。先ず、多結晶
シリコン層は一般に750℃程度で形成するので、その成
長速度は1000Å／分であり、アモルファスシリコンの場
合に比較して１桁以上早いので、膜密着性を確保しつ
つ、工程時間の短縮化による量産性に優れている。アモ
ルファスシリコンの直接形成法においては、グレインが
不定形であるので、その導電電型決定不純物の添加量に
限界があり、その濃度調整の自由度に余裕がない。また
不可逆スイッチ特性のしきい値電圧はアモルファスシリ
コン層中の不純物濃度の増大により低下する傾向があ
る。そこで、膜厚を厚くしながら低い電圧で書込み動作
可能のメモリを実現する場合には、不純物濃度を大きく
する必要がある。不純物高濃度を実現するには、多結晶
シリコン層をアモルファス化する本発明は有意義であ
る。なぜなら、多結晶シリコンはアモルファスシリコン
に比してグレイン境界領域が単位体積当り多いので、不
純物の取込み量を増やすことができる。この結果、その
多結晶シリコンをアモルファス化した後も、層中に多量
の不純物封じ込めた状態が維持されるので、不純物高濃
度のアモルファスシリコン層を得ることができ、不純物
濃度調整の自由度が高い。またオン抵抗の低減も図るこ
とができる。
更に、現実の使用時における電圧印加によってアモルフ
ァスシリコンを結晶化させ導通状態に不可逆的に変移さ
せる場合（書込み時）においては、本発明のアモルファ
スシリコン層は多結晶シリコンから変態させたものであ
るから、書込み電圧の印加による結晶化ははじめての結
晶化ではなく、再結晶化であり、イオン打ち込みによる
グレインの破壊部分を修復して結晶化するものである。
このような履歴は結晶化速度を早め、書込み速度の高速
度化に資するものと期待できる。換言すると、低い書込
み電圧で高速書込みを実現できることに繋がる。
ァスシリコンを結晶化させ導通状態に不可逆的に変移さ
せる場合（書込み時）においては、本発明のアモルファ
スシリコン層は多結晶シリコンから変態させたものであ
るから、書込み電圧の印加による結晶化ははじめての結
晶化ではなく、再結晶化であり、イオン打ち込みによる
グレインの破壊部分を修復して結晶化するものである。
このような履歴は結晶化速度を早め、書込み速度の高速
度化に資するものと期待できる。換言すると、低い書込
み電圧で高速書込みを実現できることに繋がる。
以下に、図面を参照して、本発明を詳細に説明する。
第３図と第４図は本発明の基本構成を示す模式図、第５
図と第６図は本発明の具体例を示す断面図である。
図と第６図は本発明の具体例を示す断面図である。
第３図は、本発明の基本概念を示す一例であり、金属電
極配線１X1,1X2,1Y1,1Y2が各々Ｘ方向及びＹ方向に交叉
する様に配され、その交点に非可逆アモルファスシリコ
ンD11,D21,D12,D22がサンドイッチ上にはさまれて配さ
れている。この場合、例えば１Y1,1X1の電極に引出し電
極、ＶY1,VX1に電圧を印加すると、D11は当初不良導通
状態にあったものが、良導通状態となり、その他のD21,
D12,D22は不良導電状態のまま保持され、例えばD11が
“1"、D21,D12,D22が“0"の情報が書き込まれた状態と
なる。この様にD21,D12,D22に情報を書き込むには、そ
れぞれの交点に連なった電極のＸ方向とＹ方向とに電圧
を印加することとなる。
極配線１X1,1X2,1Y1,1Y2が各々Ｘ方向及びＹ方向に交叉
する様に配され、その交点に非可逆アモルファスシリコ
ンD11,D21,D12,D22がサンドイッチ上にはさまれて配さ
れている。この場合、例えば１Y1,1X1の電極に引出し電
極、ＶY1,VX1に電圧を印加すると、D11は当初不良導通
状態にあったものが、良導通状態となり、その他のD21,
D12,D22は不良導電状態のまま保持され、例えばD11が
“1"、D21,D12,D22が“0"の情報が書き込まれた状態と
なる。この様にD21,D12,D22に情報を書き込むには、そ
れぞれの交点に連なった電極のＸ方向とＹ方向とに電圧
を印加することとなる。
第４図は、本発明の基本概念を示す別の例であり、アモ
ルファスシリコン膜Ｄの表面の上下にX,Y方向に交叉す
る電極１X1,1X2,1Y1,1Y2を配し、前記と同様に例えばＶ
X1とＶY1とに電圧を印加すると、その交点のアモルファ
スシリコン膜が良導通状態となる。この場合、アモルフ
ァスシリコン膜自体は不良導通体であるので、隣接する
交点に対しては、電圧が印加された電極の交点部の影響
は及ばない。
ルファスシリコン膜Ｄの表面の上下にX,Y方向に交叉す
る電極１X1,1X2,1Y1,1Y2を配し、前記と同様に例えばＶ
X1とＶY1とに電圧を印加すると、その交点のアモルファ
スシリコン膜が良導通状態となる。この場合、アモルフ
ァスシリコン膜自体は不良導通体であるので、隣接する
交点に対しては、電圧が印加された電極の交点部の影響
は及ばない。
第５図は第３図の概念図を実用化した実施例であり、Si
基板21の表面に形成された拡散配線層22と23、その上に
形成された絶縁膜24に開けられたコンタクト穴を通して
部分的に形成されたアモルファスシリコン層25と26、A1
電極配線層27が形成されて成り、拡散配線層22,23が前
記第３図のＸ方向配線、A1電極配線27がＹ方向配線に対
応して、その交点のアモルファスシリコン膜部分25,26
が記憶部として作用する。
基板21の表面に形成された拡散配線層22と23、その上に
形成された絶縁膜24に開けられたコンタクト穴を通して
部分的に形成されたアモルファスシリコン層25と26、A1
電極配線層27が形成されて成り、拡散配線層22,23が前
記第３図のＸ方向配線、A1電極配線27がＹ方向配線に対
応して、その交点のアモルファスシリコン膜部分25,26
が記憶部として作用する。
第６図は第４図の概念図を実用化した実施例である。図
に示すように、Si基板11の表面に形成された拡散配線層
12と13、その上に形成された絶縁膜14に開けられたコン
タクト穴を通して、アモルファスシリコン膜15、A1電極
配線層16が形成されて成り、拡散配線層12,13が第４図
の概念図のＸ方向配線、A1電極配線６がＹ方向配線に対
応しており、その交点のアモルファスシリコン部が記憶
部として作用する。
に示すように、Si基板11の表面に形成された拡散配線層
12と13、その上に形成された絶縁膜14に開けられたコン
タクト穴を通して、アモルファスシリコン膜15、A1電極
配線層16が形成されて成り、拡散配線層12,13が第４図
の概念図のＸ方向配線、A1電極配線６がＹ方向配線に対
応しており、その交点のアモルファスシリコン部が記憶
部として作用する。
なお、上記の各実施例においては、基板にSi基板を用い
ているが、基板はガラスやサファイヤ等の絶縁質基板で
あっても良く、その上に電極配線を行なっても良い。ま
た、アモルファスシリコン層を第５図において番号22,2
3で示す拡散配線層上からイオン打込み処理を施して半
導体基板表面に形成しても良い。
ているが、基板はガラスやサファイヤ等の絶縁質基板で
あっても良く、その上に電極配線を行なっても良い。ま
た、アモルファスシリコン層を第５図において番号22,2
3で示す拡散配線層上からイオン打込み処理を施して半
導体基板表面に形成しても良い。
上記の構造におけるアモルファスシリコンはスパッタ法
又はCVD法で直接的に成膜することもできるが、これに
限らず、CVD法により得た多結晶シリコンにAs,P,B等の
導電型決定不純物のイオン打ち込みしてアモルファス化
しても良いし、As,P,B等の導電型決定不純物を予めドー
プしたCVD多結晶Si膜にAr等の不活性ガスをイオン打ち
込みしてアモルファス化しても良い。
又はCVD法で直接的に成膜することもできるが、これに
限らず、CVD法により得た多結晶シリコンにAs,P,B等の
導電型決定不純物のイオン打ち込みしてアモルファス化
しても良いし、As,P,B等の導電型決定不純物を予めドー
プしたCVD多結晶Si膜にAr等の不活性ガスをイオン打ち
込みしてアモルファス化しても良い。
以上説明したように、本発明に係る書込み専用半導体記
憶装置の製造方法は、アモルファスシリコン層をスパッ
タ法又はCVD法で直接的に形成するのではなく、予め多
結晶シリコン層を形成した後、この多結晶シリコン層を
イオン打ち込み法を以てアモルファス化して形成する点
に特徴を有する。従って、次のような効果を奏する。
憶装置の製造方法は、アモルファスシリコン層をスパッ
タ法又はCVD法で直接的に形成するのではなく、予め多
結晶シリコン層を形成した後、この多結晶シリコン層を
イオン打ち込み法を以てアモルファス化して形成する点
に特徴を有する。従って、次のような効果を奏する。
多結晶シリコン層の成膜速度はアモルファスシリコン
のそれに比して早いので、形成時間の短縮化により量産
性を高めることができ、また膜密着性の向上を図ること
ができる。特に、ピンホールの発生をなくすために膜厚
を厚く形成する場合に有意義である。
のそれに比して早いので、形成時間の短縮化により量産
性を高めることができ、また膜密着性の向上を図ること
ができる。特に、ピンホールの発生をなくすために膜厚
を厚く形成する場合に有意義である。
アモルファスシリコンには導電型決定不純物をドープ
する場合に比して、多結晶シリコンに導電型決定不純物
する場合の方がドース量を多くすることができる。この
結果、その多結晶シリコン層をアモルファス化した後
も、層中に多量の不純物の封じ込めた状態が維持される
ので、不純物高濃度のアモルファスシリコン層を得るこ
とができ、不純物濃度調整の自由度が高い。またオン抵
抗の低減も図ることができる。
する場合に比して、多結晶シリコンに導電型決定不純物
する場合の方がドース量を多くすることができる。この
結果、その多結晶シリコン層をアモルファス化した後
も、層中に多量の不純物の封じ込めた状態が維持される
ので、不純物高濃度のアモルファスシリコン層を得るこ
とができ、不純物濃度調整の自由度が高い。またオン抵
抗の低減も図ることができる。
更に、アモルファスシリコン層は多結晶シリコンから
変態させたものであるから、書込み時においては、書込
み電圧の印加による結晶化ははじめての結晶化ではな
く、再結晶化であり、イオン打ち込みによるグレインの
破壊部分を修復して結晶化するものである。このような
再結晶化ははじめての結晶化に比して、結晶化速度が早
く、書込み速度の高度化に資するものと期待できる。換
言すると、低い書込み電圧で高速書込みを実現できるこ
とに繋がる。
変態させたものであるから、書込み時においては、書込
み電圧の印加による結晶化ははじめての結晶化ではな
く、再結晶化であり、イオン打ち込みによるグレインの
破壊部分を修復して結晶化するものである。このような
再結晶化ははじめての結晶化に比して、結晶化速度が早
く、書込み速度の高度化に資するものと期待できる。換
言すると、低い書込み電圧で高速書込みを実現できるこ
とに繋がる。
第１図は本発明の原理構成図、第２図はその電気的基本
特性を示す特性線図、第３図および第４図はそれぞれ本
発明の基本構成を示す模式図、第５図および第６図はそ
れぞれ本発明の具体例を示す断面図、第７図はアモルフ
ァスシリコンの電気的特性を示すグラフ図、第８図はア
モルファスシリコンの膜厚とそれが不良電導体から良電
導体に変化するしきい値電圧Ｔとの関係を示すグラフ図
である。 〔符号の説明〕 1,D11,D21,D12,D22,D,15,25……アモルファス半導部、 2,3,1X1,1X2,1Y1,1Y2,12,13,16,22,23,27……電極配
線、 11,21……基板、 14,24……絶縁膜。
特性を示す特性線図、第３図および第４図はそれぞれ本
発明の基本構成を示す模式図、第５図および第６図はそ
れぞれ本発明の具体例を示す断面図、第７図はアモルフ
ァスシリコンの電気的特性を示すグラフ図、第８図はア
モルファスシリコンの膜厚とそれが不良電導体から良電
導体に変化するしきい値電圧Ｔとの関係を示すグラフ図
である。 〔符号の説明〕 1,D11,D21,D12,D22,D,15,25……アモルファス半導部、 2,3,1X1,1X2,1Y1,1Y2,12,13,16,22,23,27……電極配
線、 11,21……基板、 14,24……絶縁膜。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 47/00
Claims (3)
- 【請求項１】第１の配線層と、第２の配線層と、これら
の配線層の間に形成されたアモルファスシリコン層を有
し、このアモルファスシリコン層は、前記第１及び第２
の配線層の間の少なくとも一部分に配置されており、こ
のアモルファスシリコン層は、その膜厚に対応するしき
い値電圧以上の電圧を印加することにより不良電導体の
アモルファス状態から良電導体の結晶状態へと非可逆的
に変化可能である書込み専用半導体記憶装置の製造方法
において、前記アモルファスシリコン層の形成は、先ず
多結晶シリコン層を形成する工程と、次に、その多結晶
シリコン層に対してイオン打ち込みを施してアモルファ
ス化する工程を有することを特徴とする書込み専用半導
体記憶装置の製造方法。 - 【請求項２】特許請求の範囲第１項に記載の書込み専用
半導体記憶装置の製造方法において、前記イオン打ち込
み工程は導電型決定不純物のイオン打ち込みであること
を特徴とする書込み専用半導体記憶装置の製造方法。 - 【請求項３】特許請求の範囲第１項に記載の書込み専用
半導体記憶装置の製造方法において、前記多結晶シリコ
ン層にはドープした導電型決定不純物を含有しており、
前記イオン打ち込み工程は不活性ガスのイオン打ち込み
であることを特徴とする書込み専用半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11302790A JPH0671089B2 (ja) | 1990-04-26 | 1990-04-26 | 書込み専用半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11302790A JPH0671089B2 (ja) | 1990-04-26 | 1990-04-26 | 書込み専用半導体記憶装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7454381A Division JPS57189393A (en) | 1981-05-18 | 1981-05-18 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02290080A JPH02290080A (ja) | 1990-11-29 |
| JPH0671089B2 true JPH0671089B2 (ja) | 1994-09-07 |
Family
ID=14601612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11302790A Expired - Lifetime JPH0671089B2 (ja) | 1990-04-26 | 1990-04-26 | 書込み専用半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671089B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6452413B2 (ja) * | 2014-06-09 | 2019-01-16 | 日本放送協会 | 追記型固体メモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5620714B2 (ja) * | 1972-06-27 | 1981-05-15 | ||
| US4177475A (en) * | 1977-10-31 | 1979-12-04 | Burroughs Corporation | High temperature amorphous memory device for an electrically alterable read-only memory |
| JPS558026A (en) * | 1978-06-30 | 1980-01-21 | Matsushita Electric Ind Co Ltd | Semi-conductor device manufacturing method |
-
1990
- 1990-04-26 JP JP11302790A patent/JPH0671089B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02290080A (ja) | 1990-11-29 |
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