JPH0669802A - Pdm converting device - Google Patents
Pdm converting deviceInfo
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- JPH0669802A JPH0669802A JP21804292A JP21804292A JPH0669802A JP H0669802 A JPH0669802 A JP H0669802A JP 21804292 A JP21804292 A JP 21804292A JP 21804292 A JP21804292 A JP 21804292A JP H0669802 A JPH0669802 A JP H0669802A
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- signal
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、アナログ信号をパルス
密度変調（ＰＤＭ）信号に変換する装置に関するもので
あり、本発明による装置の出力をディジタルフィルタに
入力することによりＡ／Ｄ変換器として応用できる。ま
た、本発明による装置の出力をフォトカプラを介して絶
縁し、その出力をＤ／Ａ変換し、Ｄ／Ａ変換された信号
をアナログフィルタに入力することにより、アナログ信
号の絶縁器としても応用できる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device for converting an analog signal into a pulse density modulation (PDM) signal, which is used as an A / D converter by inputting the output of the device according to the present invention into a digital filter. It can be applied. In addition, the output of the device according to the present invention is isolated via a photocoupler, the output is D / A converted, and the D / A converted signal is input to an analog filter to be applied as an analog signal isolator. it can.
【０００２】[0002]
【従来の技術】図６は従来技術によるＰＤＭ変換装置の
ブロック図を示し、１は加算器、２は積分器、３は比較
器、４はサンプル・ホルダ、５は１ビットＤ／Ａ変換器
である。また、図７はＯＰアンプを用いた積分器２の構
成図であり、１１は抵抗（抵抗値Ｒ）、１２はコンデン
サ（容量Ｃ）、１３はＯＰアンプである。図６におい
て、アナログ信号Ｕ0 は加算器１を介して積分器２に入
力され、比較器３、サンプル・ホルダ４を経由してＰＤ
Ｍ信号に変換されて出力される。また出力されるＰＤＭ
信号の一部は１ビットＤ／Ａ変換器５によってアナログ
信号Ｕ0 ’に変換され、加算器１にアナログ信号Ｕ0 と
の差が調節器２に入力されるようにフィードバックされ
る。 アナログ信号Ｕ0 ，Ｕ0 ’はそれぞれ、抵抗１１
により、 ｉ1 ＝Ｕ0 ／Ｒ （１） ｉ2 ＝Ｕ0 ’／Ｒ （２） として、図７の如く加算器１で加算され（但し、Ｕ0 ’
は負の値である）、この和であるｉ3 は次式で表され、 ｉ3 ＝ｉ1 ＋ｉ2 ＝（Ｕ0 ＋Ｕ0 ’）／Ｒ （３） このｉ3 が積分器２に入力される。このｉ3 を積分する
と、2. Description of the Related Art FIG. 6 is a block diagram of a PDM converter according to the prior art, in which 1 is an adder, 2 is an integrator, 3 is a comparator, 4 is a sample holder, and 5 is a 1-bit D / A converter. Is. Further, FIG. 7 is a configuration diagram of the integrator 2 using an OP amplifier, where 11 is a resistor (resistance value R), 12 is a capacitor (capacitance C), and 13 is an OP amplifier. In FIG. 6, the analog signal U 0 is input to the integrator 2 via the adder 1 and is input to the PD via the comparator 3 and the sample holder 4.
It is converted into an M signal and output. Also output PDM
A part of the signal is converted into an analog signal U 0 ′ by the 1-bit D / A converter 5 and fed back to the adder 1 so that the difference from the analog signal U 0 is input to the adjuster 2. The analog signals U 0 and U 0 'are respectively generated by the resistor 11
By, i 1 = U 0 / R (1) i 2 = U 0 ' as / R (2), are added by the adder 1 as shown in FIG. 7 (where, U 0'
Is a negative value), and the sum i 3 is represented by the following equation: i 3 = i 1 + i 2 = (U 0 + U 0 ') / R (3) This i 3 is input to the integrator 2. To be done. When this i 3 is integrated,
【０００３】[0003]
【数１】 [Equation 1]
【０００４】なる積分器２からのアナログ信号Ｕが得ら
れる。比較器３ではこのアナログ信号Ｕをしきい値と比
較し、このしきい値を境に“０”と“１”の２値に変換
したのち、サンプル・ホルダ４へ出力する。サンプル・
ホルダ４は比較器３の出力をクロックによりサンプル・
ホールドすることでＰＤＭ信号を形成する。図８はサン
プル・ホルダ４より出力されるＰＤＭ信号波形図であ
る。図８（ａ）はアナログ信号Ｕ0 としての入力が０％
のときの波形図であり、この場合には出力はすべてゼロ
である。入力が２５％になると図８（ｂ）の如く４クロ
ック周期で１が１回のパターンで出力される波形図とな
る。入力が５０％になると図８（Ｃ）の如く１，０が交
互に出力される波形図となる。入力が７５％になると図
８（ｄ）に示すように４クロック周期で１が３回のパタ
ーンで出力される波形図となる。入力が１００％になる
と図８（ｅ）に示すようにすべて１が出力される波形図
となる。このように、ＰＤＭ信号の平均値はアナログ信
号Ｕ0 と一致するように変換される。An analog signal U from the integrator 2 is obtained. The comparator 3 compares the analog signal U with a threshold value, converts the analog signal U into a binary value of "0" and "1" at the boundary, and then outputs the binary value to the sample holder 4. sample·
The holder 4 samples the output of the comparator 3 with a clock.
A PDM signal is formed by holding. FIG. 8 is a waveform diagram of the PDM signal output from the sample holder 4. In FIG. 8A, the input as the analog signal U 0 is 0%.
It is a waveform diagram at the time of, and the output is all zero in this case. When the input becomes 25%, as shown in FIG. 8 (b), the waveform is such that 1 is output once in four clock cycles. When the input becomes 50%, 1 and 0 are alternately output as shown in FIG. 8C. When the input becomes 75%, as shown in FIG. 8D, the waveform becomes such that 1 is output in a pattern of 3 times in 4 clock cycles. When the input becomes 100%, the waveform becomes such that all 1s are output as shown in FIG. 8 (e). In this way, the average value of the PDM signal is converted so as to match the analog signal U 0 .
【０００５】[0005]
【発明が解決しようとする課題】図８に示したＰＤＭ信
号波形は積分器２が理想的なものの場合であり、実際に
用いられる積分器は安価なスルーレトの遅いものである
ため正常なＰＤＭ変換が行われない場合が生じる。例え
ば、図９はＰＤＭ信号波形であり、入力が５０％付近の
ときＰＤＭ変換装置の出力波形は、積分器が理想的なも
のであれば図９（ａ）に示すサンプル・ホルダのクロッ
クの１クロック分のパルス波形として出力される。しか
し、実際に用いられるようなスルーレートの遅いＯＰア
ンプを使用すると、図９（ｂ）に示す２クロックのパル
ス幅を持つ出力波形となる。The PDM signal waveform shown in FIG. 8 is the case where the integrator 2 is an ideal one, and since the integrator actually used is an inexpensive integrator with a slow slew rate, a normal PDM conversion is performed. There is a case that is not done. For example, FIG. 9 shows a PDM signal waveform, and when the input is around 50%, the output waveform of the PDM converter is 1 of the clock of the sample holder shown in FIG. 9A if the integrator is ideal. It is output as a pulse waveform for the clock. However, when an OP amplifier having a slow slew rate that is actually used is used, an output waveform having a pulse width of 2 clocks shown in FIG. 9B is obtained.
【０００６】このことを図１０に示す積分器の出力波形
図を用いて説明する。積分器２が理想的なものであるな
らば積分器の出力は図１０（ａ）のように、Ｔ1 ，Ｔ2
間の立ち上がり電圧Ｖ1 と、Ｔ2 ，Ｔ3 間の立ち上がり
電圧Ｖ2 とは等しい。Ｔ2 においてしきい値をよぎらず
にＴ3 でしきい値をよぎる場合、入力が５０％付近なの
で、次のＴ4 では、Ｔ2 での電圧レベルａ点とほとんど
同じ電圧レベルｂ点まで下がる。立ち上がり電圧がしき
い値を２クロックかかってよぎっても立ち下がり電圧
は、１クロックでしきい値をよぎることができる。この
時のＰＤＭ変換装置の出力波形を図１０（ｂ）に示す。This will be described with reference to the output waveform diagram of the integrator shown in FIG. If the integrator 2 is ideal, the output of the integrator is T 1 , T 2 as shown in FIG.
The rising voltage V 1 between them and the rising voltage V 2 between T 2 and T 3 are equal. When the threshold value is not crossed at T 2 but the threshold value is crossed at T 3 , the input is around 50%, so at the next T 4 , up to the voltage level b point which is almost the same as the voltage level a point at T 2. Go down. Even if the rising voltage crosses the threshold value for two clocks, the falling voltage can cross the threshold value for one clock. The output waveform of the PDM conversion device at this time is shown in FIG.
【０００７】しかし実際に積分器を構成するＯＰアンプ
はスルーレートが遅く、図１０（ｃ）に示す出力波形と
なる。図１０（ａ）と同様に、１クロックでしきい値を
越えずに２クロックかかる場合、Ｔ4 の立ち下がり電圧
の電圧レベルはｃ点とほぼ同じ電圧レベルまで戻ること
ができず、しきい値をよぎるのにＴ5 までかかる。これ
はＯＰアンプの入力信号の極性が反転したときＴ1 から
Ｔ2 までの立ち上がり電圧Ｖ1 とＴ2 からＴ3 までの立
ち上がり電圧Ｖ2 との大きさがＶ2 ＞Ｖ1 という関係
に、またＴ3 からＴ4 までの立ち下がり電圧Ｖ3 と、Ｔ
4 からＴ5 までの立ち下がり電圧Ｖ4 との大きさがＶ4
＞Ｖ3 という関係となる現象が起きるからである。図１
０（ｄ）はこの時のＰＤＭ変換装置の出力波形である。However, the OP amplifier which actually constitutes the integrator has a slow slew rate and has an output waveform shown in FIG. As in the case of FIG. 10A, when 2 clocks are taken without exceeding the threshold value in 1 clock, the voltage level of the falling voltage of T 4 cannot return to almost the same voltage level as the point c, and the threshold level is not reached. It takes T 5 to cross the value. This relationship magnitude of the rising voltage V 2 from the rising voltage V 1 and T 2 of the from T 1 to T 2 to T 3 is that V 2> V 1 when the polarity of the input signal of the OP amplifier is inverted, the falling voltage V 3 from T 3 to T 4, T
4 from falling voltage V 4 to T 5 magnitude V 4
This is because a phenomenon that has a relation of> V 3 occurs. Figure 1
0 (d) is the output waveform of the PDM converter at this time.
【０００８】このように、従来の技術においては、スル
ーレートの遅いＯＰアンプをＰＤＭ変換装置に用いる
と、クロック周波数が高い場合には正常なＰＤＭ変換が
行われず、ディジタルフィルタを接続してＡ／Ｄ変換器
として使用すると出力リプルが大きくなる。本発明は上
記問題点に鑑みてなされ、高価な高速のＯＰアンプを用
いることなく、スルーレートの遅いＯＰアンプで構成し
た積分器を用いても正常な動作をするＰＤＭ変換装置の
提供を目的とする。As described above, in the conventional technique, when an OP amplifier having a slow slew rate is used in a PDM conversion device, normal PDM conversion is not performed when the clock frequency is high, and a digital filter is connected to the A / D converter. When used as a D converter, the output ripple becomes large. The present invention has been made in view of the above problems, and an object of the present invention is to provide a PDM conversion device that operates normally even if an integrator configured with an OP amplifier having a slow slew rate is used without using an expensive high-speed OP amplifier. To do.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
第１の発明は、従来の技術でＰＤＭ変換器に用いられて
いた積分器を比例積分器によって構成される調節器に換
え、調節器内でアナログ信号の補償を行うことを特徴と
する。第２の発明は、前記積分器に積分器の出力信号と
入力信号の極性に対応した定電圧を出力する定電圧素子
を加え、積分器の出力と前記定電圧素子との出力の和に
よってアナログ信号の補償を行うことを特徴とする。In order to achieve the above object, a first invention is to replace an integrator used in a PDM converter in the prior art with an adjuster constituted by a proportional integrator. It is characterized in that an analog signal is compensated for inside. A second aspect of the present invention adds a constant voltage element that outputs a constant voltage corresponding to the polarities of the output signal and the input signal of the integrator to the integrator, and analogizes the sum of the output of the integrator and the output of the constant voltage element. It is characterized in that the signal is compensated.
【００１０】第３の発明は、フィードバックされたアナ
ログ信号に比例定数を掛ける比例ゲインと、比例ゲイン
からの出力と積分器からの出力の差をとる第２の加算器
を設けたことを特徴とする。A third invention is characterized in that a proportional gain for multiplying a fed back analog signal by a proportional constant and a second adder for taking a difference between an output from the proportional gain and an output from the integrator are provided. To do.
【００１１】[0011]
【作用】第１の発明においては、比例積分器の比例項に
よって得られる補償電圧Ｖ0 ，Ｖ0 ’によってアナログ
信号の補償を行うことにより、積分器の特性に左右され
ることなく、アナログ信号のＰＤＭ変換を行う。第２の
発明においては、積分器の出力に定電圧素子から得られ
る補償電圧Ｖ0，Ｖ0 ’によってアナログ信号の補償を
行うことにより積分器の特性に左右されることなく、ア
ナログ信号のＰＤＭ変換を行う。According to the first aspect of the invention, the analog signal is compensated by the compensation voltages V 0 and V 0 'obtained by the proportional term of the proportional integrator, so that the analog signal is not affected by the characteristics of the integrator. PDM conversion is performed. According to the second aspect of the present invention, by compensating an analog signal with the compensation voltage V 0 , V 0 ′ obtained from the constant voltage element at the output of the integrator, the PDM of the analog signal is not affected by the characteristics of the integrator. Do the conversion.
【００１２】第３の発明において、フィードバックされ
たアナログ信号に比例定数を掛けることによって得られ
る補償電圧Ｖ0 ，Ｖ0 ’を用いて、積分器からの出力の
差をとることにより、積分器の特性に左右されないアナ
ログ信号のＰＤＭ変換を行う。In the third aspect of the invention, the difference between the outputs from the integrator is obtained by using the compensation voltages V 0 and V 0 ′ obtained by multiplying the fed back analog signal by a proportional constant. Performs PDM conversion of an analog signal that is not affected by characteristics.
【００１３】[0013]
【実施例】以下、図面を参照して本発明を詳細に説明す
る。図１は本発明によるＰＤＭ変換装置の第１の実施例
を示すブロック図であり、従来の技術に対して、図６に
示した従来技術によるＰＤＭ変換装置の積分器２が、調
節器７に代わった点で相違している。図３は第１の発明
による調節器７の構成を示したものであって、１１，１
４は抵抗、１２はコンデンサ、１３はＯＰアンプであ
る。第１の発明によれば、調節器７は、図７に示した積
分器に抵抗１４（抵抗値ｒ）を加えた比例積分器から構
成されている。比例積分器によって構成することによ
り、（３）式で示した入力に対し調節器７より出力され
るアナログ信号Ｕは、次式で与えられる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of a PDM converter according to the present invention. In contrast to the conventional technique, the integrator 2 of the conventional PDM converter shown in FIG. The difference is that they have changed. FIG. 3 shows the configuration of the adjuster 7 according to the first invention.
Reference numeral 4 is a resistor, 12 is a capacitor, and 13 is an OP amplifier. According to the first aspect of the invention, the adjuster 7 is composed of a proportional integrator in which the resistor 14 (resistance value r) is added to the integrator shown in FIG. By configuring with a proportional integrator, the analog signal U output from the adjuster 7 with respect to the input shown in equation (3) is given by the following equation.
【００１４】[0014]
【数２】 [Equation 2]
【００１５】次に、（５）式に示すアナログ信号Ｕによ
る補償作用について説明する。図１１は本発明による補
償作用の説明図であり、図１１（ａ）は、積分器から出
力されるアナログ信号を補償した波形図、図１１（ｂ）
は、補償したアナログ信号によって得られる出力波形図
である。（５）式で与えられた調節器７の出力のうち、 ｒ（Ｕ0 ＋Ｕ0 ’）／Ｒ が、図１１（ａ）に示した補償電圧Ｖ0 ，Ｖ0 ’に相当
する。この第１の発明によれば、この補償電圧Ｖ0 ，Ｖ
0 ’により積分器の出力が補償されるため、各クロック
毎にしきい値を境に“０”と“１”の２値に変換するこ
とができる。なお、補償電圧Ｖ0 ，Ｖ0 ’の値は抵抗１
４の抵抗値ｒを換えることにより変更することができ
る。Next, the compensation operation by the analog signal U shown in the equation (5) will be described. FIG. 11 is an explanatory view of the compensation operation according to the present invention, FIG. 11 (a) is a waveform diagram in which an analog signal output from the integrator is compensated, and FIG. 11 (b).
FIG. 4 is an output waveform diagram obtained by a compensated analog signal. Of the output of the regulator 7 given by the equation (5), r (U 0 + U 0 ′) / R corresponds to the compensation voltages V 0 and V 0 ′ shown in FIG. 11A. According to the first aspect of the invention, the compensation voltages V 0 , V
Since the output of the integrator is compensated by 0 ', it can be converted into a binary value of "0" and "1" with the threshold value as a boundary for each clock. Note that the values of the compensation voltages V 0 and V 0 ′ are the resistance 1
It can be changed by changing the resistance value r of 4.
【００１６】図４は第２の発明による調節器７の構成を
示した図であり、図７に示した積分器に定電圧素子を加
えた構成となっている。図４（ａ）は定電圧素子にダイ
オード１５を、図４（ｂ）は定電圧素子にツェナーダイ
オード１６を用いて補償電圧を得ている。図４（ａ）、
図４（ｂ）において、それぞれの定電圧素子より発生す
る電圧ＶZ はｉ3 の極性に対応していて、調節器出力Ｕ
は、次式で与えられる。FIG. 4 is a diagram showing the configuration of the regulator 7 according to the second invention, which is a configuration in which a constant voltage element is added to the integrator shown in FIG. In FIG. 4A, the diode 15 is used as the constant voltage element, and in FIG. 4B, the Zener diode 16 is used as the constant voltage element to obtain the compensation voltage. FIG. 4 (a),
In FIG. 4B, the voltage V Z generated by each constant voltage element corresponds to the polarity of i 3 , and the regulator output U
Is given by the following equation.
【００１７】[0017]
【数３】 [Equation 3]
【００１８】この（６）式にて与えられる調節器出力Ｕ
は第１の発明と同様に図１１（ａ）の波形であり、図１
１（ａ）の補償電圧Ｖ0 ，Ｖ0 ’は（６）式の定数項Ｖ
Z で与えられ、定電圧素子を使用していることから、Ｖ
Z ＝Ｖ0 ＝Ｖ0 ’となる。したがって、第２の発明にお
いても、第１の発明と同様に補償電圧Ｖ0 ，Ｖ0 ’によ
り積分器の出力が補償される。Regulator output U given by equation (6)
Is the waveform of FIG. 11A as in the first invention.
The compensation voltages V 0 and V 0 'of 1 (a) are the constant term V of the equation (6).
Given by Z and using the constant voltage element, V
Z = V 0 = V 0 ′. Therefore, also in the second invention, the output of the integrator is compensated by the compensation voltages V 0 and V 0 ′ as in the first invention.
【００１９】図２は本発明によるＰＤＭ変換装置の第２
の実施例による第３の発明を示したブロック図である。
図２において、図６に示した従来のＰＤＭ変換装置に対
し、比例ゲイン６と第２の加算器８が新たに加えられた
点で相違している。図２に示すブロック図の一部は、図
５に示す回路構成図と等価であり、実際には図５に示す
回路構成図により実施される。すなわち、図５は図２の
加算器１，第２の加算器８，積分器２，比例ゲイン６を
実施するための回路構成図である。図５において、サン
プル・ホルダ４より出力され、Ｄ／Ａ変換器５によって
変換されたアナログ信号Ｕ0 ’は抵抗１１と、コンデン
サ１７の並列回路へ導かれ、（１），（２）式により求
められるｉ1 ，ｉ2 と、FIG. 2 shows a second PDM converter according to the present invention.
6 is a block diagram showing a third invention according to the embodiment of FIG.
2 is different from the conventional PDM conversion device shown in FIG. 6 in that a proportional gain 6 and a second adder 8 are newly added. A part of the block diagram shown in FIG. 2 is equivalent to the circuit configuration diagram shown in FIG. 5, and is actually implemented by the circuit configuration diagram shown in FIG. That is, FIG. 5 is a circuit configuration diagram for implementing the adder 1, the second adder 8, the integrator 2, and the proportional gain 6 of FIG. In FIG. 5, the analog signal U 0 'output from the sample holder 4 and converted by the D / A converter 5 is guided to the parallel circuit of the resistor 11 and the capacitor 17, and according to the equations (1) and (2). I 1 and i 2 required,
【００２０】[0020]
【数４】 [Equation 4]
【００２１】により求められるｉ2 ’との和である、 ｉ4 ＝ｉ1 ＋ｉ2 ＋ｉ2 ’ （８） が積分器に入力される。この積分器出力Ｕは、次式にて
与えられる。I 4 = i 1 + i 2 + i 2 '(8), which is the sum of i 2 ' determined by, is input to the integrator. This integrator output U is given by the following equation.
【００２２】[0022]
【数５】 [Equation 5]
【００２３】この（９）式における定数項Ｕ0 ’が図１
１（ａ）における補償電圧Ｖ0 ，Ｖ0’に相当する。但
し、（９）式では比例ゲインは“１”として与えられ
る。以上のように補償電圧を求め、これを積分器の出力
に加えアナログ信号波形を補償する。アナログ信号波形
が改善されると、積分器をスルーレートの遅いＯＰアン
プで構成した場合でも、Ａ／Ｄ変換後、図１１（ｂ）に
示すＰＤＭ出力波形を得る。The constant term U 0 'in equation (9) is shown in FIG.
This corresponds to the compensation voltage V 0 , V 0 ′ in 1 (a). However, in the equation (9), the proportional gain is given as "1". The compensation voltage is obtained as described above, and this is added to the output of the integrator to compensate the analog signal waveform. When the analog signal waveform is improved, the PDM output waveform shown in FIG. 11B is obtained after A / D conversion even when the integrator is configured by an OP amplifier having a slow slew rate.
【００２４】[0024]
【発明の効果】本発明によると、積分器の出力信号に補
償電圧を加え補償を行うことにより、スルーレートの遅
いＯＰアンプを用いた積分器でも、正常なＰＤＭ変換を
行うことができ、ディジタルフィルタを接続することに
より本装置をＡ／Ｄ変換器として使用した場合でも、高
価な高速のＯＰアンプを使用する必要なくＡ／Ｄ変換器
としての出力リプルを抑え、装置全体のコストを抑える
ことができる。According to the present invention, a compensation voltage is applied to the output signal of the integrator to perform compensation, so that even an integrator using an OP amplifier having a slow slew rate can perform normal PDM conversion. Even if this device is used as an A / D converter by connecting a filter, the output ripple as an A / D converter is suppressed without using an expensive high-speed OP amplifier, and the cost of the entire device is suppressed. You can
【図１】本発明の第１実施例によるＰＤＭ変換装置のブ
ロック図FIG. 1 is a block diagram of a PDM conversion device according to a first embodiment of the present invention.
【図２】本発明の第２実施例によるＰＤＭ変換装置のブ
ロック図FIG. 2 is a block diagram of a PDM conversion device according to a second embodiment of the present invention.
【図３】第１発明による調節器の構成図FIG. 3 is a block diagram of a regulator according to the first invention.
【図４】第２発明による調節器の構成図FIG. 4 is a block diagram of a controller according to a second invention.
【図５】第３発明による積分器周辺の構成図FIG. 5 is a block diagram of the periphery of an integrator according to the third invention.
【図６】従来技術によるＰＤＭ変換装置の構成図FIG. 6 is a block diagram of a PDM conversion device according to a conventional technique.
【図７】従来技術による積分器の構成図FIG. 7 is a block diagram of an integrator according to the related art.
【図８】ＰＤＭ信号波形比較図FIG. 8 is a PDM signal waveform comparison diagram.
【図９】ＰＤＭ信号波形比較図FIG. 9 is a PDM signal waveform comparison diagram.
【図１０】従来技術によるＰＤＭ変換の説明図FIG. 10 is an explanatory diagram of PDM conversion according to the related art.
【図１１】本発明によるＰＤＭ変換の説明図FIG. 11 is an explanatory diagram of PDM conversion according to the present invention.
１ 加算器 ２ 積分器 ３ 比較器 ４ サンプル・ホルダ ５ １ビットＤ／Ａ変換器 ６ 比例ゲイン ７ 調節器 ８ 加算器 １１ 抵抗 １２ コンデンサ １３ ＯＰアンプ １４ 抵抗 １５ ダイオード １６ ツェナーダイオード １７ コンデンサ 1 adder 2 integrator 3 comparator 4 sample holder 5 1-bit D / A converter 6 proportional gain 7 regulator 8 adder 11 resistor 12 capacitor 13 OP amplifier 14 resistor 15 diode 16 zener diode 17 capacitor
Claims (4)
れる比例積分器によって構成される調節器と、前記調節
器に接続され、その出力を所定しきい値と比較して２値
信号を出力する比較器と、前記比較器に接続されたサン
プル・ホルダと、前記サンプル・ホルダから出力される
ＰＤＭ信号をアナログ信号に変換し、前記加算器にフィ
ードバックする１ビットＤ／Ａ変換器とから構成するこ
とを特徴とするＰＤＭ変換装置。1. An adjuster configured by a proportional integrator to which an analog input signal is input via an adder, and an output connected to the adjuster, the output of which is compared with a predetermined threshold value to output a binary signal. From a comparator for outputting, a sample holder connected to the comparator, and a 1-bit D / A converter for converting the PDM signal output from the sample holder into an analog signal and feeding it back to the adder A PDM conversion device characterized by being configured.
し、積分器と入力信号の極性に対応した定電圧を出力す
る定電圧素子とで構成され、積分器出力と定電圧素子出
力の和を出力とする調節器と、前記調節器の出力を所定
しきい値と比較して２値信号を出力する比較器と、前記
比較器に接続されたサンプル・ホルダと、前記サンプル
・ホルダから出力されるＰＤＭ信号をアナログ信号に変
換し、前記加算器にフィードバックする１ビットＤ／Ａ
変換器とから構成することを特徴とするＰＤＭ変換装
置。2. A sum of an integrator output and a constant voltage element output, which is composed of an integrator and a constant voltage element which outputs a constant voltage corresponding to the polarity of the input signal, by inputting an analog input signal through an adder. , A comparator for comparing the output of the controller with a predetermined threshold value to output a binary signal, a sample holder connected to the comparator, and an output from the sample holder. 1-bit D / A for converting the PDM signal to be converted into an analog signal and feeding it back to the adder
A PDM conversion device comprising a converter.
入力される積分器と、第２の加算器を介して前記積分器
に接続され、その出力を所定しきい値と比較して２値信
号を出力する比較器と、前記比較器に接続されたサンプ
ル・ホルダと、前記サンプル・ホルダから出力されるＰ
ＤＭ信号をアナログ信号に変換し、前記第１および第２
の加算器にフィードバックする１ビットＤ／Ａ変換器
と、前記１ビットＤ／Ａ変換器と第２の加算器との間に
挿入され、前記１ビットＤ／Ａ変換器により変換された
アナログ信号に比例定数を掛ける比例ゲインとから構成
することを特徴とするＰＤＭ変換装置。3. An integrator, to which an analog input signal is input via a first adder, and an integrator connected to the integrator via a second adder, the output of which is compared with a predetermined threshold value. A comparator that outputs a binary signal, a sample holder connected to the comparator, and a P output from the sample holder.
The DM signal is converted into an analog signal, and the first and second signals are converted.
1-bit D / A converter for feeding back to the adder, and an analog signal inserted between the 1-bit D / A converter and the second adder and converted by the 1-bit D / A converter And a proportional gain obtained by multiplying by a proportional constant.
て、前記比例ゲインと第２の加算器を、前記１ビットＤ
／Ａ変換器により変換されたアナログ信号が入力される
前記積分器の抵抗に並列接続されるコンデンサにて構成
することを特徴とするＰＤＭ変換装置。4. The PDM conversion device according to claim 3, wherein the proportional gain and the second adder are connected to the 1-bit D
A PDM conversion device comprising a capacitor connected in parallel to the resistance of the integrator to which the analog signal converted by the / A converter is input.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04218042A JP3092340B2 (en) | 1992-08-18 | 1992-08-18 | PDM converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04218042A JP3092340B2 (en) | 1992-08-18 | 1992-08-18 | PDM converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669802A true JPH0669802A (en) | 1994-03-11 |
| JP3092340B2 JP3092340B2 (en) | 2000-09-25 |
Family
ID=16713741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04218042A Expired - Lifetime JP3092340B2 (en) | 1992-08-18 | 1992-08-18 | PDM converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092340B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008032497A (en) * | 2006-07-27 | 2008-02-14 | Toyota Motor Corp | Temperature detection circuit and its correction method |
| JP2008051775A (en) * | 2006-08-28 | 2008-03-06 | Toyota Motor Corp | Temperature detecting apparatus for semiconductor module |
-
1992
- 1992-08-18 JP JP04218042A patent/JP3092340B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008032497A (en) * | 2006-07-27 | 2008-02-14 | Toyota Motor Corp | Temperature detection circuit and its correction method |
| JP2008051775A (en) * | 2006-08-28 | 2008-03-06 | Toyota Motor Corp | Temperature detecting apparatus for semiconductor module |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3092340B2 (en) | 2000-09-25 |
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