JPH0668021A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】 データ転送要求が不定時期に発生し、データ
転送量も不定であるＤＭＡＣ動作に適するデータ転送装
置を提供する。 【構成】 入出力モジュール１０からメインメモリ１１
に対しデータを転送する場合、そのデータを一旦データ
保持手段２２に保持する。単位データがシステムバス１
４のバス幅分保持された時、一括してシステムバス１４
に向け転送する。アクセスアドレスに連続性があればこ
の動作が続けられ、連続性がなければ端数の単位データ
の転送処理を後処理として実行する。データ保持手段２
２の中の単位データの有効性は有効性識別手段２３によ
り判断する。逆方向の転送にもデータ保持手段２２が使
用される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムにおい
て、ダイレクトメモリアクセスコントローラを用いて入
出力モジュールとメインメモリとの間でデータ転送を行
なうためのデータ転送装置に関する。

【０００２】

【従来の技術】計算機システムにおいては、データ転送
の高速化とプロセッサの負担軽減を目的として、ダイレ
クトメモリアクセスコントロール制御が行なわれる。図
２にそのような制御を行なう一般の計算機システムブロ
ック図を示す。図のシステムは、プロセッサ１０１とメ
インメモリ１０２がシステムバス１０３に接続された構
成となっている。このシステムバス１０３には入出力装
置１０４が接続されている。この入出力装置１０４は、
例えば通信制御装置や磁気ディスク装置等から構成され
る。ダイレクトメモリアクセスコントロール制御は、こ
のメインメモリ１０２に格納されたデータを入出力装置
１０４に向け転送する場合及びその逆方向の転送に採用
される。

【０００３】図３に従来の入出力装置内部ブロック図を
示す。この図は、図２に示した入出力装置１０４の内部
構成を明らかにしたものである。図のシステムバス１０
３は、アドレスバス１０５とデータバス１０６及びコン
トロールバス１０７から構成される。アドレスバス１０
５はシステムバス１０３を介してアクセスが行なわれる
場合のアクセスアドレスを伝送する。また、データバス
１０６はそのデータを伝送する。コントロールバス１０
７は各種のバス制御信号を伝送する。例えばこの例で
は、アドレスバス１０５及びデータバス１０６は、それ
ぞれ３２ビット構成とする。入出力装置１０４には、ア
ドレスバッファ１０８、データバッファ１０９、コント
ロールバッファ１１０、ＢＡＮＫ（アドレス拡張レジス
タ）１１１とＢＵＦ（データバス幅変換バッファ）１１
２とバスコントローラ１１３と、入出力モジュール１１
８が設けられている。アドレスバッファ１０８はシステ
ムバス１０３のアドレスバス１０５に接続され、所定の
タイミングでアドレス信号を一時格納するメモリであ
る。データバッファ１０９はシステムバス１０３のデー
タバス１０６に接続され所定のタイミングでデータを一
時格納するメモリである。コントロールバッファ１１０
はシステムバス１０３のコントロールバス１０７に接続
され、コントロール信号を一時格納するメモリである。

【０００４】入出力モジュール１１８の中にはＤＭＡＣ
（ダイレクトメモリアクセスコントローラ）１１８−１
が設けられている。また、データバッファ１０９とＢＵ
Ｆ１１２とは３２ビット構成のデータバス１１９により
接続されており、ＢＵＦ１１２と入出力モジュール１１
８との間は８ビット構成のデータバス１２０により接続
されている。本発明においては、このようにメインメモ
リに接続されたシステムバス１０３のバス幅が入出力モ
ジュール１１８に接続されたバス１２０のバス幅の整数
倍ある場合に、効率よくそのデータ転送を実行すること
が主要目的となっている。

【０００５】ここで、図４を用いて一般のシステムバス
構成を具体的に説明する。図に示すように、アドレスバ
ス、データバスは、それぞれ先に説明したとおり３２ビ
ット構成となっている。またコントロールバスは、シス
テムバス使用要求信号であるＢＲＱ−Ｎ信号と、システ
ムバス使用許可信号であるＢＡＣＫ−Ｎ信号と、メモリ
アクセス要求信号であるＳＭＲＱ−Ｎ信号と、バスアク
セス終了信号であるＳＲＤＹ−Ｎ信号と、メモリ選択信
号であるＳＭＳＥＬ−Ｎ信号と、入出力デバイス選択信
号であるＳＩＯＳＥＬ−Ｎ信号と、図３に示したデータ
バッファ１０９のイネーブル制御を行なうＳＤＥＮ−Ｎ
信号と、データリードサイクルの時アクティブになるＳ
ＲＤ−Ｎ信号（アクティブＬＯＷ）と、データライト時
アクティブになるＳＷＲ−Ｎ信号（アクティブＬＯＷ）
と、有効データバイトを示すＳＢＥ３−Ｎ〜ＳＢＥ０−
Ｎ（アクティブＬＯＷ）から構成されている。

【０００６】また、図３において、内部アドレスバス１
２２はアドレスＡ３１〜アドレスＡ２０までの１２ビッ
トがアドレス拡張レジスタＢＡＮＫ１１１に接続され、
アドレスＡ１９〜アドレスＡ０２までの１７ビットが入
出力モジュール１１８に接続されている。また、アドレ
スＡ１５〜アドレスＡ０２までの１４ビットは、入出力
デバイスの選択信号を生成するために、バスコントロー
ラ１１３に入力されている。また、内部データバス１１
９は、データバス幅の変換を行なうＢＵＦ１１２に接続
される。ＢＵＦ１１２の出力は、８ビット幅のデータバ
ス１２０を介して入出力モジュール１１８に接続され
る。内部コントロールバス１１４は、バスコントローラ
１１３に接続される。このバスコントローラ１１３は、
アドレスバッファ１０８、データバッファ１０９、コン
トロールバッファ１１０や入出力モジュール１１８の制
御及び、システムバス制御信号の生成を行なうために設
けられている。

【０００７】図５に従来のバス幅変換バッファ内部ブロ
ック図を示す。図に示すように、バス幅変換バッファの
内部には、それぞれ８ビットのデータバッファ１１２−
１〜１１２−４が設けられている。３２ビット幅のデー
タバス１１９は、それぞれ８ビット分ずつ分割されて、
これらのデータバッファ１１２−１〜１１２−４に接続
されている。このデータバッファ１１２−１〜１１２−
４は双方向のデータバッファで、図３に示したバスコン
トローラ１１３からのデータバッファ制御信号により制
御される。即ち制御信号ＤＩＲによってデータの出力方
向が切り替わり、ＤＥＮＢ０−Ｎ〜ＤＥＮＢ３−Ｎまで
の４種類の制御信号によって出力イネーブルが制御され
る。

【０００８】データバッファ１１２−１〜１１２−４の
データバス１１９と反対の側は、全て一括して入出力モ
ジュール１１８の８ビット幅のデータバス１２０に接続
されている。データバッファ制御信号に含まれる制御信
号ＤＥＮＢ０−Ｎ〜ＤＥＮＢ３−Ｎは、いずれの方向に
データを転送する場合にも、それぞれ同時に２以上の制
御信号がアクティブになることがないというロジックに
なっており、データの衝突は生じない。

【０００９】図６にこのようなデータバッファ制御信号
と、ＩＯＡ０１とＩＯＡ００の関係説明図を示す。図５
に示した装置は、システムバス側から３２ビット幅のデ
ータを受け入れた時そのうちの有効な８ビットを選択し
て入出力モジュール１１８側に転送する。また逆に入出
力モジュール１１８側から８ビットのデータが入力した
時、これが一時的にデータバッファ１１２−１〜１１２
−４の何れかに格納され、システムバス側に転送され
る。３２ビット構成のデータの中で、どの８ビット分の
データが有効かは、そのアドレス信号の最下位ビット２
ビットにより識別する。従って、その最下位ビットＩＯ
Ａ０１とＩＯＡ００の内容によってデータバッファ制御
信号が生成され、さらにデータバス上の有効なデータを
示すバイトイネーブル信号が生成される。このバイトイ
ネーブル信号の内容は、図４の中で説明した通りのもの
である。

【００１０】図７に図４の装置のメモリマッピング説明
図を示す。図に示すように、メインメモリはデータバス
幅が３２ビット構成で、１回のアクセスで最大４バイト
分のデータアクセスが可能である。一方、入出力モジュ
ールのＤＭＡＣはデータバス幅が８ビット構成で、１回
のアクセスで１バイト分のアクセスしかできない構成に
なっている。また、ＤＭＡＣが出力できるアドレスは２
０ビット（ＩＯＡ１９〜ＩＯＡ００）であり、メインメ
モリのメモリ空間をアクセスするためには、不足分のア
ドレス３１〜２０をＤＭＡＣの外部回路で補うようにす
る必要がある。図３に示したＢＡＮＫ１１１はこのため
に設けられたものであり、このＢＡＮＫ１１１の内部
に、必要な不足分のアドレス信号が格納されている。な
おこのＢＡＮＫ１１１はプロセッサの入出力アクセスに
より書き換えられる。

【００１１】図８に図３の装置の入出力モジュール入出
力信号説明図を示す。図に示すように、ＩＯＡ１９〜０
０は、入出力モジュール１１８の出力するアドレス信号
で、ＩＯＤ０７〜００は、８ビット構成のデータであ
る。またＩＯＲＤ−Ｎ信号は、入出力モジュール１１８
に対しメインメモリからデータを転送する場合に、アク
ティブとなる信号線である（アクティブＬＯＷ）。また
ＩＯＷＲ−Ｎ信号は、入出力モジュール１１８からメイ
ンメモリにデータを転送する場合にアクティブになる信
号である（アクティブＬＯＷ）。またＩＯＨＯＬＤ信号
は、ダイレクトメモリアクセスコントローラがメインメ
モリをアクセスするためにバス使用権を要求する際アク
ティブとなる信号である（アクティブＨＩＧＨ）。ＩＯ
ＨＬＤＡ信号は、バス許可信号をダイレクトメモリアク
セスコントローラに通知するための信号である（アクテ
ィブＨＩＧＨ）。ＩＯＩＯＳＥＬ−Ｎ信号は、プロセッ
サが入出力モジュールへのアクセスを行なう場合にアク
ティブとなる信号である（アクティブＬＯＷ）。ＩＯＲ
ＤＹ−Ｎは、ダイレクトメモリアクセスコントローラが
メインメモリへのアクセスを行なう場合にアクセス終了
を通知するための信号である（アクティブＬＯＷ）。

【００１２】図９は従来装置のバスコントローラ入出力
信号説明図である。ＢＲＱ−Ｎ信号は、ＤＭＡＣがメイ
ンメモリをアクセスする場合にアクティブになる信号で
システムバスに出力される（アクティブＬＯＷ）。ＢＡ
ＣＫ−Ｎ信号はシステムバスがＢＲＱ−Ｎ信号により要
求のあったモジュールに対し、システムバス使用許可を
発行する場合にアクティブとなる信号である（アクティ
ブＬＯＷ）。ＳＭＲＱ−Ｎ信号は、メインメモリに対し
メモリアクセスを要求する場合にアクティブになる信号
である（アクティブＬＯＷ）。ＳＲＤＹ−Ｎ信号はアク
セス終了時アクティブとなる信号線であり、メインメモ
リがアクセス終了をＤＭＡＣに通知するためのものであ
る（アクティブＬＯＷ）。ＳＭＳＥＬ−Ｎ信号はプロセ
ッサが入出力装置内のメモリにアクセスする場合にアク
ティブとなる信号である（アクティブＬＯＷ）。但しこ
の例ではこの信号は使用されていない。ＳＩＯＳＥＬ−
Ｎ信号はプロセッサの入出力装置内の入出力デバイスに
アクセスする場合にアクティブとなる信号である（アク
ティブＬＯＷ）。ＳＲＤ−Ｎ信号は実行サイクルがリー
ドサイクルの場合アクティブとなる信号であり、ＤＭＡ
Ｃがメインメモリをリードする場合システムバスに出力
される（アクティブＬＯＷ）。

【００１３】ＳＷＲ−Ｎ信号は実行サイクルがライトサ
イクルの場合アクティブとなる信号であり、ＤＭＡＣが
メインメモリにデータを書き込む場合システムバスに出
力される（アクティブＬＯＷ）。ＳＢＥ３−Ｎ〜ＳＢＥ
０−Ｎ信号は３２ビットのデータバスの有効バイトを示
す信号であり、ＤＭＡＣがメインメモリをアクセスする
場合に使用される（アクティブＬＯＷ）。このＳＢＥ３
−Ｎはデータバスのビット３１〜ビット２４が有効であ
る場合にアクティブとなり、ＳＢＥ２−Ｎはデータバス
のビット２３〜１６が有効の場合にアクティブとなり、
ＳＢＥ１−Ｎはデータバスのビット１５〜８が有効であ
る場合にアクティブとなり、ＳＢＥ０−Ｎはデータバス
のビット７〜０が有効である場合にアクティブとなる。
ＳＤＥＮ−Ｎ信号はデータバス上のデータを有効にする
場合にアクティブとなる信号で、ＤＭＡＣがメインメモ
リにアクセスする場合システムバスに出力される。ＡＥ
ＮＢ−Ｎ信号は入出力装置内のアドレスバッファの出力
を制御する信号である。ＡＤＩＲ信号は入出力装置内の
アドレスバッファの出力方向を制御する信号で、プロセ
ッサが入出力装置内の入出力デバイスをアクセスする場
合ＨＩＧＨとなり、ＤＭＡＣがメインメモリをアクセス
する場合ＬＯＷとなる。

【００１４】ＤＥＮＢ３−Ｎ〜ＤＥＮＢ０−Ｎ信号は入
出力装置内のデータバスの有効バイトを示す信号であ
り、バス幅変換バッファ１１２に入力される（アクティ
ブＬＯＷ）。ＤＤＩＲ信号は入出力装置内データバスの
方向性を制御するための信号で、データをシステムバス
に出力する場合ＬＯＷになりデータをシステムバスから
入力する場合ＨＩＧＨとなる。ＩＯＡ１５〜ＩＯＡ０２
信号は、入出力装置内のアドレスで、プロセッサが入出
力装置内の入出力デバイスをアクセスする場合のアクセ
ス先選択信号生成に使用する。ＩＯＨ０ＬＤ信号、ＩＯ
ＨＬＤＡ信号、ＩＯＲＤ−Ｎ信号、ＩＯＷＲ−Ｎ信号、
ＩＯＳＥＬ−Ｎ信号、ＩＯＲＤＹ−Ｎ信号は、それぞれ
入出力モジュールとのインタフェース信号である。ＢＡ
ＮＫＳＥＬ−Ｎ信号はプロセッサがＢＡＮＫレジスタの
データを書き換える場合にアクティブとなる信号である
（アクティブＬＯＷ）。ＢＡＮＫＷＲ−Ｎ信号はプロセ
ッサがＢＡＮＫレジスタのデータを読み込む場合にアク
ティブとなる信号である（アクティブＬＯＷ）。

【００１５】以下、上記の装置の具体的な動作をタイム
チャートを用いて説明する。図１０は従来装置のライト
サイクルタイムチャートである。この図は、ＤＭＡＣが
メインメモリに対しデータを転送する場合のタイムチャ
ートである。図において、ＤＭＡＣ１１８−１は、デー
タ転送要求が内部で発生するとＩＯＨＯＬＤ信号をアク
ティブにする。バスコントローラ１１３は、ＩＯＨＯＬ
Ｄ信号がアクティブとなるとＢＲＱ−Ｎ信号をアクティ
ブにする。システムバス１０３は複数のシステムバス要
求信号の調停を行い、１つの要求元に対しＢＡＣＫ−Ｎ
信号をアクティブにして応答する。バスコントローラ１
１３は、ＢＡＣＫ−Ｎ信号がアクティブとなったことに
より、ＤＭＡＣ１１８−１に対し出力する、ＩＯＨＬＤ
Ａ信号をアクティブにすると同時に、ＡＥＮＢ−Ｎ信号
とＡＤＩＲ信号をアクティブにする。ＡＥＮＳ−Ｎ信号
がアクティブとなると、ＩＯＡ１９〜ＩＯＡ０２及びＢ
ＡＮＫレジスタ出力のＩＯＡ３１〜ＩＯＡ２１までの値
がシステムバス１０３に出力される。ＤＭＡＣ１１８−
１はＩＯＨＬＤＡ信号がアクティブとなったことを認識
すると、ＩＯＡ１９〜ＩＯＡ００及びＩＯＤ０７〜ＩＯ
Ｄ００を出力し、ＩＯＷＲ−Ｎ信号をアクティブにす
る。バスコントローラ１１３はＮＲＱ−Ｎ信号とＳＷＲ
−Ｎ信号をアクティブにするとともに、ＩＯＡ０１、Ｉ
ＯＡ００の値によりＳＢＥ３−Ｎ〜ＳＢＥ０−Ｎの１つ
をアクティブにする。

【００１６】この例の場合、Ａ０１が“０”、Ａ００が
“０”であるため、ＳＢＥ０−ＮがＬＯＷとなる。ＳＢ
Ｅ０−Ｎをアクティブにすると同時にＳＤＥＮ−Ｎをア
クティブにする。また、ＩＯＡ０１、ＩＯＡ００の値に
よりＤＥＮＢ３−Ｎ〜ＤＥＮＢ０−Ｎの中の１つをアク
ティブにする。この例の場合、Ａ０１が“０”、Ａ００
が“０”であるから、ＤＥＮＢ０−ＮがＬＯＷとなる。
ＤＥＮＢ０−Ｎをアクティブにするとほぼ同時にＤＤＩ
Ｒを出力する。このＤＤＩＲはライト時はＬＯＷ、リー
ド時はＨＩＧＨとなる信号である。ここでＤＭＡＣ１１
８−１のアクセスデータがシステムバス上の該当バイト
位置に出力される。メインメモリはＭＲＱ−ＮとＳＷＲ
−Ｎ信号を受信すると、メモリライト動作を行い、メモ
リライトが完了するとＳＲＤＹ−Ｎ信号をアクティブに
する。ＳＲＤＹ−Ｎがアクティブとなると、バスコント
ローラ１１３はＩＯＲＤＹ−Ｎ信号をアクティブにし、
ＤＭＡＣ１１８−１にメモリアクセス終了を通知する。
同時にＡＥＮＢ−Ｎ信号、ＡＤＩＲ信号をともにインア
クティブにし、ＭＲＱ−Ｎ信号もインアクティブにす
る。

【００１７】ＤＭＡＣ１１８−１はＩＯＲＤＹ−Ｎ信号
がアクティブとなったことを認識すると、ＩＯＷＲ−Ｎ
信号をインアクティブにする。バスコントローラ１１３
はＩＯＷＲ−Ｎ信号がインアクティブとなると、ＳＷＲ
−Ｎ信号、ＳＢＥＯ−Ｎ信号、ＳＤＥＮ−Ｎ信号、ＤＥ
ＮＢ０−Ｎ信号、ＤＤＩＲ信号をインアクティブにす
る。ＤＭＡＣ１１８−１は、続いてデータ転送要求が発
生しなければ、ＩＯＨＯＬＤ信号をインアクティブとす
る。バスコントローラ１１３はＩＯＨＯＬＤ信号がイン
アクティブとなるとＢＲＱ−Ｎ信号をインアクティブに
する。システムバスはＢＲＱ−Ｎ信号がインアクティブ
となるとＢＡＣＫ−Ｎ信号及びＳＲＤＹ−Ｎ信号をイン
アクティブにする。

【００１８】バスコントローラ１１３はＢＡＣＫ−Ｎ信
号がインアクティブとなるとＤＭＡＣ１１８−１へのＩ
ＯＨＬＤＡ信号をインアクティブにする。またＳＲＤＹ
−Ｎ信号がインアクティブとなるとＤＭＡＣ１１８−１
へのＩＯＲＤＹ−Ｎがインアクティブとなる。以上のシ
ーケンスによってＤＭＡＣ１１８−１がメインメモリに
対しデータの書き込みを実行する。図１１は従来装置の
リードサイクルタイムチャートである。これはＤＭＡＣ
１１８−１がメインメモリからデータをリードする場合
のタイムチャートであるが、その動作内容はライト時の
ものとほぼ同様であり、具体的な説明は省略する。

【００１９】

【発明が解決しようとする課題】ところで、上記の構成
の装置は、データバス幅が８ビットであるＤＭＡＣを用
いて、８ビット幅の入出力バスと３２ビット幅のシステ
ムバス間のデータ転送を実行している。その動作は実際
には、１システムバスサイクルで１バイトのデータを読
み出し、あるいは書き込みするような内容となってい
る。従って、１バイトの転送ごとにシステムバスが占有
され、データ転送効率が低下するという問題があった。
また、入出力装置が通信制御装置であるような場合に
は、データ転送効率が低下すると、通信制御装置がメイ
ンメモリにデータを転送する場合のバスのデータ転送レ
ートが小さくなるため、オーバーランやアンダーランエ
ラーが発生するおそれがある。

【００２０】さらに、このようなバス幅の小さいＤＭＡ
Ｃが動作した場合、実質的にシステムバスの使用効率が
低下するために、ＤＭＡＣの動作中はシステム全体の性
能が低下してしまうという問題があった。このような欠
点を解決するために、従来、システムバスをＤＭＡＣが
一定メモリサイクルの間占有し、データをバースト転送
するといった方式も採用されていた。しかしながら、Ｄ
ＭＡＣが通信制御装置の送受信データ転送用として設け
られているような場合、送受信時のデータ転送量は一定
でないため、１回のシステムバスサイクルでバースト転
送するデータ転送量を予め決めることができないという
問題があった。

【００２１】また、システムバスの占有時間をタイマに
よる時間監視で決定する方式も採用できる。しかしなが
ら、データ転送量が少ない場合、これもシステムバスの
使用効率を低下させてしまうという問題があった。本発
明は以上の点に着目してなされたもので、データ転送要
求が不定時期に発生し、さらにデータ転送量も不定であ
るような場合における、ダイレクトメモリアクセスコン
トローラの動作に適する、データ転送装置を提供するこ
とを目的とするものである。

【００２２】

【課題を解決するための手段】本発明の第１発明は、ダ
イレクトメモリアクセスコントローラを用いて、入出力
モジュールとメインメモリとの間でデータ転送を行う場
合に、前記メインメモリの接続されたシステムバスのバ
ス幅が、前記入出力モジュールの接続された入出力バス
のバス幅の整数倍であるものにおいて、前記入出力モジ
ュールと前記メインメモリとの間を転送されるデータを
一時的に保持するデータ保持手段と、前記ダイレクトメ
モリアクセスコントローラの出力するデータアクセスの
ためのアドレスを一時的に保持するアドレス保持手段
と、前記データ保持手段に保持されたデータについて、
前記入出力バス幅に相当する単位データごとにデータの
有効性を表示する有効性識別手段と、前記ダイレクトメ
モリアクセスコントローラがデータ転送動作を実行する
とき、前記データ保持手段と前記アドレス保持手段と前
記有効性識別手段を使用して、その転送動作を制御する
格納制御手段とを備え、前記データの入出力モジュール
からメインメモリへの転送時、前記格納制御手段は、前
記有効性識別手段が、データ保持手段に保持された全て
の単位データを無効と表示しているとき、データ保持手
段へその単位データの一時保持を指示し、前記有効性識
別手段が、データ保持手段に保持された一部の単位デー
タが有効と表示しているとき、前記アドレス保持手段を
参照して、アドレスの連続性があれば、データ保持手段
へ新たにその単位データの一時保持を指示し、アドレス
の連続性がなければ、データ保持手段に保持された有効
な単位データのみを一括してメインメモリに転送し、前
記データ保持手段が一杯になったとき、そこに保持され
た全ての単位データを一括して前記メインメモリに転送
することを特徴とするデータ転送装置に関する。

【００２３】第２発明は、ダイレクトメモリアクセスコ
ントローラを用いて、入出力モジュールとメインメモリ
との間でデータ転送を行う場合に、前記メインメモリの
接続されたシステムバスのバス幅が、前記入出力モジュ
ールの接続された入出力バスのバス幅の整数倍であるも
のにおいて、前記入出力モジュールと前記メインメモリ
との間を転送されるデータを一時的に保持するデータ保
持手段と、前記ダイレクトメモリアクセスコントローラ
が出力するデータアクセスのためのアドレスを一時的に
保持するアドレス保持手段と、前記データ保持手段に保
持されたデータについて、全データの有効性を表示する
有効性識別手段と、前記ダイレクトメモリアクセスコン
トローラがデータ転送動作を実行するとき、前記データ
保持手段と前記アドレス保持手段と前記有効性識別手段
を使用して、その転送動作を制御する格納制御手段とを
備え、前記データのメインメモリから入出力モジュール
への転送時、前記格納制御手段は、前記有効性識別手段
が、データ保持手段に保持された全てのデータを無効と
表示しているとき、メインメモリからデータを転送し、
更にデータ保持手段へそのデータの一時保持を指示し、
前記有効性識別手段が、データ保持手段に保持されたデ
ータが有効と表示しているとき、前記アドレス保持手段
を参照して、アドレスの連続性があれば前記ダイレクト
メモリアクセスコントローラに対して、前記データ保持
手段に保持されたデータを前記入出力バス幅に相当する
単位データに分割して、入出力モジュールへ転送するよ
う指示することを特徴とするデータ転送装置に関する。

【００２４】第３発明は、メインメモリ上の所定の領域
にダイレクトメモリアクセスコントローラの動作制御コ
ードを格納し、ダイレクトメモリアクセスコントローラ
がデータ転送動作を開始するときと終了するときに、そ
の動作制御コードをアクセスするものにおいて、このダ
イレクトメモリアクセスコントローラによるメインメモ
リのアクセスを検出するアクセス検出手段を設け、前記
データの入出力モジュールからメインメモリへの転送
時、前記アクセス検出手段が前記ダイレクトメモリアク
セスコントローラによるデータ転送動作終了時のアクセ
スを検出した場合、格納制御手段は、有効性識別手段が
データ保持手段に保持された少なくとも一部の単位デー
タを有効と表示している場合、前記データ転送動作終了
前に、有効な単位データをメインメモリに転送する指示
を行い、その後前記有効性識別手段の表示を無効とする
ことを特徴とする第１発明記載のデータ転送装置に関す
る。

【００２５】第４発明は、メインメモリ上の所定の領域
にダイレクトメモリアクセスコントローラの動作制御コ
ードを格納し、ダイレクトメモリアクセスコントローラ
がデータ転送動作を開始するときと終了するときに、そ
の動作制御コードをアクセスするものにおいて、このダ
イレクトメモリアクセスコントローラによるメインメモ
リのアクセスを検出するアクセス検出手段を設け、前記
データのメインメモリから入出力モジュールへの転送
時、前記アクセス検出手段が前記ダイレクトメモリアク
セスコントローラによるデータ転送動作終了時のアクセ
スを検出した場合、格納制御手段は、有効性識別手段が
データ保持手段に保持されたデータを有効と表示してい
る場合、前記データ転送動作終了前に、その表示を無効
とすることを特徴とする第２発明記載のデータ転送装置
に関する。

【００２６】第５発明は、データ保持手段とアドレス保
持手段とを複数組設け、複数のデータ群の転送動作を並
行処理する場合において、前記データの入出力モジュー
ルからメインメモリへの転送時、単位データの転送動作
ごとに、全てのアドレス保持手段を参照し、アドレスの
連続性があるものを検出した場合には、対応するデータ
保持手段に新たにその単位データの一時保持を指示する
ことを特徴とする第１発明記載のデータ転送装置。

【００２７】第６発明は、データ保持手段とアドレス保
持手段とを複数組設け、複数のデータ群の転送動作を並
行処理する場合において、前記データのメインメモリか
ら入出力モジュールへの転送時、データの転送動作ごと
に、全てのアドレス保持手段を参照し、アドレスの連続
性があるものを検出した場合には、ダイレクトメモリア
クセスコントローラに対して、対応するデータ保持手段
に保持されたデータを入出力バス幅に相当する単位デー
タに分割して、入力出力モジュールへ転送するよう指示
することを特徴とする第２発明記載のデータ転送装置に
関する。

【００２８】第７発明は、データ保持手段とアドレス保
持手段とを複数組設け、複数のデータ群の転送動作を並
行処理する場合において、ダイレクトメモリアクセスコ
ントローラの出力するデータアクセスのためのアドレス
空間を、前記データ保持手段とアドレス保持手段の組ご
とに区別して割当て、前記格納制御手段は、前記アドレ
スを参照して転送データを一時保持するデータ保持手段
を決定することを特徴とする第１発明記載のデータ転送
装置に関する。

【００２９】第８発明は、データ保持手段とアドレス保
持手段とを複数組設け、複数のデータ群の転送動作を並
行処理する場合において、ダイレクトメモリアクセスコ
ントローラの出力するデータアクセスのためのアドレス
空間を、前記データ保持手段とアドレス保持手段の組ご
とに区別して割当て、前記格納制御手段は、前記アドレ
スを参照して転送データを一時保持するデータ保持手段
を決定することを特徴とする第２発明記載のデータ転送
装置に関する。

【００３０】

【作用】本発明の装置の作用を図１を用いて説明する。
この装置は、入出力モジュール１０からメインメモリ１
１に対しデータを転送する場合、そのデータを一旦デー
タ保持手段２２に保持する。そして、単位データがシス
テムバス１４のバス幅分保持された時、一括してシステ
ムバス１４に向けこれらの単位データを転送する。アク
セスアドレスに連続性があればこの動作が繰り返され、
連続性がなければ残りの端数の単位データの転送処理を
後処理として実行する。この後処理は、ＤＭＡＣのメイ
ンメモリに対する動作制御コードのアクセスをトリガと
する。データ保持手段２２の中の単位データの有効性
は、有効性識別手段２３により判断する。逆方向の転送
の場合は、データ保持手段２１中のデータの有効性は一
括して判断される。複数のデータ群の転送動作を並行処
理する場合は、複数のデータ保持手段を設け、アドレス
の連続性があるものを、１つのデータ保持手段にまとめ
て保持する。ＤＭＡＣの出力するデータアクセスのため
のアドレス空間を、データ保持手段とアドレス保持手段
の組ごとに区別して割り当てると、各データをどのデー
タ保持手段に格納すべきかの判断が容易になる。

【００３１】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は本発明の装置の実施例を示すブロック図
である。このブロック図を用いて本発明の装置の概略構
成を説明する。なお、この実施例は、データを入出力モ
ジュールからメインメモリへ転送する場合の装置の構成
を示す。本発明の装置は、このようなデータの入出力モ
ジュールからメインメモリへの転送とその逆方向の転送
を実行するが、前者はＤＭＡＣ０により実行され、後者
はＤＭＡＣ１により実行される。従って、それぞれの場
合について、ケースごとに実施例の説明を行なう。

【００３２】図の装置は、入出力モジュール１０が入出
力バス１５を介してＤＭＡＣ１２−０に接続され、この
ＤＭＡＣ１２−０はデータバッファ部１３−０及びシス
テムバス１４を介してメインメモリ１１に接続される構
成となっている。この入出力バス１５は例えば８ビット
構成で、システムバス１４の３２ビット構成の４分の１
となっているものとする。データバッファ部１３−０に
は、アドレス保持手段２１と、データ保持手段２２と、
有効性識別手段２３と、格納制御手段２４及びアクセス
検出手段２５が設けられている。データ保持手段２２
は、例えばシステムバス１４のバス幅と同様の容量を持
つメモリから構成され、ここには８ビット幅の単位デー
タが４個保持される構成となっている。また、アドレス
保持手段２１は、ＤＭＡＣ１２−０の出力するデータア
クセスのためのアドレスを一時的に保持するためのレジ
スタから構成される。有効性識別手段２３は、この例で
はデータ保持手段２２の中に保持された少なくとも３個
分の単位データについて、これらが有効かどうかを示す
フラグを格納するレジスタから構成される。格納制御手
段２４は、アドレス保持手段２１及び有効性識別手段２
３の内容を参照しながら、データ保持手段２２からメイ
ンメモリ１１へのデータ転送指示を行なう回路である。
アクセス検出手段２５は、ＤＭＡＣ１２−０がデータ転
送を開始する際及び終了する際に、メインメモリ１１に
格納された動作制御コード１１−１の読み取り又は書き
込み動作を検出するための回路である。

【００３３】本発明の装置は、特にＤＭＡＣ１２−０が
メインメモリ１１に対しデータ転送を行なう場合に、そ
のデータ幅を全く意識することなく、順次データ転送処
理を実行し、データバッファ部１３−０がそのデータを
可能な限りデータ保持手段２２に保持し、システムバス
１４の幅に単位データがまとまった場合に、メインメモ
リ１１に対して自動的に転送する構成となっている。な
お、この場合に、ＤＭＡＣ１２−０が必ずしも連続した
アドレスへ転送すべき単位データを転送処理するとは限
らない。従って、アドレス保持手段２１によってアドレ
スの連続性を監視しつつ上記の動作を実行する。

【００３４】また、メインメモリ１１へ転送すべきデー
タの数は、必ずしもデータ保持手段２２にいっぱいに保
持された単位データを整数回一括転送することを繰り返
すことにより転送を終了できる数とは限らない。即ち、
転送終了の際には端数の単位データがデータ保持手段２
２に残る場合がある。このような場合の残り分の処理を
誤りなく実行させるために、有効性識別手段２３及びア
クセス検出手段２５が設けられている。また、有効性識
別手段２３は、データ保持手段２２に順次単位データが
保持され、所定のタイミングで一括してメインメモリ１
１に転送できるように制御するためにも使用される。格
納制御手段２４は、これらの動作を制御するためのもの
である。

【００３５】図１２に本発明の第２発明の装置の実施例
ブロック図を示す。この装置は、図１に示したものとち
ょうど反対に、データのメインメモリ１１から入出力モ
ジュール１０への転送用に構成されたものである。図１
の装置と図１２の装置とが一体化される場合には、有効
性識別手段３３以外はほぼ共用されることになる。即
ち、図の装置は、入出力モジュール１０とＤＭＡＣ１２
−１と、データバッファ部１３−１と、メインメモリ１
１から構成されている。ＤＭＡＣ１２−１と入出力モジ
ュール１０は、入出力バス１５により接続され、メイン
メモリ１１とデータバッファ部１３−１はシステムバス
１４により接続されている。データバッファ部１３−１
には、アドレス保持手段３１と、データ保持手段３２
と、有効性識別手段３３及び格納制御手段３４とアクセ
ス検出手段３５が設けられている。この装置において
は、有効性識別手段３３は、データ保持手段３２に格納
された全てのデータが有効かどうかを一括して表示する
構成となっている。その他の部分の構成及び機能は、図
１に示したものと同様であり重複する説明を省略する。

【００３６】上記のような構成の装置は、具体的には次
のような構造とされる。図１３に本発明の具体的な実施
例を示す主要部ブロック図を図示した。図の装置は、シ
ステムバス１０３に接続された入出力装置の例として、
通信制御装置１を使用したものである。この通信制御装
置１の中に、データバッファ部８及び回線制御部７が設
けられている。この回線制御部７が入出力モジュールに
該当する。また、通信制御装置１が接続されたシステム
バス１０３は、アドレスバス１０５、データバス１０６
及びコントロールバス１０７から構成される。データバ
ッファ部８には、アドレスバッファ１０８、データバッ
ファ１０９、コントロールバッファ１１０が設けられて
いる。アドレスバッファ１０８はアドレスバス１０５に
接続され、データバッファ１０９はデータバス１０６に
接続され、コントロールバッファ１１０はコントロール
バス１０７に接続されている。

【００３７】また、回線制御部７には、受信用のダイレ
クトアクセスメモリコントローラ（ＤＭＡＣ０）７−１
と送信用のダイレクトメモリアクセスコントローラ（Ｄ
ＭＡＣ１）７−２が設けられ、これらは、通信プロトコ
ルのレイヤ１の処理を行なうＳＩＵ（シリアルインタフ
ェースユニット）６に接続されている。これにより、受
信用ＤＭＡＣ０は、ＳＩＵ６に接続された回線から受信
データをメインメモリに転送し、送信用のＤＭＡＣ１は
メインメモリからＳＩＵ６に接続された通信回線へデー
タを転送する構成となっている。

【００３８】一方、データバファ部８には、さらに、バ
ッファコントローラ２と、バスコントローラ３と、アド
レスラッチ４−１、４−２と、データラッチ５−１、５
−２が設けられている。また、この他に、ＢＡＮＫ０レ
ジスタ１１１−１及びＢＡＮＫ１レジスタ１１１−２が
設けられている。回線制御部７の出力するアドレスＩＯ
Ａ１７からＩＯＡ０２は、アドレスラッチ回路４−１及
び４−２に入力されている。さらにＩＯＡ１９からＩＯ
Ａ００はバッファコントローラ２に入力されている。回
線制御部７のデータバスＩＯＤ０７からＩＯＤ００は、
データラッチ５−１及び５−２に接続されている。回線
制御部７のコントロール線７−３は、バッファコントロ
ーラ２及びバスコントローラ３に接続されている。

【００３９】ＤＭＡＣによるデータ転送時、システムバ
スに出力されるアドレスは、ＤＭＡＣ０が動作する場合
には、ＢＡＮＫ０レジスタ１１１−１の出力とアドレス
ラッチ回路４−１の出力がアドレスバッファ１０８で合
成される。一方、ＤＭＡＣ１が動作する場合は、ＢＡＮ
Ｋ１レジスタ１１１−２の出力とアドレスラッチ回路４
−２の出力がアドレスバッファ１０８で合成される。デ
ータラッチ回路５−１及び５−２のデータは、データバ
ッファ１０９を介してシステムバスに出力される。デー
タラッチ５−１は、ＤＭＡＣ０のデータ保持手段であ
り、データラッチ５−２は、ＤＭＡＣ１用のデータ保持
手段である。

【００４０】図１４にＤＭＡＣ制御メモリ構造説明図を
示す。この実施例では、ＤＭＡＣ０及びＤＭＡＣ１は、
何れもメインメモリ上に設けられた所定の領域に格納さ
れた動作制御コードを読み取って転送動作を実行する。
ＤＭＡＣの内部には、それぞれ図に示すようなＤＭＡＣ
内部レジスタ４１、４２が設けられており、ここに起動
命令及びディスクリプタ格納アドレスが書き込まれてい
る。このディスクリプタというのは、メインメモリ上に
設けられた動作制御コード格納のための領域である。

【００４１】ＤＭＡＣはこの内部レジスタを読み取るこ
とによって、ＤＭＡＣ０ディスクリプタ４３あるいはＤ
ＭＡＣ１ディスクリプタ４４を読み取る。ここには制御
コード４３−１、４４−１あるいはバッファアドレス４
３−２、４４−２が格納されている。これによって、デ
ータバッファ４５あるいはデータバッファ４６のアクセ
スアドレスが認識され、転送動作が実行される。上記の
ようなディスクリプタは、ＤＭＡＣの各チャネルごとに
存在し、この実施例では２チャネル分設けられている。
そして、起動時には、ＤＭＡＣがこのディスクリプタを
読み取り、データ転送終了時には、そのステータスがデ
ィスクリプタに書き込まれる。バッファアドレス４３−
２及び４４−２は何れもデータ転送先の先頭アドレスを
示す。

【００４２】図１５は、上記のような装置の具体的なデ
ータ転送動作フローチャートを示す。まず、システムバ
スに接続されたプロセッサ（ＭＰ）は、ステップＳ１に
おいて上記ＤＭＡＣディスクリプタ制御コードをセット
する。次にステップＳ２において、ＢＡＮＫ０レジスタ
に、ＤＭＡＣ０用のディスクリプタのベースアドレスを
セットする。次にＤＭＡＣ０の内部レジスタＤＭＡＤＲ
ＥＧに対し、ディスクリプタが格納されているメモリア
ドレスのオフセット分を設定する（ステップＳ３）。そ
してＤＭＡＣ０を起動し（ステップＳ４）。さらにＳＩ
Ｕを起動する（ステップＳ５）。

【００４３】ＤＭＡＣの処理が開始されると、ステップ
Ｓ６において、ＤＭＡディスクリプタ制御コードのリー
ド処理が行なわれる。この場合、先に説明した制御コー
ド及びバッファアドレスが読み込まれる（ステップＳ
６）。そして、ＳＩＵからのＤＭＡ転送要求をステップ
Ｓ７において受け取ると、データバッファエリアに対し
受信データを転送する（ステップＳ８）。またＳＩＵか
らＤＭＡ転送終了指示があるまで、このデータ転送を続
ける（ステップＳ９）。ここでＤＭＡ転送終了指示があ
ると、データ転送終了結果のステータス情報をディスク
リプタに書き込む（ステップＳ１０）。なお、このステ
ータス情報は、エラー発生の有無等を含む情報である。
このＤＭＡディスクリプタ制御コードのライト処理が完
了すると、プロセッサに対し割り込みをかける。

【００４４】一方、ＳＩＵはステップＳ５の起動処理に
よって処理を開始すると、回線からデータを受信できる
状態になり、回線からデータを受信した場合ＤＭＡＣに
対しＤＭＡ転送要求を発行する（ステップＳ１１）。ス
テップＳ１２で回線から１ブロックのデータを受信し終
わったと判断するとＤＭＡＣに対しＤＭＡ転送終了を指
示する。これら一連の処理が終了し、プロセッサに対し
ステップＳ１３においてＤＭＡＣから割り込みが発生す
ると、ＤＭＡＣ０のディスクリプタの内容を確認した上
で、プロセッサの通常処理が開始される。即ち、ＤＭＡ
Ｃ０が転送を行なった転送先のデータバッファを参照
し、所定の受信データの処理をプロセッサが実行するこ
とになる。上記のような処理によって通信回線からデー
タがプロセッサに引き渡される。送信時の処理方法はデ
ータの引渡し方向が逆になるだけであって、実質的に図
１５のフローチャートと同様になるため説明を省略す
る。

【００４５】図１６は動作制御コードに着目したメモリ
空間マッピングを示す。メインメモリのメモリ空間は図
に示すように、例えば４ギガバイト構成とする。その所
定の領域に、図に示すようにＤＭＡＣ０用ディスクリプ
タ領域と、ＤＭＡＣ０用データバッファ領域が設けられ
る。また、別の領域にＤＭＡＣ１用ディスクリプタ領域
とＤＭＡＣ１用データバッファ領域が設けられる。一
方、ＤＭＡＣメモリ空間は例えば１メガバイト設けられ
る。そして、このアドレスを４分の１に区分し、それぞ
れＤＭＡＣ０用ディスクリプタ領域、ＤＭＡＣ０用デー
タバッファ領域、ＤＭＡＣ１用ディスクリプタ領域、Ｄ
ＭＡＣ１用データバッファ領域とし、メインメモリから
読み取ったこれらの動作制御コードを転記する。

【００４６】図１７にアドレス生成方式説明図を示す。
この図は、通信制御装置内のＤＭＡＣが出力するアドレ
スと、通信制御装置内のＢＡＮＫレジスタと、システム
バスに出力されるメインメモリアクセスアドレスとの関
係を示すものである。図のように、ＤＭＡＣの出力アド
レス中、Ａ１７からＡ０２とＢＡＮＫレジスタに格納さ
れているアドレスＡ３１からＡ１８がシステムバスのア
クセス用として出力される。ここでＤＭＡＣ出力アドレ
スＡ１９はＤＭＡＣチャネル識別用に使用し、Ａ１８は
ディスクリプタとデータバッファの識別に使用する。

【００４７】図１８に識別用信号の内容説明図示す。図
に示すように、ＤＭＡＣを制御する場合、ＤＭＡＣ０用
のディスクリプタは、Ａ１９が“０”、Ａ１８が“０”
とし、ＤＭＡＣ１用のディスクリプタは、Ａ１９が
“１”、Ａ１８が“０”とし、ＤＭＡＣ０用のデータバ
ッファ領域は、Ａ１９が“０”、Ａ１８が“１”とし、
ＤＭＡＣ１用のデータバッファ領域はＡ１９が“１”、
Ａ１８が“１”としてＤＭＡＣに対しアドレスを与えて
いる。これによってＤＭＡＣ外部ハードウエアでＤＭＡ
Ｃ出力アドレスを監視することにより、どのＤＭＡＣチ
ャネルからのデータ転送が実行されているかを判別する
ことが可能になる。

【００４８】図１９は、図１３を用いて説明したデータ
ラッチ５−１あるいは５−２の回路ブロック図である。
これらは本発明におけるデータ保持手段を構成する。こ
の回路は、図１３に示すバッファコントローラ２の制御
信号により、データのラッチ及びデータの出力を行な
う。即ち、システムバス側には、２個１組で全部で４組
のフリップフロップ５０−１〜５０−８が設けられてい
る。また、入力バス側には、同様に２個１組で全部で８
個のフリップフロップ５１−１〜５１−８が設けられて
いる。各フリップフロップに書き込まれた矢印は、デー
タの出力方向を示す。また、各フリップフロップは、＊
印の端子に制御信号が入力し、これがアクティブになっ
た場合には出力側にデータが出力され、インアクティブ
になった場合にはハイインピーダンス状態になるように
動作する。なお、各フリップフロップは何れも、それぞ
れ８ビット即ち単位データ１個を格納する構成のものと
する。また、図中、パルス記号の書き込まれたフリップ
フロップは、データラッチ用のパルスが入力すると入力
端子に送り込まれたデータをラッチするよう動作する。

【００４９】以上の構成によって、このデータラッチ回
路は、システムバス側から３２ビットのデータが入力す
ると、一斉に左側のフリップフロップ５０−１〜５０−
８にデータがラッチされ、その後制御によって何れかの
フリップフロップから順に単位データ分ずつ入出力バス
側に出力されるよう動作する。また、入力バス側から８
ビットのデータが入力すると、右側のフリップフロップ
５１−１〜５１−８の何れかに順にそのデータが保持さ
れる。そして、単位データを３個保持し４個目の単位デ
ータが入力すると、一括してシステムバス側にこれらの
データが出力されるよう動作する。

【００５０】図２０にＤＭＡＣ０用（受信用）バッファ
コントローラのブロック図を示す。これは、入出力モジ
ュールからメインメモリへのデータ転送の際に、ＤＭＡ
Ｃの転送データを制御する格納制御手段のブロック図で
ある。コンパレータ６１は、図１３のアドレスラッチ４
−１即ちアドレス保持手段に格納されたアドレスと、次
にアクセスするデータのアドレスを比較して、両者が一
致するかどうかを判断するための回路である。両者が一
致した場合にはコンパレータ６１の出力はアクティブ即
ちＨＩＧＨとなる。また、このバッファコントローラ６
２には、有効性識別手段としてＶＢＩＴ６３が設けられ
ている。この実施例では、図１９で説明したようにデー
タ保持手段に保持される単位データは３個でよい。即ち
３個の単位データを保持し、４個目の単位データが入力
するとその４個目の単位データをこれまで保持していた
３個の単位データとともに一括してシステムバス側へ転
送すればよい。

【００５１】従って、単位データは３個保持できればよ
い。そのため有効性識別手段は３個設けるようにしてい
る。その他にこのバッファコントロール部には、ＩＯＲ
Ｄ−Ｎ信号、ＩＯＷＲ−Ｎ信号、バスコントローラから
のＭＲＤＹ−Ｎ信号が入力され、データラッチ回路及び
アドレスラッチ回路に制御信号を出力する構成となって
いる。またバスコントローラ３に対しメモリアクセス要
求信号ＭＲＤＯ−Ｎ、ＭＷＲＯ−Ｎ、ＭＲＤ１−Ｎ、Ｍ
ＷＲ１−Ｎを出力する構成とされ、更にＤＭＡＣに対し
ＩＯＲＤＹ−Ｎ信号を出力する構成とされている。

【００５２】図２１にＤＭＡＣ１用（送信用）バッファ
コントローラのブロック図を示す。このバッファコント
ローラは、メインメモリから入出力モジュールに対しデ
ータを転送する場合に使用される格納制御手段のブロッ
ク図である。この格納制御手段にもアドレスを比較する
コンパレータ６４が設けられている。またバッファコン
トローラ本体６５には、データの有効性識別手段６６が
設けられている。この有効性識別手段６６は、図１３に
示すデータラッチ５−２に格納された３２ビットのデー
タが有効であるかどうかを表示する構成となっている。
その他の信号の構成は図２０に示すバッファコントロー
ラと同様であるため説明を省略する。

【００５３】図２２（ａ）は、論理ＯＲゲートのブロッ
ク図である。この論理ＯＲゲートは、図２０に示すバッ
ファコントローラと図２１に示すバッファコントローラ
の出力するＩＯＲＤＹＯ−Ｎ信号とＩＯＲＤＹ１−Ｎの
信号について、その論理和をとって信号ＩＯＲＤＹ−Ｎ
を出力する回路である。図２２の（ｂ）には論理ＯＲゲ
ートの真理値説明図を示す。図に示すように、図（ａ）
に示す論理ＯＲゲートは、入力信号Ａ、Ｂが共にＨＩＧ
Ｈの場合に出力ＹをＨＩＧＨにする。

【００５４】図２３にアドレスラッチ部ブロック図を示
す。このアドレスラッチ部はアドレス保持手段として機
能する。図の右側からＤＭＡＣの出力するアドレス信号
が入力し、左側にシステムバス側に対し出力されるべき
アドレス信号が得られる。ＢＡＮＫ０レジスタ１１１−
１及びＢＡＮＫ１レジスタ１１１−２は、先に説明した
ＤＭＡＣの出力するアドレス信号に付加される信号を格
納するレジスタである。また、アドレスラッチ４−１
は、３個のフリップフロップ４−１１、４−１２及び４
−１３から構成される。これらによって、ＤＭＡＣの出
力するアドレス信号ＩＯＡ１７〜０２が保持される。ま
たアドレスラッチ４−２にも３個のフリップフロップ４
−２１、４−２２及び４−２３が設けられている。そし
て、図に示すような制御信号によって、ＤＭＡＣ出力ア
ドレスのラッチ及びラッチアドレスのシステムバスへの
出力が制御される。これらの制御信号は何れも先に説明
したバッファコントローラ３から出力される。

【００５５】図２４はＤＭＡＣ０用の有効性識別手段動
作説明図を示す。先に説明したバッファコントローラ２
に設けられた有効性識別手段は、ＶＢＩＴ＃０とＶＢＩ
Ｔ＃１とＶＢＩＴ＃２の３個のビットで構成される。こ
れらはそれぞれデータラッチ回路にラッチされた各単位
データが有効か否かを示す。即ち、“０”の場合は無
効、“１”の場合は有効であることを示す。ＶＢＩＴ＃
０はラッチデータのビット７〜ビット０に対応し、ＶＢ
ＩＴ＃１はラッチデータのビット１５〜ビット８に対応
し、ＶＢＩＴ＃２はラッチデータのビット２３〜ビット
１６に対応している。そして、図に示す矢印のように各
ビットの内容が変化する。矢印の中間に示した［１］〜
［１０］の番号は、それぞれ後で図２６、図２７に示す
ような動作状態となることを表わしている。

【００５６】図２５にＤＭＡＣ１用の有効性識別手段動
作説明図を示す。ＤＭＡＣ１用の場合、ＶＢＩＴは１個
でよく、データラッチ回路にラッチされたデータが無効
の場合“０”、有効の場合“１”となる。その状態は矢
印のように遷移し、各状態における動作は、図２８にお
いて対応する［１］〜［３］の記述で説明する。図２６
はＤＭＡＣ０の動作遷移トリガ条件の［１］〜［７］ま
での場合を示す。また、図２７には［８］〜［１０］ま
での状態を示す。この図に示すように、例えば［１］に
おいては、ＶＢＩＴ即ち、有効性識別手段の内容が、全
て“０”の場合であって、アドレスＩＯＡ０１とＩＯＡ
００が“０”であり、更にアドレスＩＯＡ１８が“１”
の場合でＩＯＷＲがＬＯＷである場合には、ＢＵＦライ
トの処理が実行される。この具体的な動作は、図２９以
下で説明するが、図に示したような各条件がそろうと、
それぞれ所定のデータの移動が発生することになる。

【００５７】図２８にＤＭＡＣ１による動作遷移トリガ
条件を示す。ここではそれぞれ図２５の［１］〜［３］
までの条件が揃った場合のデータの移動を示している。
各動作内容は図２８の下部に示したとおりである。図２
９〜図３９には入出力モジュールからメインメモリへの
データ転送の際の、上記本発明の装置の、考えられる全
ての具体的な動作を図解して表わしている。例えば図２
９の先頭部分に示すように、ＤＭＡＣ０の出力するアド
レスＡＤＲがＡ１は“０”、Ａ０が“０”であって、Ｄ
ＭＡＣ０の出力するデータがＡの場合、全てのＶＢＩＴ
が０となっていても、データＡはメインメモリへ８ビッ
ト分直接ライトされる。即ち、図２９、３０で、データ
Ａ、Ｂ、Ｃ、Ｄが入力した場合には、直接メインメモリ
へそのままデータを書き込む従来と同様の処理が実行さ
れている。

【００５８】ここで、図３０に示すようにデータＺが入
力した場合には、この実施例では、バッファ即ちデータ
保持手段に対しそのデータＺが一時保持される。この場
合、ＶＢＩＴ＃０がその内容を０から１に変化させ、こ
の部分の単位データが有効であることを示している。ま
た、同様の構成で表わした図３２において、データＺに
続いてデータＹが入力した場合、そのデータＹはデータ
保持手段であるバッファに保持され、同時にＶＢＩＴ＃
１が０から１に切り替わる。なお、この動作は、データ
ＺとデータＹとのアクセスアドレスに連続性がある場合
に実行され、連続性がない場合には、図３１と図３２に
示したデータＡ、Ｂ、Ｃ、Ｄについての処理が実行さ
れ、これらのデータについてはそれぞれメインメモリに
従来どおりの方法で単独で書き込まれる。

【００５９】また、図３３において、データ転送の終了
直前に、バッファに対しデータＺのみが格納されている
場合には、このデータは最後にメインメモリに対し書き
込まれ、ＶＢＩＴ＃０が１から０に切り替わる。また、
バッファに対し、データＹ及びＺが格納されている場合
には、これらが一括してメインメモリに格納される。次
のデータＸ、Ｙ、Ｚが保持されている場合も同様であ
る。図３５に示すようにデータＺ、Ｙに続いてデータＸ
が入力した場合には、ＶＢＩＴ＃２が０から１に切り替
わり、バッファに３個の単位データＸ、Ｙ、Ｚが保持さ
れる。そして図３７において、これらとアドレスの連続
するデータＷが入力した場合には、バッファから単位デ
ータＸ、Ｙ、Ｚが、今入力したデータＷとともにシステ
ムバスに送り出され、ＢＵＦライト動作が実行される。
これが本発明で最も効果的な動作となる。これによっ
て、従来、システムバスに対し４回のアクセスを行なっ
ていたものについて、１回のアクセスでこれらのデータ
の書き込みができることになる。

【００６０】図４０〜図４４は、メインメモリから入出
力モジュールに対しデータの転送を行なう場合に考えら
れる全てのデータ転送形態を示したものである。例えば
図４０の先頭に示された例は、メインメモリからＷ、
Ｘ、Ｙ、Ｚの４個の単位データが一括して転送された場
合、バッファにＷ、Ｘ、Ｙのデータが格納され、Ｚのデ
ータはそのまま入出力モジュールに転送される。その後
はバッファに格納されたデータＹ、Ｘ、Ｗが順に入出力
モジュールに転送される。ＶＢＩＴは、１個でも単位デ
ータがバッファに格納されている場合、データが有効で
ある旨の表示を行なう。他の図は、それぞれメインメモ
リから転送された何れかの単位データを選択して、まず
入出力モジュールに転送し、その後別のデータを送るケ
ースを表わしている。図４５には、図１３に示したバス
コントローラ３の入出力信号を示すブロック図を図示し
た。これによってシステムバスに対するタイミングの生
成が行なわれる。

【００６１】図４６から図４９までは、本発明の第５発
明以下の実施例を示す。この説明は後で行なう。図５０
〜図５３には受信ディスクリプタリードサイクルタイム
チャートを示す。また、図５４〜図５６には受信バッフ
ァライトサイクルタイムチャートを示す。更に図５７〜
図５９には受信ディスクリプタライトサイクルタイムチ
ャートを示す。また、図６０〜図６３には送信ディスク
リプタリードサイクルタイムチャートを示す。また、図
６４〜図６７には送信バッファリードサイクルタイムチ
ャートを示す。そして、図６８〜図７１には送信ディス
クリプタライトサイクルタイムチャートを示す。

【００６２】上記のような図を用いて、回線からデータ
を受信した場合の具体的な動作について説明する。ま
ず、システムバスに接続されたプロセッサは、図１５に
示した処理フローチャート及び図１６に示したメモリマ
ッピングに従ってＤＭＡＣ０即ち受信用ＤＭＡＣ７−１
のディスクリプタを１０００００番地から設定する。な
おこのアドレスは５１２キロバイト単位で任意である
が、本実施例では例えば１０００００（Ｈ）に設定す
る。図１３に示したＢＡＮＫ０レジスタ１１１−１に
は、上位ビットである１を設定する。またディスクリプ
タ内のデータバッファアドレスには４００００（Ｈ）を
設定する。またディスクリプタ内の制御コードにＤＭＡ
イネーブルを意味するコードを書き込む。更にＤＭＡＤ
ＲＥＧ０にディスクリプタの先頭アドレスを設定する。
なお、これにはＢＡＮＫ０レジスタ１１１−１で与えら
れるアドレス以外のアドレスを設定することにする。こ
の実施例では０００００（Ｈ）となる。

【００６３】次にＤＭＡＣ０を起動する。これはＤＭＡ
Ｃ７−１をイネーブル状態にすることを意味する。更に
ＳＩＵ６を受信可能状態にする。これも受信イネーブル
状態にすることを意味する。ここでＤＭＡＣ７−１をイ
ネーブル状態にすると、ＤＭＡＣ７−１はＤＭＡディス
クリプタをメモリからリードする。その時の出力アドレ
スは０００００（Ｈ）から開始され、６バイト分リード
される。なおリードするバイト数は使用するＤＭＡＣに
より任意の数であるが、この実施例では６バイトとし
た。

【００６４】図１３に示すＤＭＡＣ７−１の出力アドレ
スは、アドレスラッチ回路４−１とバッファコントロー
ラ３に入力される。バッファコントローラ３ではＤＭＡ
Ｃ７−１の出力からアドレスを識別し、図２６から図２
７に示す動作遷移トリガ条件により、ＶＢＩＴ＃２〜Ｖ
ＢＩＴ＃０の動作遷移を行なう。ＶＢＩＴ＃２〜ＶＢＩ
Ｔ＃０は、初期状態で全て０である。本実施例の場合
は、ＶＢＩＴ＃２は０、ＶＢＩＴ＃１は０、ＶＢＩＴ＃
０は０、アドレスＩＯＡ０１は０、ＩＯＡ００は０、Ｉ
ＯＡ１８は０、ＩＯＲＤがＬＯＷであるため、図２６の
［５］の条件を満足する。これはカレントアドレス即ち
ＤＭＡＣ出力アドレスによるメインメモリリードを示し
ている。

【００６５】バッファコントローラ２はＶＢＩＴ＃２〜
ＶＢＩＴ＃０を０にセットし、即ちこれを変化させずに
バスコントローラ３にメインメモリリードタイミングの
生成を指示する。バスコントローラ３はバッファコント
ローラ２からメインメモリリードの指示を受けると、図
５０〜図５３に示すタイミングによってシステムバスを
介し、メインメモリからデータをリードする。同様のシ
ーケンスにより６バイトの受信後ＤＭＡＣ０のディスク
リプタを、図５０〜図５３に示すタイミングによりリー
ドする。リードするとＤＭＡＣ０は受信可能状態とな
る。回線からデータを受信すると、ＳＩＵ６は、受信Ｄ
ＭＡＣ７−１即ちＤＭＡＣ０に対しＤＭＡ転送要求を出
力する。ＤＭＡＣ０はＤＭＡ転送要求を受けると、バッ
ファコントローラ２に図５４〜図５６に示すタイミング
でアドレスデータ及び制御信号を出力する。

【００６６】バッファコントローラ２では図２４及び図
２６、２７に示すＶＢＩＴ動作遷移に従い、ＶＢＩＴ＃
〜ＶＢＩＴ＃０を変化させる。この実施例ではＤＭＡＣ
０に対する受信バッファアドレスを４００００（Ｈ）と
しているため、ＤＭＡＣ０からの出力アドレスはＶＢＩ
Ｔ＃２は０、ＶＢＩＴ＃０は０、ＩＯＡ０１は０、ＩＯ
Ａ００は０、ＩＯＡ１８は１、ＩＯＷＲはＬＯＷとなり
図２６の［１］の条件を満足する。 これはＤＭＡＣ７
−１から出力されるデータをデータラッチ回路にラッチ
することを示している。バッファコントローラ２はＤＭ
ＡＣ０からのデータがＩＯＡＯ＝０、ＩＯＡ１＝０であ
るという条件に従いＤＬＡＣＨＯ＃０信号を出力する。
ＤＬＡＣＨＯ＃０信号が出力されると、データラッチ回
路５−１の該当バイトにデータがラッチされる。この実
施例では、ＤＢＵＳ０７からＤＢＵＳ００に対応したバ
イトとなる。このラッチ終了でＩＯＲＤＹＯ−Ｎを出力
し、ＤＭＡＣ０に本サイクルの終了を通知する。

【００６７】ＤＭＡＣ０はＩＯＲＤＹ−Ｎを受信する
と、続いてＳＩＵ６からのデータ転送要求があればデー
タ受信中と判断し、ＩＯＷＲ−Ｎ信号を再びアクティブ
とする。アクセスアドレスはプラス１されたアドレスが
出力される。バッファコントローラ２は最初のアクセス
時と同様に図２４及び２６、２７に従い、データラッチ
回路にデータをラッチするかメインメモリに対しアクセ
スするかを決定する。この実施例ではバッファにライト
を行なう。ＶＢＩＴ＃２〜ＶＢＩＴ＃０はＶＢＩＴ＃２
は０、ＶＢＩＴ＃１は１、ＶＢＩＴ＃０は１となってい
る。従って同様にＶＢＩＴ＃２は１、ＶＢＩＴ＃１は１
となるまでＤＭＡ転送が行なわれる。図２６における
［４］の条件がそろうと、バスコントローラはバッファ
へのライトを行なわずシステムバスに対しアクセスを行
い、バッファに格納されているデータと合わせてメイン
メモリに書き込みを行なう。本実施例では４バイトの転
送が行なわれる。

【００６８】このような受信データの転送タイミングは
図５０〜図５３に示している。ＤＭＡＣ０は受信データ
転送終了の指示をＳＩＵ６から受信すると、ディスクリ
プタにＤＭＡ転送時のステータス書き込みを行なう。バ
ッファコントローラ２はディスクリプタへのライトアク
セスをＩＯＷＲ−Ｎ信号とＩＯＡ１８により認識し、Ｖ
ＢＩＴ＃２〜ＶＢＩＴ＃０の状態により、有効データが
データラッチ回路５−１にラッチされれているか否かを
識別する。そして有効データが格納されている場合に
は、そのデータをメインメモリに書き込み、その後ディ
スクリプタへの書き込みを行なう。ＤＭＡＣ０のディス
クリプタライトのタイミングは図５７〜５９に示してい
る。

【００６９】以上により回線からのデータ受信時のデー
タ転送が完了する。同様にして送信時のデータ転送も行
なわれる。その時のＶＢＩＴの遷移とバッファへの書き
込みタイミングや、メインメモリからのデータリードの
タイミングは図２５、図２８、図３４〜３７及び図６０
〜図７１に示す。送信用ＤＭＡＣ７−２の動作タイミン
グと受信用ＤＭＡＣ７−１の動作タイミングの違いは、
送信データのリード時、メインメモリからのデータリー
ドを４バイトリードし、データラッチ回路５−２に格納
し、連続アドレスへのアクセス時はメインメモリからの
リードを行なわず、データラッチ５−２からのデータを
リードすることにより行なうようにした点にある。また
ＤＭＡ転送終了時の検出方法は、ＤＭＡＣ７−１と同様
に行い、その時の処理方法がＶＢＩＴのリセットのみで
ある点で異なる。その他のタイミングはほぼＤＭＡＣ７
−１と同様の動作となる。従ってＤＭＡＣ７−２の動作
の詳細については重複する説明を省略する。

【００７０】図４６は第５発明の装置実施例ブロック図
である。第１発明から第４発明までの装置は、ＤＭＡＣ
１２−０がメインメモリをアクセスする場合のアドレス
が連続している時その効果を発揮する。一方、複数ＤＭ
Ａチャネルを内蔵したＤＭＡＣを使用した場合、ＤＭＡ
Ｃが出力するデータバッファアドレスの切り替えが頻繁
に発生するようなケースもある。その場合、図１や図１
３の実施例のみでは効果が低下する。即ち端数のデータ
が頻発し、その転送処理が多くなるとデータの転送効率
が低下する。

【００７１】第５発明はこのような場合に適するもの
で、予めデータ保持手段２２とアドレス保持手段２２の
組を複数組持つようにしている。即ち、入出力モジュー
ル１０とメインメモリ１１との間のデータ転送をＤＭＡ
コントローラ１２−０により行なう場合において、デー
タバッファ部１３−２には、アドレス保持手段２１−１
〜２１−３、データ保持手段２２−１〜２２−３、有効
性識別手段２３−３〜２３−３というように３組の転送
制御用の回路が設けられている。

【００７２】このような構成にすると、例えば、ＤＭＡ
コントローラ１２−０がメインメモリ１１に対しデータ
を転送する場合、メインメモリ１１のそれぞれ異なる領
域１１−１０〜１１−３０に書き込まれるデータについ
て、ＤＭＡコントローラ１２−０が転送動作の並行処理
を行なう場合、アドレスの連続性を監視し、アドレスが
連続するには、同一のデータ保持手段に順に単位データ
を保持し、アドレスが不連続の場合には、他のアドレス
保持手段を参照し、アドレスの連続性のあるデータ保持
手段にそのデータを保持する。このように転送データを
振り分けることによって、転送データが、ＤＭＡコント
ローラ１２−０によって比較的ばらばらにアクセスされ
たような場合においても、データ保持手段２１−１〜２
１−３を効率的に使用して、システムバスのアクセス回
数を減少させることができる。

【００７３】図４７は、第６発明の装置実施例ブロック
図である。この構成は、図４６に示すものとほぼ同様で
あって、データ転送方向が異なるのみであるため、具体
的な説明は省略するが、やはりメインメモリ１１に格納
された転送用データのアクセスアドレスが動作ＤＭＡチ
ャネルが切り替わる事によって頻繁に切り替えられるよ
うな場合に有効である。図４８に第７発明のアドレス空
間説明図を示す。図４６及び図４７に示す装置の場合、
アクセスされるアドレスと各アドレス保持手段２１−１
〜２１−３の中に格納されたアドレスとを、その都度全
て比較し、どのデータ保持手段２２−１〜２２−３にデ
ータを保持するかを決定する処理が必要となる。図４８
に示すものは、このような処理をできるだけ簡潔に高速
に行なうために工夫されたものである。この場合、ＤＭ
ＡＣの出力するアドレスが１対１で、各アドレス保持手
段２１−１〜２１−３、データ保持手段２２−１〜２２
−３及び有効性識別手段２３−１〜２３−３の組に対応
づけられる。即ち、下位ビットは同一のアドレスであっ
て上位ビットによってどの組に属するデータかが判別で
きる。従って、ＤＭＡＣの出力するアドレス信号を見れ
ば、直ちにどの組のデータ保持手段２２−１〜２２−３
に保持させるべきデータかが判別でき、アドレス保持手
段２１−１〜２１−３の参照をその都度必要としない。
第８発明も同様である。

【００７４】図４９に、第５発明の装置の具体例ブロッ
ク図を示す。この装置は、具体的には回線制御部７とシ
ステムバス１０３の間にｎ組のデータバッファ部８−１
〜８−ｎが挿入されている。これらはデータバッファコ
ントローラ９により動作を制御される。例えばこのよう
な結線によって第５発明が実施される。即ち、まず、デ
ータバッファ部８−１に対し、既に説明した第１発明の
装置と同様のデータ転送を行なう。データバッファコン
トローラ９は、例えばデータバッファ部８−１にラッチ
されているアドレスをラッチしており、ＤＭＡＣからの
出力アドレスと比較を行なっている。比較の結果、上位
アドレスが同じアドレスであれば、データバッファ部８
−１に継続動作を指示する。継続動作の指示を受けたデ
ータバッファ部８−１は既に説明したとおりのデータ転
送やデータ保持動作を継続する。

【００７５】ここで動作ＤＭＡチャネルが切り替わる
と、データ転送アドレスの連続性が損なわれる。従っ
て、データバッファコントローラ９はデータバッファ部
８−１に対しデータ転送動作の中止を指示する。データ
バッファ部８−１はこの動作中止指示を受信するといっ
たん動作を中断する。そして、この時データバッファ部
８−１は、データ転送動作の再開が可能な状態で動作を
中断する。データバッファコントローラ９は、切り替わ
ったＤＭＡチャネルの出力アドレスをラッチしているデ
ータバッファ部を捜す。そしてもしラッチしているデー
タバッファ部があればそのデータバッファ部にデータ転
送の再開を指示する。データ転送の再開指示を受信した
データバッファ部は、再び通常の転送動作を再開する。

【００７６】しかし、切り替わったＤＭＡチャネルの出
力アドレスがどのデータバッファ部にもラッチされてい
ないような場合には、データバッファ部の任意のバッフ
ァに対し選択信号を出力し、そのバッファの使用が開始
される。選択されたデータバッファ部は、既に説明した
データ転送やデータ保持の動作を実行する。何れのアド
レス保持部ともアドレスが一致しない場合には、やはり
任意のデータバッファ部に対し選択信号を出力して、そ
のデータバッファ部をデータ転送に使用することにな
る。それ以外の動作は既に説明した実施例と同様であ
る。

【００７７】以上の本発明の装置の動作をまとめると次
のようになる。まず基本的には、入出力モジュールから
メインメモリに対しデータを転送する場合、単位データ
を３個データ保持手段に順に保持し、４個目の単位デー
タがデータ保持手段に入力すると同時にそのデータは一
括されて、１回のシステムバスアクセスによりメインメ
モリに転送される。これらはデータのアクセスアドレス
に連続性のある場合に実行され、その制御のトリガはア
ドレス保持手段や有効性識別手段の出力による。

【００７８】また、最後に端数の単位データが残った場
合、有効性識別手段の出力によりこれを認識し、格納制
御手段が最後までその単位データをメインメモリに転送
制御する。この場合、ＤＭＡＣは特にそのような動作を
意識せずに通常の転送動作を行なうことができる。なお
このような後処理のトリガは、ＤＭＡＣが転送動作終了
時に、メインメモリに対し動作制御コードのアクセスを
するのを、アクセス検知手段が検知することにより得ら
れる。

【００７９】逆に、メインメモリから入出力モジュール
にデータを転送する場合、メインメモリは常に一括して
単位データ４個分のデータを出力するから、これがいっ
たんデータ保持手段に保持され、単位データ分ずつ順に
入出力モジュール側へ転送される。これらの制御タイミ
ングもやはりアドレス保持手段とデータ有効性識別手段
等の出力信号に基づく。

【００８０】本発明は以上の実施例に限定されない。入
出力モジュールは通信制御用のものに限らず記憶装置そ
の他各種の機能を持つモジュールであってよい。また、
メインメモリはシステムバスに接続された大容量メモリ
であればよく、また複数のメインメモリが設けられてい
るようなシステムにも本発明の適用が可能である。ま
た、アドレス保持手段、有効性識別手段、格納制御手段
等は、それぞれ上記機能を備えた異なる構成の回路ブロ
ックに置き換えて差し支えなく、これらは別々に設けら
れてもよいし、また一括してメモリ上に構成されるもの
であってもよい。もちろん、入出力バスのバス幅やシス
テムバスのバス幅等は自由に拡大縮小して差し支えな
い。

【００８１】

【発明の効果】以上説明した本発明のデータ転送装置
は、入出力バスのバス幅の整数倍のバス幅を持つシステ
ムバスに対しデータ転送を行なう場合に、そのデータを
データ保持手段に一時的に保持し、ＤＭＡＣの出力する
データアクセスのためのアドレスをアドレス保持手段に
一時的に保持し、有効性識別手段によってデータ保持手
段中の各単位データごとのデータの有効性を表示し、格
納制御手段がアドレス保持手段と有効性識別手段とを参
照しながら、連続性のある単位データのメインメモリへ
の転送を制御するようにしたので、ＤＭＡＣはシステム
バスのバス幅を意識することなくデータ転送ができ、ま
たシステムバスは、単位データをシステムバスのバス幅
分だけ集めてからアクセスされるので、転送効率が著し
く向上する。

【００８２】逆方向の転送の場合にも同様である。ま
た、メインメモリ上の所定の領域にＤＭＡＣの動作制御
コードを格納し、ＤＭＡＣがその動作制御コードの内容
に従ってデータ転送動作の開始と終了を実行する場合
に、アクセス検出手段がＤＭＡＣによるデータ転送終了
時のアクセスを検出したとき、データ保持手段に保持さ
れた有効な単位データを転送処理するようにしたので、
単位データのデータ量がシステムバスのバス幅の整数倍
分だけなくても、半端になる単位データの転送処理が確
実に行える。

【００８３】さらに、データ保持手段とアドレス保持手
段とを複数組設け、複数のデータ群の転送動作を並行処
理する場合、各データの転送動作ごとに全てのアドレス
保持手段を参照してアドレスの連続性があるものを検出
し、対応するデータ保持手段にその単位データの一時保
持を指示するようにしたので、ＤＭＡＣによって単位デ
ータが不連続に取り込まれてメインメモリに転送されよ
うとする場合に、その転送効率を高めることができる。
この場合に、ＤＭＡＣの出力するデータアクセスのため
のアドレス空間をデータ保持手段とアドレス保持手段の
組ごとに区別して割り当てることにより、データ一時保
持のためのデータ保持手段選択動作を容易に高速に行な
うことができる。

【図面の簡単な説明】

【図１】第１発明の装置実施例ブロック図である。

【図２】一般の計算機システムブロック図である。

【図３】従来の入出力装置内部ブロック図である。

【図４】一般のシステムバス構成説明図である。

【図５】従来のバス幅変換バッファ内部ブロック図であ
る。

【図６】図４のデータバッファ制御信号とＩＯＡ０１、
ＩＯＡ００の関係説明図である。

【図７】図４の装置のメモリマッピング説明図である。

【図８】図３の装置の入出力モジュール入出力信号説明
図である。

【図９】従来装置のバスコントローラ入出力信号説明図
である。

【図１０】従来装置のライトサイクルタイムチャートで
ある。

【図１１】従来装置のリードサイクルタイムチャートで
ある。

【図１２】第２発明の装置の実施例ブロック図である。

【図１３】本発明の具体的な実施例を示す主要部ブロッ
ク図である。

【図１４】ＤＭＡＣ制御メモリ構造説明図である。

【図１５】データ転送動作フローチャートである。

【図１６】動作制御コードに着目したメモリ空間マップ
説明図である。

【図１７】アドレス生成方式説明図である。

【図１８】識別用信号内容説明図である。

【図１９】データラッチ回路（データ保持手段）ブロッ
ク図である。

【図２０】ＤＭＡＣ０用（受信用）バッファコントロー
ラのブロック図である。

【図２１】ＤＭＡＣ１用（送信用）バッファコントロー
ラのブロック図である。

【図２２】論理ＯＲゲートの説明図で、（ａ）はブロッ
ク図、（ｂ）は真理値である。

【図２３】アドレスラッチ部（アドレス保持手段）のブ
ロック図である。

【図２４】ＤＭＡＣ０用の有効性識別手段動作説明図で
ある。

【図２５】ＤＭＡＣ１用の有効性識別手段動作説明図で
ある。

【図２６】ＤＭＡＣ０の動作遷移トリガ条件説明図（そ
の１）である。

【図２７】ＤＭＡＣ０の動作遷移トリガ条件説明図（そ
の２）である。

【図２８】ＤＭＡＣ１の動作遷移トリガ条件説明図であ
る。

【図２９】ＤＭＡＣ０データ転送状態（その１）であ
る。

【図３０】ＤＭＡＣ０データ転送状態（その２）であ
る。

【図３１】ＤＭＡＣ０データ転送状態（その３）であ
る。

【図３２】ＤＭＡＣ０データ転送状態（その４）であ
る。

【図３３】ＤＭＡＣ０データ転送状態（その５）であ
る。

【図３４】ＤＭＡＣ０データ転送状態（その６）であ
る。

【図３５】ＤＭＡＣ０データ転送状態（その７）であ
る。

【図３６】ＤＭＡＣ０データ転送状態（その８）であ
る。

【図３７】ＤＭＡＣ０データ転送状態（その９）であ
る。

【図３８】ＤＭＡＣ０データ転送状態（その１０）であ
る。

【図３９】ＤＭＡＣ０データ転送状態（その１１）であ
る。

【図４０】ＤＭＡＣ１データ転送状態（その１）であ
る。

【図４１】ＤＭＡＣ１データ転送状態（その２）であ
る。

【図４２】ＤＭＡＣ１データ転送状態（その３）であ
る。

【図４３】ＤＭＡＣ１データ転送状態（その４）であ
る。

【図４４】ＤＭＡＣ１データ転送状態（その５）であ
る。

【図４５】バスコントローラブロック図である。

【図４６】第５発明の装置実施例ブロック図である。

【図４７】第６発明の装置実施例ブロック図である。

【図４８】第７発明のアドレス空間説明図である。

【図４９】第５発明の装置の具体例ブロック図である。

【図５０】受信ディスクリプタリードサイクルタイムチ
ャート（その１）である。

【図５１】受信ディスクリプタリードサイクルタイムチ
ャート（その２）である。

【図５２】受信ディスクリプタリードサイクルタイムチ
ャート（その３）である。

【図５３】受信ディスクリプタリードサイクルタイムチ
ャート（その４）である。

【図５４】受信バッファライトサイクルタイムチャート
（その１）である。

【図５５】受信バッファライトサイクルタイムチャート
（その２）である。

【図５６】受信バッファライトサイクルタイムチャート
（その３）である。

【図５７】受信ディスクリプタライトサイクルタイムチ
ャート（その１）である。

【図５８】受信ディスクリプタライトサイクルタイムチ
ャート（その２）である。

【図５９】受信ディスクリプタライトサイクルタイムチ
ャート（その３）である。

【図６０】送信ディスクリプタリードサイクルタイムチ
ャート（その１）である。

【図６１】送信ディスクリプタリードサイクルタイムチ
ャート（その２）である。

【図６２】送信ディスクリプタリードサイクルタイムチ
ャート（その３）である。

【図６３】送信ディスクリプタリードサイクルタイムチ
ャート（その４）である。

【図６４】送信バッファリードサイクルタイムチャート
（その１）である。

【図６５】送信バッファリードサイクルタイムチャート
（その２）である。

【図６６】送信バッファリードサイクルタイムチャート
（その３）である。

【図６７】送信バッファリードサイクルタイムチャート
（その４）である。

【図６８】送信ディスクリプタライトサイクルタイムチ
ャート（その１）である。

【図６９】送信ディスクリプタライトサイクルタイムチ
ャート（その２）である。

【図７０】送信ディスクリプタライトサイクルタイムチ
ャート（その３）である。

【図７１】送信ディスクリプタライトサイクルタイムチ
ャート（その４）である。

【符号の説明】

１０ 入出力モジュール １１ メインメモリ １２−０ ＤＭＡＣ（ダイレクトメモリアクセスコント
ローラ） １３−０ データバッファ部 １４ システムバス １５ 入出力バス ２１ アドレス保持手段 ２２ データ保持手段 ２３ 有効性識別手段 ２４ 格納制御手段 ２５ アクセス検出手段

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ダイレクトメモリアクセスコントローラ
   を用いて、入出力モジュールとメインメモリとの間でデ
   ータ転送を行う場合に、 前記メインメモリの接続されたシステムバスのバス幅
   が、前記入出力モジュールの接続された入出力バスのバ
   ス幅の整数倍であるものにおいて、 前記入出力モジュールと前記メインメモリとの間を転送
   されるデータを一時的に保持するデータ保持手段と、 前記ダイレクトメモリアクセスコントローラの出力する
   データアクセスのためのアドレスを一時的に保持するア
   ドレス保持手段と、 前記データ保持手段に保持されたデータについて、前記
   入出力バス幅に相当する単位データごとにデータの有効
   性を表示する有効性識別手段と、 前記ダイレクトメモリアクセスコントローラがデータ転
   送動作を実行するとき、前記データ保持手段と前記アド
   レス保持手段と前記有効性識別手段を使用して、その転
   送動作を制御する格納制御手段とを備え、 前記データの入出力モジュールからメインメモリへの転
   送時、 前記格納制御手段は、 前記有効性識別手段が、データ保持手段に保持された全
   ての単位データを無効と表示しているとき、データ保持
   手段へその単位データの一時保持を指示し、 前記有効性識別手段が、データ保持手段に保持された一
   部の単位データが有効と表示しているとき、前記アドレ
   ス保持手段を参照して、アドレスの連続性があれば、デ
   ータ保持手段へ新たにその単位データの一時保持を指示
   し、 アドレスの連続性がなければ、データ保持手段に保持さ
   れた有効な単位データのみを一括してメインメモリに転
   送し、 前記データ保持手段が一杯になったとき、そこに保持さ
   れた全ての単位データを一括して前記メインメモリに転
   送することを特徴とするデータ転送装置。
2. 【請求項２】 ダイレクトメモリアクセスコントローラ
   を用いて、入出力モジュールとメインメモリとの間でデ
   ータ転送を行う場合に、 前記メインメモリの接続されたシステムバスのバス幅
   が、前記入出力モジュールの接続された入出力バスのバ
   ス幅の整数倍であるものにおいて、 前記入出力モジュールと前記メインメモリとの間を転送
   されるデータを一時的に保持するデータ保持手段と、 前記ダイレクトメモリアクセスコントローラが出力する
   データアクセスのためのアドレスを一時的に保持するア
   ドレス保持手段と、 前記データ保持手段に保持されたデータについて、全デ
   ータの有効性を表示する有効性識別手段と、 前記ダイレクトメモリアクセスコントローラがデータ転
   送動作を実行するとき、前記データ保持手段と前記アド
   レス保持手段と前記有効性識別手段を使用して、その転
   送動作を制御する格納制御手段とを備え、 前記データのメインメモリから入出力モジュールへの転
   送時、 前記格納制御手段は、 前記有効性識別手段が、データ保持手段に保持された全
   てのデータを無効と表示しているとき、メインメモリか
   らデータを転送し、更にデータ保持手段へそのデータの
   一時保持を指示し、 前記有効性識別手段が、データ保持手段に保持されたデ
   ータが有効と表示しているとき、前記アドレス保持手段
   を参照して、アドレスの連続性があれば、 前記ダイレクトメモリアクセスコントローラに対して、
   前記データ保持手段に保持されたデータを前記入出力バ
   ス幅に相当する単位データに分割して、入出力モジュー
   ルへ転送するよう指示することを特徴とするデータ転送
   装置。
3. 【請求項３】 メインメモリ上の所定の領域にダイレク
   トメモリアクセスコントローラの動作制御コードを格納
   し、ダイレクトメモリアクセスコントローラがデータ転
   送動作を開始するときと終了するときに、その動作制御
   コードをアクセスするものにおいて、 このダイレクトメモリアクセスコントローラによるメイ
   ンメモリのアクセスを検出するアクセス検出手段を設
   け、 前記データの入出力モジュールからメインメモリへの転
   送時、 前記アクセス検出手段が前記ダイレクトメモリアクセス
   コントローラによるデータ転送動作終了時のアクセスを
   検出した場合、 格納制御手段は、 有効性識別手段がデータ保持手段に保持された少なくと
   も一部の単位データを有効と表示している場合、前記デ
   ータ転送動作終了前に、有効な単位データをメインメモ
   リに転送する指示を行い、その後前記有効性識別手段の
   表示を無効とすることを特徴とする請求項１記載のデー
   タ転送装置。
4. 【請求項４】 メインメモリ上の所定の領域にダイレク
   トメモリアクセスコントローラの動作制御コードを格納
   し、ダイレクトメモリアクセスコントローラがデータ転
   送動作を開始するときと終了するときに、その動作制御
   コードをアクセスするものにおいて、 このダイレクトメモリアクセスコントローラによるメイ
   ンメモリのアクセスを検出するアクセス検出手段を設
   け、 前記データのメインメモリから入出力モジュールへの転
   送時、 前記アクセス検出手段が前記ダイレクトメモリアクセス
   コントローラによるデータ転送動作終了時のアクセスを
   検出した場合、 格納制御手段は、 有効性識別手段がデータ保持手段に保持されたデータを
   有効と表示している場合、前記データ転送動作終了前
   に、その表示を無効とすることを特徴とする請求項２記
   載のデータ転送装置。
5. 【請求項５】 データ保持手段とアドレス保持手段とを
   複数組設け、複数のデータ群の転送動作を並行処理する
   場合において、 前記データの入出力モジュールからメインメモリへの転
   送時、 単位データの転送動作ごとに、全てのアドレス保持手段
   を参照し、アドレスの連続性があるものを検出した場合
   には、対応するデータ保持手段に新たにその単位データ
   の一時保持を指示することを特徴とする請求項１記載の
   データ転送装置。
6. 【請求項６】 データ保持手段とアドレス保持手段とを
   複数組設け、複数のデータ群の転送動作を並行処理する
   場合において、 前記データのメインメモリから入出力モジュールへの転
   送時、 データの転送動作ごとに、全てのアドレス保持手段を参
   照し、アドレスの連続性があるものを検出した場合に
   は、ダイレクトメモリアクセスコントローラに対して、
   対応するデータ保持手段に保持されたデータを入出力バ
   ス幅に相当する単位データに分割して、入力出力モジュ
   ールへ転送するよう指示することを特徴とする請求項２
   記載のデータ転送装置。
7. 【請求項７】 データ保持手段とアドレス保持手段とを
   複数組設け、複数のデータ群の転送動作を並行処理する
   場合において、 ダイレクトメモリアクセスコントローラの出力するデー
   タアクセスのためのアドレス空間を、前記データ保持手
   段とアドレス保持手段の組ごとに区別して割当て、 前記格納制御手段は、 前記アドレスを参照して転送データを一時保持するデー
   タ保持手段を決定することを特徴とする請求項１記載の
   データ転送装置。
8. 【請求項８】 データ保持手段とアドレス保持手段とを
   複数組設け、複数のデータ群の転送動作を並行処理する
   場合において、 ダイレクトメモリアクセスコントローラの出力するデー
   タアクセスのためのアドレス空間を、前記データ保持手
   段とアドレス保持手段の組ごとに区別して割当て、 前記格納制御手段は、 前記アドレスを参照して転送データを一時保持するデー
   タ保持手段を決定することを特徴とする請求項２記載の
   データ転送装置。