JPH066717Y2 - インバ−タの出力電圧制御回路 - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ この考案は、簡単な構成で高精度の電圧制御を行うこと
ができるインバータの出力電圧制御回路に関する。

［従来の技術］ 第２図は、従来の単相インバータの出力電圧制御回路の
構成を示すブロック図である。この図において、１ａ，
１ｂ，１ｃ，１ｄは、各々トランジスタ、ＦＥＴ（電界
効果トランジスタ）あるいは、ＧＴＯ（ゲート・ターン
オフ・サイリスタ）等のスイッチ素子であり、各々信号
Ｓａ，Ｓｂ，Ｓｃ，Ｓｄが“１”信号となった時にオン
状態となるように構成されている。スイッチ素子１ａ，
１ｂおよびスイッチ素子１ｃ，１ｄは各々直流電源Ｅの
両端間に直列接続され、また、各スイッチ素子１ａ，１
ｂ，１ｃ，１ｄにはダイオード２ａ，２ｂ，２ｃ，２ｄ
が各々逆方向に並列接続されている。３は負荷であり、
スイッチ素子１ａ，１ｂの接続点と、スイッチ素子１
ｃ，１ｄの接続点との間に介挿されている。

次に、信号Ｓａ，Ｓｂ，Ｓｃ，Ｓｄの発生回路について
説明する。５は矩形波発振器であり、設定器６によって
設定された周波数の矩形波をカウンタ７へ出力する。カ
ウンタ７のカウント結果は、ディジタル加算器８の一方
の入力端に供給され、また、その最上位ビットが信号Ｓ
ａとしてスイッチ素子１ａに供給され、信号Ｓａの反転
信号が信号Ｓｂとしてスイッチ素子１ｂに供給される。
１０は電圧指令信号Ｖｒｅｆと電圧検出器１１から供給
される負荷電圧信号Ｖｆとの偏差を０とするような制御
電圧Ｖｃを出力する偏差検出部であり、この制御電圧Ｖ
ｃははクランプ回路１２を介してＡ／Ｄ変換器１３に供
給される。Ａ／Ｄ変換器１３によってディジタル信号に
変換された電圧Ｖｃの値は、ディジタル加算器８の他方
の入力端に供給され、カウンタ７の出力信号に加算され
る。この場合、カウンタ７の出力ビット数とＡ／Ｄ変換
器１３の出力ビット数は、共に等しくｎに設定されてい
る。そして、ディジタル加算器８の出力信号の最上位ビ
ットが信号Ｓｃとしてスイッチ素子１ｃに供給され、信
号Ｓｃの反転信号が信号Ｓｄとしてスイッチ素子１ｄに
供給される。上記構成により、スイッチ素子１ａと１ｂ
が相補的にオン／オフし、また、スイッチ素子１ｃと１
ｄが相補的にオン／オフするようになっている。

次に、上記構成による従来回路の動作について説明す
る。

まず、発振器５が設定周期で発振を開始すると、信号Ｓ
ａはカウンタ７の動作により、発振器５の出力パルスを
分周したパルスとなり、例えば、第３図（イ）に示すよ
うに一定周期のパルス信号となる。また、ディジタル加
算器８の出力信号は、他方の入力端に供給される信号の
値が「０」であれば、カウンタ７の出力信号と同じ信号
になり、この結果、信号Ｓｃは信号Ｓａと同一のパルス
信号となる。一方、ディジタル加算器８の他方の入力端
に値「ｋ」の信号が供給されているときは、ディジタル
加算器８の出力信号は、カウンタ７の出力信号より常に
「ｋ」進んだ数となる。したがって、発振器５の出力パ
ルスの周期をＴ_１とすれば、ディジタル加算器８の最上
位ビット信号である信号Ｓｃは、信号Ｓａより（ｋ・Ｔ
_１）だけ先に変化する。すなわち、信号Ｓｃは信号Ｓａ
に対し、値「ｋ」に対応する分だけ位相が進んだ信号と
なる。第３図（イ）、（ロ）は信号Ｓａと信号Ｓｃの位
相差が９０°の時の状態を示している。ここで、負荷３
に電圧が印加される条件は、第２図から明らかなように
スイッチ素子１ａ、１ｄがオンでスイッチ素子１ｂ，１
ｃがオフのとき、およびスイッチ素子１ａ，１ｄがオフ
でスイッチ素子１ｂ，１ｃがオンのときのみであり、他
の場合は負荷３に電圧は印加されない。また、電圧が印
加される上記２通りの場合における電圧印加方向は、違
いに逆方向となる。したがって、第３図に示す例におい
て、負荷３に印加される電圧は同図（ハ）に示すように
なる。

ここで、位相差φと出力電圧の平均値Ｖａ（絶対値の平
均値）との関係は、φが０°のときＶａが０となり、φ
が１８０°のときＶａが最大となる。すなわち、φが０
°〜１８０°の間においては、位相差φと出力電圧平均
値Ｖａとが単調増加の関係にある。したがって、上述し
た回路においては、平均値Ｖａが指令値Ｖｒｅｆに対し
小もしくは、大であれば、位相差φを大もしくは小とし
て、ＶａをＶｒｅｆに一致させることができる。すなわ
ち、位相差φを制御することにより、出力電圧平均値Ｖ
ａを任意に制御することができる。この場合、位相差φ
が一度でも１８０°を越えてしまうと、上述した単調増
加の関係がくずれるため、平均値Ｖａを制御し得なくな
ってしまう。例えば、平均値Ｖａを最大に制御する際
に、位相差が一旦１９０°となったとすると、この場合
の平均値Ｖａは位相差１７０°のときと同様の値となる
ため、制御系は位相差φをより増大させようとする。し
かしながら、位相差φを増大させて１９０°以上にして
も、１８０°をａ°越えていれば、平均値Ｖａは位相差
φが（１８０−ａ）°のときに対応するため、平均値Ｖ
ａは逆に小さくなってしまう。

このように、位相差φが一度でも１８０°を越えてしま
うと、制御不能となってしまう。第２図に示すクランプ
回路１２は、位相差φが１８０°を越えないようにする
ために設けられたもので、制御電圧Ｖｃが所定値を越え
たときは、Ａ／Ｄ変換器１３に供給するアナログ電圧を
増大させないようにしている。

［考案が解決する問題点］ ところで、上述したクランプ回路１２においては、アナ
ログ回路特有のオフセットやドリフトがあるため、正確
なクランプが難しく、位相差φが１８０°を越すような
信号が出力されることがあった。また、クランプ回路１
２の回路構成が複雑になるとともに、その調整も面倒と
なる欠点があった。

この考案は、上述した事情に鑑みてなされたもので、位
相差φが１８０°を越すことがない正確なクランプを行
うことができ、また、クランプのための回路構成が簡単
で、かつ、その調整も不要なインバータの出力電圧制御
回路を提供することを目的としている。

［問題点を解決するための手段］ この考案は、上述した問題点を解決するために、相補的
にオン／オフする２個のスイッチ素子から成るスイッチ
素子直列対を直流電源に対し並列に接続し、かつ、前記
各スイッチ素子に逆並列にダイオードを接続して構成さ
れるインバータと、発振器から出力されるパルス信号を
カウントするカウンタと、入力端のダイナミックレンジ
が出力電圧制御信号のダイナミックレンジより狭く設定
されているアナログ／ディジタル変換器と、前記カウン
タの出力信号に前記アナログ／ディジタル変換器の出力
信号を１ビットシフトダウンして加算するディジタル加
算手段とを具備し、前記カウンタの使用最上位ビット出
力端および前記加算手段の使用最上位出力端から得られ
る各出力信号により前記スイッチ素子対のオン／オフを
各々制御するようにしたことを特徴としている。

［作用］ 前記出力電源制御信号が所定値より大きくなると、前記
アナログ／ディジタル変換器が飽和し、これにより、実
質的なクランプが行われる。

［実施例］ 以下、図面を参照してこの考案の実施例について説明す
る。

第１図は、この考案の一実施例の構成を示すブロックで
ある。この実施例が第２図に示す従来のインバータ出力
電圧制御回路と異なっているのは、アナログのクランプ
回路１２が設けられておらず、この機能をＡ／Ｄ変換器
２０が行っている点である。

さて、一般にＡ／Ｄ変換器は、供給されるアナログ電圧
がある値以上になると出力が飽和し、すべてのビットか
ら“１”信号を出力する。この実施例においては、この
特性を積極的に利用し、Ａ／Ｄ変換器２０の入力ダイナ
ミックレンジを電圧Ｖｃのダイナミックレンジより小さ
く設定し、電圧Ｖｃがある値以上になるとＡ／Ｄ変換器
２０の出力が飽和するようにしている。そして、Ａ／Ｄ
変換器２０の出力信号（ｎビット）のうち最下位ビット
を破棄し、残りの（ｎ−１）ビットをディジタル加算器
８の他方の入力端に供給し、この入力端の最上位ビット
を接地して常に“０”レベルとしている。

このような構成によれば、電圧Ｖｃが所定値より大きな
値となっても、Ａ／Ｄ変換器１３が飽和するとともに、
この飽和値が１ビットシフトダウンされてディジタル加
算器８に供給されるため、実質的なクランプが行われ
る。そして、この実施例においては、クランプする値を
位相差φの１８０°に対応する値に設定し、これによ
り、制御不能となる事態を回避している。

なお、この実施例においては、アナログのクランプ回路
に代えて、入力ダイナミックレンジの狭いＡ／Ｄ変換器
を用いているので、構成が極めて簡単であるとともに、
調整等が一切不要となり、しかも、正確なクランプ動作
が行われる利点がある。

また、この実施例においては、ディジタル加算器８の他
方の入力端の最上位ビットを接地したが、これに代え
て、例えば、一方の入力端に対し他方の入力端が予め１
ビットシフトダウンされているディジタル加算器を用い
てもよい。

［考案の効果］ 以上説明したように、この考案によれば、相補的にオン
／オフする２個のスイッチ素子から成るスイッチ素子直
列対を直流電源に対し並列に接続し、かつ、前記各スイ
ッチ素子に逆並列にダイオードを接続して構成されるイ
ンバータと、発振器から出力されるパルス信号をカウン
トするカウンタと、入力端のダイナミックレンジが出力
電圧制御信号のダイナミックレンジより狭く設定されて
いるアナログ／ディジタル変換器と、前記カウンタの出
力信号に前記アナログ／ディジタル変換器の出力信号を
１ビットシフトダウンして加算するディジタル加算手段
とを具備し、前記カウンタの使用最上位ビット出力端お
よび前記加算手段の使用最上位出力端から得られる各出
力信号により前記スイッチ素子対のオン／オフを各々制
御するようにしたので、スイッチ素子対への制御信号の
位相差φが１８０°を越すことがなく、これにより、電
圧値制御が不能となることがない。また、クランプのた
めの回路構成が簡単で、かつ、その調整も不要とするこ
とができる利点が得られる。

【図面の簡単な説明】

第１図はこの考案の一実施例の構成を示すブロック図、
第２図は従来のインバータの出力電源制御回路の構成を
示すブロック図、第３図は第２図に示す回路各部の信号
波形を示す波形図である。 １ａ，１ｂ……スイッチ素子（スイッチ素子対）、１
ｃ，１ｄ……スイッチ素子（スイッチ素子対）、２ａ〜
２ｄ……ダイオード、５……発振器、７……カウンタ、
８……ディジタル加算器（ディジタル加算手段）、２０
……アナログ／ディジタル変換器、Ｅ……直流電源、Ｖ
ｃ……制御電圧（電圧制御信号）。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】相補的にオン／オフする２個のスイッチ素
   子から成るスイッチ素子直列対を直流電源に対し並列に
   接続し、かつ、前記各スイッチ素子に逆並列にダイオー
   ドを接続して構成されるインバータと、発振器から出力
   されるパルス信号をカウントするカウンタと、入力端の
   ダイナミックレンジが出力電圧制御信号のダイナミック
   レンジより狭く設定されているアナログ／ディジタル変
   換器と、前記カウンタの出力信号に前記アナログ／ディ
   ジタル変換器の出力信号を１ビットシフトダウンして加
   算するディジタル加算手段とを具備し、前記カウンタの
   使用最上位ビット出力端および前記加算手段の使用最上
   位ビット出力端から得られる各出力信号により前記スイ
   ッチ素子対のオン／オフを各々制御するようにしたこと
   を特徴とするインバータの出力電圧制御回路。