JPH0666413B2 - 集積回路チップの製造方法 - Google Patents

Description

【発明の詳細な説明】 この発明はデータ処理装置およびモジュール構造−工程
なびに工程を実施する装置に関するものである。さらに
詳しく述べれば、この発明はデータ処理装置のモジュー
ル構造の制御器ベース・ユニットへの応用、特に集積回
路使用の手づかみ式すなわち卓上電子計算機に関するも
のである。これまで、データ処理装置の設計を実施する
すぐれた方法および装置は、注文または半注文の単チツ
プあるいは多チツプ集積回路データ処理装置の設計を要
求した。目的は主として、集積回路のチツプ・サイズ
（これはその費用に正比例する）および電気ならびに性
能データを注目することによつて決定された。かくて、
データ処理装置を含む１つの特定なデータ処理集積回路
または複数個の集積回路は、計算機のような１つの特定
な製品または製品のラインに制限される。しかし製品の
各ラインは普通、異なる命令の組、異なるＩ／Ｏ構造、
異なる実装ピンアウト、およびメモリ・サイズを増大し
たり、Ｉ／Ｏ構造を変更したり、ピンアウトを変形する
ために要する再設計を伴う事実上の再レイアウトを含
む。さらに、製品の特定なライン、Ｉ／Ｏ変更、ピンア
ウト変更、特殊機能、およびある場合にはメモリ・サイ
ズの変更に関する特定のデータ処理集積回路装置内さ
え、事実上の集積バー（集積回路チップ）の再レイアウ
とおよび再設計を要求する。ある装置では、追加の読取
り専用メモリおよび読取り／書込みメモリはデータ処理
装置のメモリ容量を増大するために、制御器に適合する
Ｉ／Ｏインターフエース構造を持つ別の集積回路チツプ
を設計することによつて加えられる。

半導体集積回路および特にデータ処理集積回路の存在の
設計では、基礎チツプ設計の入出力（Ｉ／Ｏ）再構成
は、大幅な再設計、すなわち少なくともバー（チップ）
の再レイアウトを必要とするのが普通である。理想的に
は、大幅な再設計および大幅な再レイアウトの必要なし
に、Ｉ／Ｏを迅速かつ用意に再形成、再設計し得ること
が望まい。既存の集積回路設計は、構造上結合すべきピ
ンの近くに所望のバツフアを置き、また構造上Ｉ／Ｏバ
ツフアに隣接して置かれたり、置かれない、特別選択制
御論理はバツフアを制御し選択するように作られる。制
御論理は、制御されるバツフアに結合される電力、デー
タ、および選択／制御ラインから成つている。そのとき
バツフア機能に新しいピン位置を割り当てることが望ま
しい場合は、既存のバツフアを所望の結合パツド位置ま
で構造的に移動したり、新しいバツフアを追加する必要
があり、いずれの場合でも制御論理の選択／制御ライン
の再レイアウトが要求される。これは多大の時間の人力
を消費する大きな設定作業であり、回路が使用される特
定の設計に適合させるめための集積回路のピンアウトの
最適化による集積回路設計の最適化を妨げる。

これまで、アドレス入力の真数および補数はいずれもア
ドレス・デコードに結合され、アドレスはプログラム可
能論理アレイ（PLA）または静ゲート・アレイのいずれ
かによつてデコードされた。この方法の重大な欠点は、
真数および補数の両アドレス入力信号がデコータを正し
く作動させるために要求されることである。かくて、１
組の相補形入力を供給するように非相補形入力に結合す
るインバータを備える必要があるが、これはデコード・
アレイに必要な半導体のバー・サイズ（チップ・サイ
ズ）面積を増加し、また別法として真および相補アドレ
ス・ラインを備える必要があるが、これはデコート・ア
レイが置かれる全集積回路のバー・サイズとレイアウト
の複雑性さ増加する。したがつてアドレス・デコードに
必要な相互接続ラインの数およびバー面積を最小にする
ため、相補アドレス入力を使わずにデコードを供給する
ことが必要である。

これまで、データ処理装置の設計では、各製品または製
品群は注文あるいは半注文の集積回路、および随意的に
制御器集積回路に結合するための追加のメモリまたは周
辺集積回路から成つていた。追加のメモリ・チツプまた
は周辺チツプの制御器チツプとの間のすべての通信は、
制御器集積回路のプロセツサ部分によつて直接実行可能
な機械語で行われた。かくて、追加の読取り専用メモリ
集積回路が作られたが、読取り専用メモリ集積回路の拡
大は制御器集積回路自体に含まれた。これによつて制御
器集積回路は、チツプ制御器の読取り専用メモリまたは
追加の読取り専用メモリ集積回路、あるいは両者の組合
せにより命令順序を直接実行することができた。かく
て、固定機能形式内で、製品系列は１つの注文制御器集
積回路、および多重の追加読取専用メモリおよび周辺集
積回路が所望の機能系列の限界内で、所望の複雑度によ
り追加される。しかし、製品の各機能系列は、注文集積
回路間でしばしば変化する機械語と共に異なる注文の制
御器集積回路を要求した。これは、１つの製品系列チツ
プ用の追加の読取り専用メモリが追加の読取り専用メモ
リまたは異なる製品系列のチツプの組と適合しないこと
を意味する。さらに、各製品系列のチツトの組は、実装
カウントおよびピンアウトを最小にするように設計を最
適化する異なる通信プロトコールを利用した。最後に、
各制御器チツプの組は、系列間でさらに不適合性を作る
異なる命令の組を利用した。

これまでは、共通母線に沿う多重集積回路による通信
は、母線に結合する開コレクタまたは３レベル（論理
０、論理１、および高インピーダンス）論理デバイスを
利用した。疑似の通信を防ぐために、すべてノデバイス
が不履行（default）の非作動状態にあるとき母線が既
知の論理レベルとなるように、母線の不履行状態を制御
するある装置が備えられなければならない。これまで
は、この問題はプルアツプまたはプルダウン抵抗器の使
用によつて解決されたが、抵抗器の一端は母線に、他端
は電源母線に結合された。これは、抵抗損による電力の
大量消費という望ましくない副作用がある。もう１つの
解決は主プロトコールを作る追加の制御ライを提供する
ことであつた。かくて、プロトコールは少なくとも１つ
のデバイスがいつでも母線を制御する場合、およびその
１つのデバイスが母線を放棄して別のデバイスがその母
線の制御を行う場合に、デバイス間に作られる。この方
法は、追加の制御ラインおよび追加の制御論理を必要と
し、それによつて装置における各集積回路のサイズを増
加するとともに装置全体に必要な各集積回路のサイズを
増加する、という不利がある。

本発明によるモジユール集積回路（分割除去可能なモジ
ュール部品を含む集積回路）は、１つの集積回路制御器
モジユール式チツプ設計から、いろいろなデータ処理装
置設計を実施するのに用いる１個の制御器を提供する。
好適な実施例では、半導体基体の表面の集積回路装置
は、演算論理装置（ALU）を含むことがある非モジユー
ル式論理回路（分割除去可能なモジュール部品を含まな
い集積回路）と、命令デコーダと、母線構造物と、組合
せRAMおよびROM制御論理を持つ小量のRAMならびに小量
のROMと、記憶された命令によつてデータの選択された
論理機能を果たす非モジユール式論理回路と、を備えて
いる。さらに集積回路装置は、命令の組を記憶するため
に非モジユール式論理回路に結合される仕切り可能なモ
ジユール式（分割除去可能）メモリ回路を備えている。
ROMまたはRAMのいずれでもより仕切りモジユール式メモ
リ回路は、複数個のメモリ・セルと、前記メモリ・セル
をアドレス指定するアドレス回路装置とを含み、メモリ
回路は与えられた応用に必要な命令の組を記憶するのに
要するメモリ・セルの最小ブロツク数を含むように仕切
られ、また前記メモリ回路はメモリ・セルの前記最小数
のブロツクをアドレス指定するのに必要なだけのアドレ
ス回路装置のモジユール部分のみを含む。その結果、半
導体基板のサイズは特定応用の要求にしたがつて最小化
される。

非モジユール論理回路および仕切り可能なモジユール式
メモリ回路は、再レイアウトの必要なしに、また第１論
理装置あるいはそれに対する相互接続に影響を及ぼさず
に、仕切り可能なメモリ回路のモジユール式（分割除去
可能）ブロツクの除去が行われるように、集積回路基板
上に置かれる。好適実施例では、４個の縁を持つ矩形半
導体バーの（半導体チップ）の１つの表面上に構成され
る集積回路は、バーの第１縁に隣接して置かれる第１論
理回路を備えてデータ処理を含む固定機能を提供し、ま
たさらに第１縁に平行な半導体バーの第２縁に隣接して
置かれる第１論理装置に結合されるメモリ装置を備えて
組合せデコードと共に仕切り可能なセグメント・メモリ
・セルを提供し、したがつてバーの第２縁は集積回路に
現われる組合せデコードと共にセグメント・メモリ・セ
ルの仕切り数に比例してモジユール式スクライブライン
（各モジュール式ブロツクが除去されるスクライブライ
ン）の第１縁に向つて移動される。かくて、バー・サイ
ズ面積およびメモリそ装置記憶容量は減少され最小にさ
れるが、レイアウトの必要はなくかつ第１論理またはそ
の相互接続も不要である。さらに好適実施例では、仕切
り可能なセグメントのメモリ・セルは組合せデコードと
共に隣接して揃えられ、組合せデコードはその各仕切り
可能なセグメントが組み合わされるメモリ・セルの仕切
り可能なセグメントと平行に揃えられるように仕切り可
能なゼグメント構造物である。この実施例では、組合せ
デコード仕切り可能セグメントは、組合わされる仕切可
能セグメントのメモリ・セと同等の幅を有し、したがつ
て第２縁に平行なスクライブ・ラインに沿つて仕切り可
能なセグメントのメモリ・セルを移動すると、デコード
の組み合わされる仕切り可能セグメントも移動される。
好適実施例では、メモリ装置は読取り／書込みメモリ装
置または読取り専用メモリ装置、あるいはその両方を備
えることができる。

固定されたＩ／Ｏ設計の問題に対する解決は、本発明に
よるモジユール式Ｉ／Ｏ設計（非固定の分解除去可能Ｉ
／φ設計）である。まず、各Ｉ／Ｏバツフアは、メモリ
のアドレス可能要素（メモリ・ビツト）として集積回路
の論理によつて処理される。Ｉ／Ｏバツフアはそのとき
アドレス指定されて、書込まれたり読取られる。次に、
各バツフアはそれ自身の組合せメモリのアドレス・デコ
ードを持つことができる。これによつて共通アドレス、
データ、および制御クロツク・ライン（母線）は各Ｉ／
Ｏバツフア位置に並列に結合され、この場合各バツフア
は自らの組合せアドレス・デコードを持ち、これはその
自らの所定選択アドレスを別個にデコードしかつ選択的
に書き込んだり読み取られたりする。これは各バツフア
用の特殊選択および制御ラインを不要にする。本発明に
より、アドレスおよびデータ母線のみがバツフアならび
に組合せデコード論理に結合されるだけであり、共通ア
ドレスおよび共通データ母線が利用される。本発明によ
り16個のＩ／Ｏバツフアをアドレス指定するため、16個
のバツフアの１つの選択には４本のアドレス・ラインの
みが要求される。かくて、任意な個々のバツフアおよび
その組合せアドレス・デコードは、このアドレス／デー
タ母線に沿う任意な位置に構造的に置くことができ、ま
たピンアウトを変えるとき各個のバツフアに独特な選択
／制御ラインのレイアウトをやり直す必要はない。共通
アドレス／データ母線に沿う組合せアドレス・デコード
を持つバツフアは、自己アドレス・デコード能力が各バ
ツフアと組み合わされるとき、メモリ・マツプＩ／Ｏ装
置を提供する。かくて本発明の１つの実施例では、ピン
アウト・バツフア機能したがつてピンアウトを再構成す
るために、バツアと組合せデコードとの間、バツフアと
結合パツドとの間、または組合せデコードとメモリ・マ
ツプＩ／Ｏ母線との間の相互接続を変える必要はない。
バー・レイアウト（チップ上のレイアウト）の複雑性お
よびバー・サイズ面積を減少するために、アドレスおよ
びデータ・ラインはバツフアとそれに組み合わされるア
ドレス・デコードに結合される共通母線により共に多重
化される。この結果、Ｉ／Ｏ母線の所要ライン数は少く
なる。第１バツフアが第２バツフアと同じであるとき、
特定のバツフアと組み合わされるアドレス・デコードの
デコード・アドレスを簡単にプログラムし直すことによ
つて・バツフアおよびそれと組み合わされるピンアウト
の機能が再形成される。別法として、第１および第２バ
ツフアのおのおのと組み合わされるアドレス・デコード
は、それぞれ同じプログラム・デコート・アドレスを保
持しながら、第２および第１バツフアのおのおのと組み
合わされるように交換され、すなわち構造的に互換され
る。別法として、異なる形のバツフアで同じアドレス・
デコード位置を保持したいと思う場合、最初のバツフア
は所望の形のバツフアと交換されて、最初のバツフアと
組み合わされる原アドレス・デコード（および結合パツ
ド）に結合される。この方法によつて、最適のバツフア
・サイズが得られる一方、Ｉ／Ｏモジユール構造および
ピンアウト形成モジユール構造が保持される。各バツフ
アは、所定の選択アドレスのデコードに応じて組み合わ
されるバツフアを駆動するように選択的にプログラムさ
れる組合せアドレス・デコード回路と組み合わされる。
かくてプログラムされた選択アドレスを変えることによ
つて、バツフア機能は再形成される。

データ母線を構成しかつ入出力論理をレイアウトして、
モジユール式入出力装置を作る方法は沢山ある。本発明
の１つの実施例では、Ｉ／Ｏ母線はバーの全周に分布さ
れ、各バツフアおよび組み合わされるアドレス・デコー
ドが配置されて、結合パツドに結合される。各バツフア
が応答するアドレスは、選択されたアドレスを、処理中
のゲートまたは金属レベル・マスク、イオン注入、ある
いは処理完了後の電気プログラミングによるような、ハ
ードワイヤ・プログラミングによつて、組み合わされる
アドレス・デコードにプログラムすることによつて制御
される。各バツフアおよび組み合わされるデコードは、
したがつて、そのそれぞれの結合パツドに構造的に隣接
して置かれる。

好適実施例では、プログラム可能な相互接触マトリツク
スは、バツフアの出力と結合パツドに結合する金属ライ
ンとの間に置かれる。相互接続マトリックス用の選択パ
ターンまたはプログラムを作ることによつて、バツフア
から結合パツド位置への出力の結合は、外部ピンアウト
を作るように結合するが、任意の与えられたバツフアに
ついてのバツフア位置または選択されたアドレス・デコ
ードにかかわらず変えることができる。

本発明の好適実施例では、Ｉ／Ｏデータ母線は半導体バ
ーの１つの線に沿つて走り、すべてのバツフアおよび組
み合わされるデコードは下の直線に沿つて置かれ、Ｉ／
Ｏデータ母線に結合される。金属相互接続はバツフアか
ら相互接続マトリツクスまで、さらにそこから所望の結
合パツドまで作られる。これによつて、バツフアおよび
組み合わされるデコードを新しい結合パツド位置まで構
造的に移動してそのバツフアおよび組み合わされるアド
レス・デコードを新しい結合パツドに結合しなくてもよ
くなる。むしろ、（処理中のゲートまたは金属レベル・
マスク・プログラミング、イオン注入、または処理後の
電気プログラミングのような）ハードワイヤ・プログラ
ミングで金属相互接続マトリツクスを変えることによつ
て、バツフアの出力と結合パツドとの間の結合は半導体
バーの構造的な再配置または再レイアウトを必要とせず
に達成される。１群の金属ラインはそれぞれのバツフア
からの各出力をマトリツクス内のそれぞれの第１辺位置
に結合し、また同数の金属ラインはマトリツクス内のそ
れぞれの第２辺位置からそれぞれの結合パツドに結合す
る。チツプ設計者は結合用の各バツフアを選択し得ると
ともに、レイアウトや設計をやり直さずに、特定の結合
パツドに結合する特定の金属ラインにバツフアを結合す
るように相互接続接触マトリツクスをプログラムするこ
とができる。例えば、２種類の異なるバツフアと組み合
わされる結合パツドとの間の結合配列を変えるために、
本発明を使わずにＫラインを選択ラインと交換するに
は、バツフアを構造的に移動して配置し直す必要があ
る。本発明では、これは、所望のバツフアから、所望の
結合パツドに結合する所望の金属ラインに金属相互接続
を結合するように、相互接続接触マトリツクスをプログ
ラミングし直すことによつて達成される。Ｉ／Ｏバツフ
アはおのおの、いつくかの異なる機能の中のどれでも１
つについてプログラムされるように設計されるが、好適
実施例では各バツフアは最適なシステム回路設計および
最小のバー面積を得るように特殊の機能を備えている。
同じ形のバツフアのどれでもの内部および間の結合パツ
ド接続を変えたいと思う場合、異なるバツフアの組み合
わされるアドレス・デコード論理のハードウエア・プロ
グラム可能アドレス・デコードにおけるデコード・プロ
グラムの再形成は、本発明の前述の説明面により組み合
わされた結合パツドのの機能を変える。本発明では、相
互接続マトリツクスは同じ最終結合を得るだめに上述の
通り再形成され、さらに異なる種類のバツフア中のピン
アウト再形成を与えることができる。

別の実施例では、システムによつて要求されるすべての
機能を満足する１つの汎用バツフアが提供される。この
汎用バツフアは、使用される最大の機能バツフアよりも
構造的に大きい。これは、バツフアのハードウエア・プ
ログラム可能アドレス機能を、出力すべき特定の種類の
機能にかかわらず、結合パツド機能の完全な変更に適合
させる。しかし各機構のためのバツフア・サイズを最適
にすることによつて、半導体バーの与えられた面積によ
り多くのバツフアを取り付けることができる。

アドレス可能な機能モジユールは、非相補形アドレス出
力を供給するアドレス装置および第１レベルの第１電圧
出力と第２レベルの第２電圧出力とを供給する電力母線
装置を含む、デコード回路に結合される母線装置で構成
してもよい。非相補形アドレス入力を持つアドレス・デ
コード回路は、アドレス入力を受信するとともに受信ア
ドレス入力からの所定の組合せの第１論理レベルのデコ
ードに応じて活性第１デコード出力を選択的に供給する
第１デコード回路と、アドレス入力を受信するととも
に、第１デコード回路に結合されて、受信アドレス入力
から所定の組合せの第２論理レベルのデコードに応じか
つ活性第１デコード出力の受信に応じて活性第２デコー
ド出力を選択的に供給する第２デコード回路と、から成
つている。活性第２デコード出力は、アドレス入力の条
件が所定の組合せに相当していることを表わす。好適実
施例では、デコード回路は、所定の組合せがアドレス入
力で受信されるとき活性第２デコード出力を供給するよ
うに、第１および第２論理レベルで所望の所定組合せの
選択を与えるようにプログラムすることができる。好適
実施例では、第１デコード装置は並列トランジスタのア
レイから成ることがあり、アレイ状の各トランジスタの
入力は独自の別なアドレス入力に結合され、アレイ内の
各トランジスタはプログラムされた第１マトリツクス入
力に応じて選択的に開路することができる。さらに好適
実施例では、第２デコード装置は直列接続のトランジス
タのアレイから成ることができ、前記各アレイの各トラ
ンジスタの入力は独自の別別なアドレス入力に結合さ
れ、前記アレイの前記各トランジスタはプログラムされ
た第２マトリツクス入力の受信に応じて選択的に短絡可
能である。

さらに本発明は、コード変換装置を持つ共通制御器集積
回路を用いてモジユール式計算機システムを達成する装
置に関するものである。コード変換装置は、制御器集積
回路の読取り専用メモリ部分によつて一部構成され、そ
れに結合される追加の読取り専用メモリは制御器チツプ
により実行できるもの以外のコード命令を含むことがあ
る。かくて、１個の汎用制御器集積回路はデータ処理回
路のあらゆる機能群に利用され、計算機の機能を再形す
るために追加の読取り専用メモリを変えるだけで事が足
りる。さらに、所望のデータ処理機能またはその所望の
複雑度にかかわらず、すべての追加の読取り専用メモリ
は、制御器集積回路内の変換装置によつて、制御器集積
回路のプロセツサ部分により実行できるコードに変換さ
れる１個の汎用ハイ・レベル言語コードで書き込まれ
る。かくて、１個のハイ・レベル・プログラミング言語
によるプログラマの熟練度および専門知識が可能にさ
れ、いろいろな計算機システムの設計に利用される。さ
らに、単一データ処理装置設計が得られ、ハウジング、
表示装置、キーボード・プリント回路板、および制御器
集積回路は実行すべき最終的なデータ処理機能にかかわ
らず利用することができ、データ処理機能は制御器集積
回路に結合される追加の読取り専用メモリによつて形成
される。これらの特徴は、新しいデータ処理装置設計と
組み合わされる設計費およびターンアラウンド時間を減
少する。

好適実施例では、データ処理装置は入力信号を選択供給
するキーボードのような入力装置と、入力装置に結合さ
れる集積回路装置と、集積回路装置に結合される共通制
御装置と、集積回路に結合される７セグメントまたは13
セグメント形の液晶表示装置のような表示装置と、から
成つている。集積回路装置は、受信入力信号を表わす作
動信号を供給するとともに命令信号の受信に応じて表示
信号を供給するため、入力装置に結合される処理装置を
備えている。さらに集積回路装置は、指令信号の受信に
応じて選択された命令信号を供給するため、処理装置に
結合されるコード変換装置を備えている。指令制御装置
（好適実施例における追加の集積回路メモリ）は、作動
信号の受信に応じて指令信号を供給するため、処理装置
およびコード変換装置に結合される。表示装置は、受信
表示信号を表わす可視表示を供給するため処理装置に結
合される。

本発明は、プルアツプまたはプルダウン抵抗器を必要と
せずまた追加の制御ラインを必要とせずに、母線の不履
行状態を制御する。好適実施例では、読取り／書込みメ
モリ・ビツト（母線制御メモリ・ビツト）は制御すべき
母線に結合され、透明ラツチを構成する。プロトコール
が制定される場合、母線に書き込む集積回路デバイス
は、母線を不履行（非作動）条件にセツトしなければな
らない。母線制御メモリ・ビツトは、それが母線に取り
付けられる任意なドライバによつてオーバードライブさ
れるようなサイズにされる。この方法は、いつたんライ
ンが１または他の論理レベルにセツトされると、事実上
電力を消費しない利点がある。好適実施例では、計算機
システムにおいて、本発明のプルダウン・ラツチが制御
器集積回路内に含まれる。母線制御ビツトは、母線を用
いる母線転送の終りに最終通信集積回路によつて母線に
プログラムされる。この好適実施例では、母線のオーバ
ードライブの仕事を容易にするように、唯一の母線制御
ビツトが任意の与えられた母線に結合される。かくて、
制御器集積回路と多数のRAM、ROMおよび他のＩ／Ｏ集積
回路との間を結合するＩ／Ｏ母線の各母線に単一制御ビ
ツトが結合される。

第１図から、本発明のいろいろな特徴が絵画の形で具体
化されている携帯式電子計算機が示されている。計算機
１にはキーボード２と、表示装置３とがある。好適な実
施例における表示装置３は16個の英数字から成り、各英
数字は液晶表示装置、すなわち１組の発光ダイオード、
真空榮光灯表示装置、その他の表示装置によつて表示さ
れる。表示装置は、英語のメツセージを表示し得るとと
もに、データを科学表示法その他の出力形式で表示し得
るように完全な英数字表示能力を備えることが望まし
い。もちろん、表示の形式および表示される数字の数は
設計上の選択の問題である。表示は所望の英数字表示融
通性により、７セグメント、８セグメント、９セグメン
ト、13セグメント、または５×７ドツト・マトリツクス
表示文字であることができる。好適な実施例では、完全
な英数字および特殊文字を表示させるために、文字位置
当り５×７ドツト・マトリツクスが利用されている。キ
ーボード２その他の入力装置は、１組の数字キー（０〜
９）、10進小数点キー、例えば指数、対数、三角および
階層の諸関数を含む複数個の関数指令キーを備えること
が望ましい。指数および対数関数指令キーには、例えば
X²、 １／Ｘ、logX、lnX、yx、および が含まれている。三角関数には、例えば正弦、余弦、正
切、およびそれらの逆三角関数、双曲線正弦、双曲線余
弦、双曲線正切、ならびに逆双曲線関数が含まれる。他
の関数指令キーには、記憶レジスタの１つに記憶される
数字をそれぞれ記憶しかつ呼出す記憶（STO）キーなら
びに呼出し（RCL）キーが含まれる。指数入力（EE）キ
ーは、科学表示法で表示される数の指数入力を与える。
＋／−キーは表示数の符号を変えるために備えられる。
交換（X:Y）キーは、演算関数の演算子および演算数を
交換するために備えられる。消去（Ｃ）キー、消去入力
（CE）キーおよび加（＋）、減（−）、乗（×）、除
（÷）、ならびにイコール（＝）の各キーを含む在来の
関数指令がさらに与えられる。好適な実施における他の
関数キーには、英数字可変（ＡからＺまで）キー、かつ
こキー、階層制御キー、ラベル（LBL）キー、およびプ
ログラム機能キーが含まれている。計算機はさらに、命
令（OP）コード・キーを備えており、スロープ・インタ
ーセプト（妨害）・プロツテイング動作、英数字動作、
動作システム階層インターフエースおよび制御などのよ
うな特殊機能を果たす。

第２図から、第１図の計算機１の底面図が示されてい
る。第１図の計算機の好適な実施例における主構成部品
の配置が示されている。制御器集積回路チツプ10、11、
および12は計算器システムの情報および制御能力を与え
る。読取り／書込みメモリ15、および読取り専用メモリ
13は制御器チツプ10、12、および12に与えられるものを
越えた追加の基本システム・データ記憶を与える。電力
供給装置14は、計算機システムの電子構成部品の残部に
対するすべての必要な動作電圧を供給する。制御器デバ
イス10,11および12、読取り／書込みメモリ15、読取り
専用メモリ13、ならびに電力供給装置14は計算機ケース
17の内部にある主プリント回路板16に取り付けられて
る。さらに計算機ケース17の内部にある仕切20および21
は、主プリント回路板16に結合され、差込形メモリ・モ
ジユール22および23の相互接続を与えるとともに、制御
器チツプ10,11および12に対する相互接続を与える。

第３図から、第１図および第２図の計算機システムの側
面図が示され、計算機ケース・ハウジング17の内部にお
ける制御器チツプ10、11および12、表示装置３、キーボ
ード２、プリント回路板16、およびメモリ・モジユール
22と23の詳細な相対配置が示されている。

第4A図から第4D図までの代替実施例のブロツク図から、
本発明のモジユール・システム設計が示されている。第
4A図から第4B図までにより、モジユール制御装置30はモ
ジユール・バーの大きさの最低１個の制御器集積回路3
1、モジユール・バーＩ／Ｏ、および集積回路31の内部
のオン・バー機能モジユール相互構造を備えている。制
御装置30は、モジユール・システムの中央処理能力を与
える。制御装置30は１個のモジユール集積回路制御器3
1、または相互に作用し合つて制御装置30を形成する複
数個のモジユール集積回路制御器31を含む。好適な実施
例では、各モジユール集積回路制御器31は、データ処理
論理、命令コデコード、および他の処理ならびにデコー
ド論理機能を含む固定論理装置；モジユール入力および
モジユール出力インターフエース装置；ならびに読取り
／書込みメモリおよび読取り専用メモリを含むモジユー
ル・メモリの区分可能ブロツクから成つている。制御装
置30は表示インターフエース装置40、システム・メモリ
装置50、外部入力刺激装置60、および外部周辺装置70に
結合されている。表示インターフエース装置40は１個の
主ドライバと、最低１個の従ドライバとを含む縦続接続
可能な表示ドライバから成ることがある。各表示ドライ
バ、すなわち主および従ドライバは、表示装置80の文字
の区分ブロツクを個別に制御する。表示装置80は、受信
表示信号を表わす聴視覚表示を有することがある。別法
として、表示インターフエース装置40は表示装置80に通
信を与えかつ電力を供給するために、表示装置80に接続
される。好適な実施例における制御装置30は主表示ドラ
イバ41にのみ接続するが、主表示ドライバ41は従表示ド
ライバ42に縦続接続する出力を持ち、それによつて表示
装置80にある文字の数にかかわらず表示装置80のインタ
ーフエースに一様かつ簡潔化された制御装置30を与え
る。システム・メモリ装置50は制御装置30のための追加
のデータ記憶能力を与える。好適な実施例では、システ
ム・メモリ装置50は、第２図について説明された読取り
／書込みメモリ15、読取り専用メモリ13、および差込式
メモリ装置22と23のような読取り／書込みおよび読取り
専用メモリ装置の各個のモジユールから成る。共通接続
母線35、以下の第14図から第16図までおよび第26図につ
いて詳しく説明されるシステム・メモリ装置50の読取り
／書込みおよび読取り専用メモリ装置に、制御装置30を
接続する。外部刺激装置60はキーボード入力装置、磁気
テープ、カード、またはデイスクのような外部デイジタ
ル・データ記憶装置、あるいはモデムのようなデイジタ
ル通信装置から成る。外部周辺装置70は、制御装置30か
ら最終使用者までの通信を与える。外部周辺装置70はハ
ード・コピー・プリンタ、ビデオ表示装置から成り、ま
た代替として持久データ記憶装置を与える。

第4C図から、本発明のモジユール・システムのもう１つ
の別な実施例のブロツク図が示されている。第4C図のブ
ロツク図は、別の実施例において制御装置30およびメモ
リ装置50が第4B図に示されるものと異なる以外は、第4b
図のブロツク図に似ている。制御装置30は、キーボード
入力装置60、プリンタ装置70、および表示ドライバ装置
40に結合される汎用アルゴリズム制御器32から成る。表
示ドライバ装置40は表示装置80に結合する。別法とし
て、表示ドライバ装置40は汎用アルゴリズム制御器集積
回路32の中に含まれる。さらに、汎用アルゴリズム制御
器32はメモリ装置50の中にある製品規定ROM52に結合さ
れる。さりに、汎用アルゴリズム制御器32は第２図およ
び第３図について説明された通り、計算器システムの固
定部分または差込みメモリとして、メモリ装置50の中の
追加のRAMまたはROMメモリに結合される。

第4d図から、本発明の汎用アルゴリズム制御器の実施例
の詳細なブロツク図が示されている。キーボード60は、
使用者のキー操作に応じて入力信号62を選択的に供給す
る。汎用アルゴリズム制御器集積回路32は、キーボード
入力装置60に結合されるとともに、製品規定ROMを含む
指令制御装置53に結合される。さらに、汎用アルゴリズ
ム制御器32は、表示装置80を駆動する出力35を供給す
る。汎用アルゴリズム制御器32はキーボード入力装置60
に結合されるデータ処理装置34を有し、キーボード装置
から受信した入力信号62を表わすキー・デコード出力39
のような作動信号を供給するとともに、命令信号37の受
信に応じて表示信号38を供給する。符号変換装置36はデ
ータ処理装置34に結合されて、製品規定ROM52からのマ
クロ指令信号54の受信に応じて選択された機械命令信号
37を供給する。プロダクト定義ROM52の指令制御装置53
はデータ処理装置34およびコード変換装置36に結合され
て、キー・デコード・動作信号39の受信に応じて指令信
号出力54を供給する。果たすべき独自の計算機機能は、
製品規定ROM52を含むメモリ装置50の中にマクロコード
の形で記憶され、新しい計算機設計では差込メモリによ
つて補われる。

第5A図から第5C図までには、第２図の計算機１で実施さ
れた第4A図および第4B図のモジユール計算機システムの
実施例の詳しい略図が示されている。

第5A図から第5C図までの計算機システムは、演算制御器
100、主制御器101および時間記録Ｉ／Ｏ制御器102のよ
うな演算処理ならびデータ操作および処理を与えるため
に機能ブロツクに拡大し得る第4A図および第4B図に示さ
れた制御装置30と；外部から加えられる刺激に応じて制
御装置に出力を供給するために制御装置30に結合される
キーボード60のような入力装置と；選択入力の受信に応
じて制御装置30のデータを記憶するとともにそれにデー
タ出力を供給するために、制御装置30に結合される仕切
ブロツクに拡大し得るメモリ103,104、105、106および1
07のようなメモリ装置50と；所望の文字表示を表わす制
御装置30からの出力を受信するとともに、液晶表示装置
のような特に表示技術と電圧およびタイミングの点で両
立し得る所望の文字表示に相当する表示ドライブ出力を
供給するために、制御装置30に結合される仕切りブロツ
クに拡大し得る縦続接続可能な表示ドライバ70および表
示インターフエース・チツプ12のような表示インターフ
エース装置と；表示インターフエース装置の仕切ブロツ
クに相当するとともにそれに接続される仕切ブロツクに
拡大し得る液晶表示装置のような表示装置であつて、表
示インターフエース装置からの出力を受信しかつそれに
応じて所望の文字表示の視覚表示を与えるために、その
制御器112からのその出力のようなタイミングならび表
示インターフエース装置と両立し得る特定の表示技術を
備えている前記表示装置とによつて構成される。縦続可
能な表示ドライバ70は１個の主表示ドライバと最低１個
の従表示ドライバとによつて構成され、各表示ドライバ
は表示インターフエース装置の仕切ブロツクを形成し、
主主表示ドライバは制御装置に結合されるとともに従表
示ドライバの１つに結合され、主表示ドライバは制御装
置からの受信出力を１つの従表示ドライバに接続するた
めに従通信出力に変換し、他のすべての従表示ドライバ
は前記１つの従表示ドライバにヒナギクの花輪の如く接
続され、各従表示ドライバは先行従表示ドライバからの
従通信を次の従表示ドライバに結合して相次ぐ従表示ド
ライバに出力を供給する。

好適な実施例において、第5A図から第5C図までの計算機
システムは、主制御器101で演算処理およびデータ操作
処理を与えかつ制御器102で時間記録Ｉ／Ｏ機能を与え
るために、機能ブロツクに拡大し得る制御装置30を備え
ている。好適な実施例では、第5A図の制御器100は制御
器101に含まれるように組み合わされている。主制御器1
01は、個々の制御器間の通信を与えるようにＩ／Ｏ制御
器102に結合されている。第4A図および第4B図のメモリ
装置50は、オン・ボード読取専用メモリ103およびオン
・ボード読取り書込みメモリ104と105、ならびに読取専
用または読取り／書込みあるいはその組合せのいずれで
もよい差込形メモリ106と107を有するものとして第5A図
から第5C図までに示されている。外部刺激装置60は、制
御装置30のＩ／Ｏ制御器102に結合される９×５キーボ
ードとして一部図示されている。さらに、Ｉ／Ｏ制御器
102は外部周辺電圧ブザー110に結合され、プリンタ接続
111のような追加の外部周辺装置への接続を与える。表
示インターフエース装置40は、縦続接続可能な表示ドラ
イバ70および表示インターフエース電圧制御チツプ112
を備えている。表示電圧制御チツプは、第5A図から第5C
図までの計算機システムの集積回路チツプに対する調整
多電圧電源を与えるとともに、自らの多電圧を発生する
表示ドライバに結合するための電圧を与える。

第６図には、第4A図から第4D図までの制御装置30のモジ
ユール制御チツプの好適な実施例のレイアウト・ブロツ
ク図が示される。集積回路チツプ119の外部周辺に沿つ
て結合パツト120が分布されている。モジユール入／出
力バツフアおよび相互接続（Ｉ／Ｏ）装置122は集積回
路チツプ119の第１縁に隣接して置かれ、結合パツド120
に選択結合合される。表示論理回路124は集積回路チツ
プ119に機能モジユール構造の追加レベルを与えるが、
レイアウトから削除されたり、最終応用によつて要求さ
れる場合設計内に残されることがある。表示論理回路12
4は、外部液晶表示装置または他の形の英数字あるいは
グラフ表示装置に集積回路チツプ119を接続する電圧バ
ツフア・タイミング・インターフエースを与える。非モ
ジュール回路グループ（分割除去可能なモジュール部品
を含まない回路グループ）126を形成する論理の共通ブ
ロツクは、記憶された命令の組にしたがつてデータ処理
および操作を与える固定回路機能グループを備えてい
る。回路グループ126は演算論理ユニツト128、アドレス
・ポインタおよびRAM母線ならびにビツト・デコード回
路装置130、命令デコード回路装置132、高速読取専用メ
モリ（ROM）134、およびプログラム・カウンタ、サブル
ーチン・スタツク、ならびにページ選択回路装置135を
備えている。クロツク発生装置138は回路グループ126の
機能ブロツクを構成するが、集積回路チツプ119の上で
より小さなバー・サイズに適合するように必要なだけ第
１縁に近づけて構造的に置きなおすことができる。好適
な実施例では、回路グループ126は構造的にＩ／Ｏ装置1
22に隣接して置かれる。仕切可能モジユール式メモリ回
路140は構造的に回路グループ126に隣接して置かれかつ
それに結合される。さらに、メモリ回路140は第１縁と
平行でしかも対向する集積回路チツプ119の第２縁に隣
接して置かれる。好適な実施例では、メモリ回路140は
仕切可能モジユール式読取り書込みメモリ回路（RAM）1
42および仕切可能モジユール式読取専用メモリ回路（RO
M）146を備えている。読取り書込みメモリ回路142、仕
切可能レジスタ143に分類された読取り書込みメモリ・
セル、および仕切可能デコード回路144に分類されたレ
ジスタ選択デコードを備え、各仕切可能デコード回路14
4は仕切可能レジスア143と組み合わされてそれに隣接
し、各モジユール式仕切可能レジスタ143はそれぞれ自
らのデコード回路144と組み合わされる。読取専用メモ
リ回路146はページ147に分類された複数個のメモリ・セ
ルを備え（好適実施例では各ページは1024語を含む）、
各ページは仕切可能でかつ相互のページにかかわらず、
またアドレス・デコード装置はモジユール式デコード回
路148に仕切られ、各デーコド回路は仕切可能ページ147
に隣接しかつそれと組み合わされて、組合せページ内の
特定な場所のアドレス指定を与える。本発明は第６図、
第７図および第８図を比較することによつて一般と容易
に理解することができる。

第６図の集積回路119のモジユール式レイアウトおよび
回路設計により、モジユール式メモリ装置142ならびに1
46の仕切られたセグメントは、集積回路119のレイアウ
トおよび回路設計を事実上やりなおさずに、モジユール
式スクライブ・ライン150と151に沿つて集積回路設計バ
ーから取りはずすことができ、またバー・レイアウトは
第７図に示される通りの集積回路149のバー・レイアウ
トおよび設計となるように圧縮される。第７図に示され
る通り、読取専用メモリ装置146のROMおよびこれと組み
合わされるデコード147と148の１ページは取りはずさ
れ、また読取り書込みメモリ装置142の複数個のレジス
タならびにこれと組み合わされるデコード143と144は第
６図に示される通りモジユール式スクライブ・ライン15
0および151に沿つて仕切グループ内で取りはずされ、チ
ツプ149の減少されたメモリ容量および減少されたバー
・サイズを除き、第６図の集積回路チツプ119と同じ第
７図に示されるような集積回路チツプ149が得られる。
すなわち、減少されたバー・サイズおよび減少されたメ
モリ容量の機能的に同じ回路が得られ、集積回路の設計
やレイアウトをやりなおす必要はない。すなわち、読取
専用メモリ装置146は所望の命令セツト・コードを記憶
するのに必要な読取専用メモリ・セルのブロツクの最小
数を含むように仕切られ、組み合わされるアドレス・デ
コード回路は読取専用メモリのブロツクの最小数をアド
レス指定するだけのモジユール部分のみを含む。さら
に、読取り書込みメモリ装置142はデータを記憶するの
に必要なメモリ・セルのブロツクの最小数を含むように
仕切られ、また組み合わされるアドレス・デコード回路
は読取り書込みメモリ・セルのブロツクの最小数をアド
レス指定するのに必要なだけのアドレス回路のモジユー
ル部分のみを含むように仕切られる。

第８図から、第７図の集積回路チツプ149のバー・サイ
ズおよびメモリ容量がさらに減少された合成集積回路チ
ツプ155が示されている。第７図について前述したよう
に、読取専用メモリ装置146および読取り書込みメモリ
装置142の仕切られたメモリ回路グループの選択された
モジユールを取り除くが、その場合集積回路チツプ149
のモジユール式スクライブ・ライン152および153に沿つ
て取り除くことにより、合成集積回路チツプ155は第７
図の集積回路チツプ149から回路設計をやりなおした
り、基本的にチツプ・レイアウトをやりなおさずに（お
そらく所望の場合は結合パツドを移動させて）作られ
る。また第６図の集積回路チツプ119から直接、第８図
の集積回路チツプ155を得ることも可能である。Ｉ／Ｏ
装置122および表示論理装置124のモジユール特徴は、集
積回路チツプ119、149および155で利用され、不変であ
り、以下に詳しく説明される。

第９図から、第６図、第７図および第８図について説明
されたバー・モジユール構造から得られる多くの利益の
中の２つが図示されている。第９図において、集積回路
チツプのバー・サイズを本出願のメモリ要求事項に最適
に合致されることの利点は、曲線161に示される通り軸1
60に沿う歩留まり／スライスおよび曲線163に示される
通り軸162に沿う費用／バーとして生じる利益について
示されており、歩留まり／スライスおよび費用／スライ
スはいずれもバー・サイズの共通軸164に対してプロツ
トされている。曲線161によつて示される通り、歩留ま
り／スライスは半導体ウエーハ上の集積回路のバー・サ
イズに反比例する。集積回路についてのバー・サイズが
減少されるにつれて、与えられた半導体ウエーハ・スラ
イス上に集積回路バーが多く置かれ、バーの歩留まりを
一定としても歩留まり／スライスは増大される。さら
に、バー・サイズが減少されるにつれ、かつ回路の複雑
さとそれに伴う組立ての複雑さが減少されるにつれ、バ
ーの歩留まりは増大される。曲線163から、集積回路チ
ツプ（バー）当たりの費用は集積回路のバー・サイズに
正比例し、したがつてバー・サイズを最適にすると費用
が最小になる。本発明のバー・モジユール構造（分割除
去可能なモジュール部品を含むチップ構造）の特徴は、
共通命令セツトを利用し、共通回路設計および共通バー
・レイアウト（共通のチップ上のレイアウト）から得ら
れる共通回路グループを中心とした異なるメモリ容量な
らびに特別機能の集積回路チツプの簡単な、互換し得
る、迅速な設計変換を可能にし、それによつて与えられ
た応用の最適のバー・サイズの利益を得るに際してこれ
までに存在した障害の大部分が取り除かれる。バー・モ
ジユール構造のもう１つの利益は、半導体装置に適用さ
れる学習曲線として知られる半導体産業における別の現
象から費用／バーが減少されることである。

第10図から、半導体学習曲線165が垂直軸166の費用およ
び水平軸167の累積容積に対してプロツトされているの
が図示されるが、水平軸は対数目盛となつている。集積
回路チツプ119、149および155は本発明のバー・モジユ
ール構造から得られ、すべて共通バー・レイアウト、共
通回路設計、ならびに共通処理を共有する。モジュール
式（分割除去可能なモジュール部品を含む）チップ・セ
ットの各集積回路チップの製造量は、分割除去不可能な
スタンドアロン型の集積回路チップに関して得られるよ
りも早くその費用が学習曲線以下になるように累積す
る。

第６図、第７図および第８図について説明されたモジユ
ール式集積回路の製造方法は第11図の流れ図を見ると一
段とよく理解されると思う。まず、永久電子回路を与え
る第１回路装置が製造すべき集積回路の写しの上に模造
される。第１回路装置にはプログラム・カウンタ・サブ
ルーチン・スタツク、命令デコード・アレイ、演算論理
ユニツト、メモリリ・ポインタ、アキユームレータ、発
振およびクロツク発生器、ならびに読取り／書込みおよ
び読取専用メモリの永久部分が含まれている。この第１
回路装置は、モジユール式集積回路のあらゆる型の中枢
部を構成する。次に、第２回路装置が最低２個の電子回
路モジユールの形で集積回路の写しの上に模造される。
第２回路装置には、読取専用メモリにある制御語記憶装
置と、読取り／書込みメモリにあるデータ記憶装置とが
あり、各記憶装置は別個の仕切られたメモリを構成する
が、いずれも集積回路の一体部分である。次に、第１回
路装置の電子回路および第２回路装置のモジユールは集
積回路の写しの上で電気的に相互接続されるので、モジ
ユールのどれでもまたは全部は電子回路あるいは残りの
モジユールの機能を破壊せずに取り除くことができる。
好適な実施例では、第２回路グループのモジユールは第
２グループの他のモジユールおよび第１回路装置の電子
回路に関して写しの上に構造的に配置されるので、モジ
ユールのどれでもまたは全部はレイアウトをやりなおす
必要なしに取り除くことができ、また合成レイアウトは
最小サイズの集積回路バー（集積回路チップ）を作る。
次に、回路の最適量を達成するために、非所望のモジユ
ールが本出願の最小メモリ要求ならびに本出願の特殊機
能要求にしたがつて写しから取り除かれる。次に、代替
実施例に関するいくつかの例の１つが選択される。１つ
の実施例では、所望のモジユールを取り除く段階の後の
次の段階は、取り除かれたモジユールを他の所望機能モ
ジュールに取り替えることである。別の実施例では、所
望のモジュールを取り除く段階の後の次の段階は、第１
回路装置及び第２回路装置の機能、パターン、位置を破
壊することなしに集積回路ピンアウトを再構成し得るよ
うに、ピンアウト定義マトリックスに従ってピンアウト
を集積回路の写しにパターニングすることである。代替
として、これら両段階をとることができる。次の段階は
どんな場合でも、最小バー・サイズおよび最適の設計が
得られるように、除去モジユールのサイズに比例して写
しのサイズを減少する段階である。次に、その所望の形
の写しは所望の集積回路に変形される。これは、その所
望の形の写しからマスク・セツトを作り、前記マスク・
セツトを用いて半導体スライスを処理し、そして合成集
積回路を実装し、試験するような多くの手段によつて実
行される。

第１回路装置には、メモリ装置のアドレスの受信に応じ
て第２回路装置内にあるメモリ装置の電子モジユールの
選択された１つに出力を選択的に供給するブロツク・デ
コード装置が含まれ、この場合選択されたメモリ装置の
電子モジユールは、ブロツク・デコード装置からの出力
の受信に応じて第１回路装置に結合される記憶データ語
を出力する。さらに第２回路装置は、仕切られたメモリ
装置の電子モジユールの各ブロツクの除去が読取専用メ
モリの１ページすなわち1024語のような所定のモジユー
ル・ブロツク内における集積回路のメモリ記憶容量を減
少させるように仕切られ、読取／書込メモリの７個のレ
ジスタは好適実施例においてメモリ装置の仕切可能なブ
ロツクである。

好適な実施例では、モジユール式集積回路の製造方法
は、代表的な回路トポロジーおよびすべての設計変数の
初度値を入力に持つオートメーシヨン化されたデータ処
理機械によつて達成されるが、この場合第11図の流れ図
について説明された各段階はデータ処理機械で発生さ
れ、その中に記憶される。これには、永久電子回路を与
える第１回路装置を作つて蓄積する段階と、最低２個の
電子モジユールの形をした第２回路装置を作つて蓄積す
る段階と、モジユールのどれでもまたはすべてが電子回
路および残りのモジユールの農を破壊せずに取り除かれ
るように電子回路内のモジユールの電気接続を作つて蓄
積する段階と、モジユールのどれでもまたはすべてが第
１回路ならびに残りのモジユールにかかわりなく除去さ
れるように第１回路装置の電子回路に関してモジユール
の位置ぎめをする段階と、蓄積から所望のモジユールを
取り除く段階と、取り除かれたモジユールのサイズに比
例したサイズに蓄積された回路の形を減少させる段階
と、所望の形の蓄積された回路を集積回路に変形する段
階とが含まれる。さらに、第11図について説明された１
つおよび他の代替実施例は、オートメーシヨン化された
データ処理機械と共に利用することも可能である。さら
にモジユール式機能ブロツクは、所望の応用にしたがつ
て呼び出しかつ位置ぎめするために処理機械内に記憶さ
れる。

上述のモジユール式集積回路を利用して、第4A図から第
4D図までについて説明されたモジユール・システムの結
果が得られる。

第12A図および第12B図を見ると、第4A図から第4D図まで
の制御器集積回路30用のモジユール式Ｉ／Ｏ設計のブロ
ツク図が示されている。

各製品を最適にするように画定された固定Ｉ／Ｏ設計の
問題の解決策はモジュール式Ｉ／Ｏ設計を提供すること
である。まず各Ｉ／Ｏバツフア220−223は、メモリのア
ドレス可能素子（メモリ・ビツト）として制御器集積回
路の論理によつて処理される。次にＩ／Ｏバツフアはア
ドレス指定され、命令語およびハードウエアを用いて書
き込まれたり読み出される。次に各バツフアは、自らの
組合せメモリ・アドレス・デコード225−228を備えてい
る。これによつて共通アドレス212、データ213、制御お
よびクロツク・ライン211、および電力母線214と215は
各Ｉ／Ｏバツフア位置に並列に結合され、この場合各バ
ツフアは自らの所定の選択アドレスを別個にデコートす
るとともに選択的に書込まれたり読出さされる自らの組
合せアドレス・デコードを備える。本発明の１つの実施
例では、バツフア機能したがつてピンアウトを再構成す
るために、バツフアと組合せデコードとの間またはバツ
フアと結合パツドとの間、あるいはメモリ・マツプＩ／
Ｏ母線とアドレス・デコードとの間の接続変更は要求さ
れない。第１バツフアが第２バツフアと同じあるとき、
特定のバツフアと組み合わされるアドレス・デコードの
デコード・アドレスを簡単にプログラムしなおすと、バ
ツフアの機能およびそれと組み合わされるピンアウトが
再形成される。別法として、第１および第２の各バツフ
アと組み合わされる別のアドレス・デコードが交換さ
れ、すなわち構造的に互換されて、同じプログラム・デ
コード・アドレスを保持しながら第２および第１バツフ
アとそれぞれ組み合わされる。

好適な実施例では、Ｉ／Ｏデータ母線は半導体バーの１
つの縁に沿つて延び、またすべてのバツフアおよび組合
せデコードは下の直線に沿つて置かれかつ第６図から第
８図までに示される通りＩ／Ｏデータ母線に結合され
る。金属の相互接続は、各バツフアからそれぞれ所望の
結合パツドに作られる。これは、バツフアおよび組合せ
アドレス・デコードを新しい結合パツドに結合するため
に、そのバツフアおよびい組合せデコードをその結合バ
ツド位置まで構造的に移動する必要がなくなる。アドレ
ス・デコード相互接続のモジユール構造は、任意な２つ
の同様な種類のバツフア間で、例えば２つの選択ライン
・バツフア間で結合パツドの機能変更を可能にし、これ
はバツフア・アドレス・デコードでハードウエア・プロ
グラム可能アドレスのみを変えることによつて行われ
る。しかし２個の異種バツフアと組合せ結合バツドとの
間の結合配列を交換するため、例えばＫラインを選択ラ
インと交換するためには、バツフアを構造的に移動して
置きなおす必要があるが、第13A図から第13B図までに説
明される好適な実施例では、所望のバツフアから所望の
結合パツドに結合する所望の金属ラインに金属の相互接
続を結合するように、相互接続コンタクト・マトリツク
スを再プログラミングするだけで済む。Ｉ／Ｏバツフア
は異なる機能用に各１個がプログラムされるように設計
されるが、好適な実施例では、各バツフアは最適のシス
テム回路設計を達成するような特定の機能を備えてい
る。好適実施例では、Ｉ／Ｏ機能、入力機能、およびＫ
ラインまたは選択ラインに関する不連続機能バツフアが
存在する。別の実施例では、システムによつて要求され
る機能をすべて満足する１つの汎用バツフアが備えられ
る。しかしこの汎用バツフアは、使用される最大の機能
バツフアより構造的に大きい。これは、出力すべき特殊
機能にかかわらず結合パツド機能の完全変更に対してバ
ツフアのハードウエア・プログラム可能アドレス機能を
適合させ、どんなハードウエア金属相互接続の変更も、
また実際に好適実施例におけるどんな相互接続接触マト
リツクスも、さらに１つの実施例におけるどんなバツフ
アの再配置も必要としない。しかし、各機能のためにバ
ツフアのサイズを最適にすることによつて、半導体バー
の与えられた面積により多くのバツフアを取り付けるこ
とができる。しかしすべてのバツフアが汎用で同じサイ
ズにされると、バツフアと組み合わされるプログラム可
能アドレス・デコードをプログラムするだけで、全ピン
アウト変更に関して制限がない。

方法、１つの実施例、好適実施例、または別の汎用バツ
フア実施例の選択は、設計者の目的およびシステム要求
に左右される。

第12A図および第12B図から、各Ｉ／Ｏバツフア220−223
は、メモリのアドレス可能素子（メモリ・ビツト）とし
て集積回路の論理により処理される。Ｉ／Ｏバツフアは
アドレス指定され、メモリ位置として書き込まれたり読
み出される。次に各バツフア220−223はそれ自身の組み
合わされたメモリ・アドレス・デコード22−5228を備え
ている。これによつて共通アドレス、データ、および制
御ならびにクロツク・ライン母線210は、各Ｉ／Ｏバツ
フア220−223の位置に並列に結合され、この場合各バツ
フアの組み合わされたアドレス・デコード回路はそれ自
身の選択された所定の361アドレスをデコードし、指令
およびデータ・コードに応じて選択的に書き込まれたり
読み出される。これはアドレスを除去して、指令および
データ・コードに応じて選択的に書き込まれたり読み出
される。これは各バツフア用の特別な選択および制御ラ
インを必要としない。本発明により、データおよび組合
せデコード論理にアドレス母線212ならびにデータ・バ
ツフア213を結合するだけで済み、共通アドレス／共通
データ母線が利用される。本発明により16個のＩ／Ｏバ
ツフアをアドレス指定するために、16個のバツフアの中
の１個を選択するのに４本のアドレス・ラインだけで済
む。本発明の重要な追加の利点は、それが任意なＩ／Ｏ
変化を容易に実行させる点である。すなわち、バツフア
が汎用データ母線に沿つて置かれることは問題でない。
したがつて、そのアドレス・デコードと組み合わされる
どんな各個のバツフアでも、このアドレス／Ｉ／Ｏ母線
に沿う任意な場所に構造的に置かれ、ピンアウトを変え
るときに各個のバツフアに特有な選択／制御ラインのレ
イアウトをやりなおす必要はない。したがつて本発明は
どんなＩ／Ｏの再構成も最小の設計変更で可能にし、こ
れは手動によりまたはデイジタル・レイアウト・プログ
ラミング法を借りて容易に達成される。共通アドレス／
データ母線に沿つてアドレス・デコートと組み合わされ
るバツフアは、各バツフアと組み合わされる自己アドレ
ス・デコード能力をメモリ・マツプＩ／Ｏシステムに与
える。したがつて１つの実施例では、バツフアと組合せ
デコードとの間またはバツフアと結合パツドとの間、あ
るいは組合せデコードとメモリ・マツプＩ／Ｏ母線との
間の接続変更は、バツフア機能したがつてピンアウトを
再構成するために要求されない。バー・レイウトの複雑
性およびバー・サイズ面積を減少するために、アドレス
およびデータ・ラインは、バツフアおよびこそれと組み
合わされるアドレス・デコードに結合される共通母線で
共に多重化される。この結果、Ｉ／Ｏ母線210の所要ラ
イン数が減る。第１バツフアが第２バツフアと同じであ
るとき、特定のバツフアと組み合わされるアドレス・デ
コードのデコード・アドレスを簡単な再プログラミング
により、バツフアおよびそれと組み合わされるピンアウ
トの出力が再形成される。別法として、第１および第２
の各バツフアと組み合わされるアドレス・デコードは交
換され、すなわち構造的に互換され、それぞれ原プログ
ラム・デコード・アドレスを保持するアドレス・デコー
ドと共に、第１および第２バツフアと組み合わされるよ
うになる。別法として、異形のバツフアと共に同じアド
レス・デコード位置を保持したい場合は、バツフアは所
望の形のバツフアと交換され、かつ原アドレス・デコー
ドに結合されるとともに、交換されたバツフアが組み合
わされる結合パウドに結合される。この方法により、最
適のバツフア・サイズが得られる一方、Ｉ／Ｏモジユー
ル構造およびピンアウト形成モジユール構造が保持され
る。第13A図および第13B図について説明されるような好
適実施例において、プログラウ可能な相互接続接触マト
リツクス245はバツフア220−223の出力と、係合パツド2
30−223に係合する金属ライン234−237との間に置かれ
る。すなわち相互接続マトリツクス245用の特定なマト
リツクス・プログラムを与えることによつて、外部ピン
アウトを作るためにバツフアからの出力を外部結合装置
に結合する結合パツト位置に結合することは、任意の与
えられたバツフアのバツフア位置または選択されたアド
レス・デコードに関係なく変えることができる。

再び第12A図および第12B図から、本発明の１つの実施例
において、Ｉ／Ｏ母線210は集積回路バーの全周辺に分
布され、各個のバツフア220−223および組み合わされる
アドレス・デコード225−228は、それぞれの結合パツド
230−233に隣接して置かれかつ結合される。各バツフア
220−223が応答するアドレスは、処理中のゲート、モー
ト、または金属レベル・マスク、あるひは処理完了後の
電気的プログラミングのような、ハードワイヤ・プログ
ラミングによつて、組み合わされるアドレス・デコード
225−228に選択されたアドレスをプログラムすることに
より制御される。特定のバツフアおよび組み合わされる
デコードと、異なる結合パツドに組み合わすべき特定の
結合パツドとの組合せを変更するために、特定のバツフ
アおよび組み合わされるアドレス・デコードはそれが結
合する異なる結合ツドに構造的に隣接して置きなおされ
なければならず、またアドレス・デコード論理は新規に
選択された所望アドレスに応答するように選択的にプロ
グラムされなければならない。

本発明の好適な実施例において、Ｉ／Ｏデータ母線210
は第６図から第８図までに示されるような半導体バーの
１つの縁に沿つて延び、またすべてのバツフア220−223
および組み合わされるデコード225−228は下の直線に沿
つて置かれかつＩ／Ｏデータ母線210に結合される。

第13A図および第13B図から、バツフア220−223からそれ
ぞれ第12A図および第12B図の所望の結合パツド230−233
に至る金属相互接続234−237は、、第13A図に示される
プログラム可能な接触マトリツクス装置45の同数のプロ
グラム可能な相互接続、例えば251および253によつて機
能的に置き替えられる。これは、バツフアおよび組み合
わされるアドレス・デコードを新しい結合パツドに結合
するために、バツフアおよび組み合わされるアドレス・
デコードを構造的に移動しかつバツフアおよび組合せデ
コードを新しい結合パツド位置に構造的に置きなおす必
要がなくなる。むしろ、相互接続接触マトリツクス245
の選択されたパターンを変えることにより、例えば処理
中のゲートまたは金属レベル・マスク・プログラミン
グ、組立後の電気的プログラミングによるあるいは他の
プログラミング手段によるイオン注入のような）ハード
ワイヤ・プログラミングによつて、第12A図および第12B
図のバツフア220−223の出力と結合パツド230−233との
間の選択的結合は、半導体バーの構造的な位置またはレ
イアウトをやりなおさずに、また組み合わされるアドレ
ス・デコード回路255−228のプログラミングをやりなお
さずに達成される。それぞれのバツフア220−223からの
各出力である１群の金属ライン234−237はマトリツクス
245のそれぞれの位置に結合され、同数の金属ラインは
おのおの結合パツド230−233に結合するマトリツクス24
5からの出力である。チツプ設計者は個々のバツフアを
選択し得るとともに、相互接続接触マトリツクス245を
介して、特定の結合パツドに結合する特定の金属ライン
に至る金属接続をプログラムすることができる。例えば
第13A図から、入力バツフア機能（KC）であつた結合バ
ツド246により果たされた機能を、結合パツド247に結合
された出力バツフア242機能（R4）選択に変えたい場合
を想定するが、この場合パツド246と247は相互に隣接す
るものとする。相互に構造的に隣接して置かれる２つの
金属ライン252および255は、Ｉ／Ｏバツフア・アレイ24
0ならびに242に隣接するバーの１つの縁に沿つて延び
る。KCバツフア240およびR4選択バツフア242の出力から
の金属接続、すなわち結合装置251および254は、交換機
能を達成するために所望の結合パツド金属ラインと結合
するように変えられなければならない。マドレス・デコ
ードのＩ／Ｏモジユール構造は、任意な２つの同種のバ
ツフア間、例えば２つの選択ライン・バツフア間の結合
パツド機能の変更を与え、これはバツフア・アドレス・
デコードにおけるハードウエア・プログラム可能アドレ
スを変えるだけで行うことができる。しかし２つの異種
のバツフアと組み合わされる結合パツド間の結合配列を
交換するために、KCラインとR4選択ラインとの交換はア
ドレス・デコードのＩ／Ｏモジユール構造を構造的に移
動し再配置する必要があるが、好適実施例では、所望の
バツフアから所望の結合パツドに結合する所望の金属ラ
インまで金属相互接続を結合するように、接続マトリツ
クス245のプログラミングをやりなおすだけで済む。Ｉ
／Ｏバツフアはおのおのが異なる機能を果たすようにプ
ログラムされるが、好適実施例では、各バツフアは最適
のシステム回路設計を達成するように特定の機能を備え
ている。好適実施例では、Ｉ／Ｏ機能、入力機能、およ
びＫラインまたは選択ラインのために別個機能バツフア
が存在する。別の実施例では、システムによつて要求さ
れるすべての機能を満足する１つの汎用バツフアが選択
されるが、そのバツフアは使用される最大機能バツフア
よりも構造的に大きくなければならない。これは、出力
すべき機能のそれぞれの種類に関係なく結合パツド機能
の完全な変更に適合するバツフアのハードウエア・プロ
グラム可能アドレス・デコード特徴を与え、どんなハー
ドウエア金属相互接続の変更も不要であり（本実施例で
は相互接続接触マトリツクス245を必要とせず）、また
特殊用バツフア実施例に要求されるどんなバツフアの再
配置も不要である。しかし各機能についてバツフア・サ
イズを最適にするとによつて、より多くのバツフアが半
導体バーの与えられた面積内に取り付けられる。例え
ば、選択バツフアはＫバツフアよりかなり広い（約５〜
10倍広い）。バツフアのすべてが汎用多機能バツフアで
ある場合は、Ｋ機能用の各バツフアは特殊用に要求され
るバツフアより５〜10倍大きく、したがつて設計は半導
体の許容バー・サイズの面積内にいかに多くの出力が置
けるかについて制限される。しかしすべてのバツフアが
汎用でしかも同じサイズであれば、バツフアと組み合わ
されるプログラム可能なアドレス・デコードをプログラ
ムしなおすことによつて簡単に変えられる全ピンアウト
について制限がない。方法の選択は設計目的およびシス
テム要求に左右され、各アプローチの利点と不利は各プ
ロジエクトについて分析しなけならない。

第13B図から、プログラム可能な相互接続マトリツクス
は、集積回路の外部導線209に相互接続するように個々
の結合パツド230−233を含む結合パツド装置207を備え
る相互接続結合装置を有するピンアウト形成装置202に
よつて構成され、相互接続接触装置202の内部にあるピ
ンアウト形成マトリツクスのプログラム状態により第１
回路装置200からの出力から結合パツド装置207の個々の
結合パツド230−233まで、プログラム可能な相互接続
（処理中のマスク・レベルまたは製造後の電気プログラ
ミングのようなもの）を与える装置を含む結合パツド装
置207に第１回路装置200を結合する増幅装置205と論理
装置203とを有する相互接続接触装置を含む集積回路用
のピンアウトを形成する。

第14図から、本発明のモジユール式制御器集積回路にお
けるメモリ・マツプＩ／Ｏの好適な実施例のブロツク図
が示されている。キーボード走査用または通信用の１／
４デユーテイ・サイクル液晶表示装置を駆動するために
複数個のＲ／選択ライン出力300が使用される。複数個
のＫライン入力310は、集積回路の外部ソースのキーボ
ード走査用または通信入力用の利用される好適実施例で
は、多重化試験出力として４ビツト・ラインが使用され
ている。複数個の共通ライン320は入力または出力とし
て働く。好適な実施例では、４本の共通／試験入力ライ
ンが、外部結合の液晶表示装置を駆動するのに用いられ
たり、制御器チツプの主プログラム・カウンタまたは命
令デコーダに結合するため入力アドレスを受信するのに
用いられる。複数個の専用試験入力315が備えられ、好
適実施例では４個の専用試験入力を利用する。

最低１個のプリントＩ／Ｏ通信ライン324が好適実施例
に備えられている。好適実施例にある複数個の両方向性
Ｉ／Ｏライン330、すなわちＩ／O1,2,4,8は第5A図から
第5C図までに示されたような別々のRAM、ROMまたは周辺
集積回路のような集積回路の外部ソースに対する両方向
の通信を与える。好適実施例では、第12A図から第12C図
までに示されたアドレス・デコード論理は、23より大き
いRAMレジスタ位置に応答するように設計されている。
もちろん制御器に用いられるRAMレジスタの数により、
また制御器に用いられる母線の構造により、アドレス・
コオード論理の他のアドレス指定方式が可能である。好
適実施例は、組み合わされるアドレス・デコードは選択
／Ｒライン300、共通ライン320、Ｋライン310、プリン
トＩ／Ｏライン324、Ｉ／Ｏライン330、および時間記録
装置350の一部を構成する。各組合せアドレス・デコー
ドは、第12A図および第12B図の制御母線210に対応する
内部Ｉ／Ｏ母線335に結合される。Ｉ／Ｏ母線335は、第
12A図および第12B図の母線217に対応するメモリ・アド
レスＸ／多重化共通ライン母線340、第12A図および第12
B図のデータ母線213に対応するデータ母線341、第12A図
および第12B図の母線211に対応するタイミング制御母線
342、第12A図および第12B図の母線216に対応するメモリ
・アドレスＺ母線343、ならびに第12A図および第12B図
の母線214と215に対応する表示電圧母線344によつて構
成される。さらに好適実施例では、Ｉ／Ｏ母線に結合さ
れる固定論理ブロツクおよびモジユール論理ブロツク
は、第17図および第18A図から第18G図までに詳しく示さ
れる通り、時間記録論理350および組合せデコード360を
備えている。Ｉ／Ｏ母線335は、制御器集積回路の処理
装置部分とＩ／Ｏ母線335との間の両方向通信用のイン
ターフエース装置を有する複数個のモジユール回路ブロ
ツクおよび固定論理回路ブロツクに結合されている。

Ｉ／Ｏ発振器370は、その出力に応じて表示電圧発生器3
74に第１出力を与えるとともにクロツク制御論理376に
第２出力を与えるＩ／Ｏクロツク発生器372に結合され
る出力を供給する。クロツク制御論理376は、Ｉ／Ｏク
ロツク発振器372からの第２出力および処理装置のクロ
ツク入力377の受信に応じて、タイミング制御母線342に
結合される複数個のタイミング制御出力を供給する。好
適実施例では、Ｉ／Ｏ発振器370は公称周波数32KHzで作
動するRC制御発振出力を出す。発振器370は、制御器集
積回路の処理装置部分の中にある主処理装置発振器に関
係なくかつ非同期でＩ／Ｏクロツク発振器372に結合さ
れて、これを駆動する。

Ｉ／Ｏクロツク発生器372は、異なる周波数で多位送Ｉ
／Ｏクロツクを発生させるためにＩ／Ｏ発振器370から
の受信出力を分割する。好適実施例では、Ｉ／Ｏクロツ
ク発生器372は、8KHzおよび500Hzで２個の位相Ｉ／Ｏク
ロツク信号を与え、2msごとに共通時間発生器およびマ
ルチプレクサ論理400の共通時間発生器373を移動させる
のに適したパルスを供給する。またＩ／Ｏクロツク発生
器372は、好適実施例において選択／Ｒライン300を介し
て高速ハードウエア・キーボード割込みを与えるために
用いられる第３共通時間ごとに125msパルスを発生させ
る出力を供給する。この出力は表示電圧発生器374に結
合されて、ハードウエア・キーボード割込みを外部表示
装置のすべての表示セグメントに同じように影響させ
る。

共通時間発生器およびマルチプレクサ論理400は第16A図
に詳しく示されている。共通時間発生器373およびマル
チプレクサ375は、好適実施例において２ビツト・シフ
ト・カウンタを構成し、システムの４つの共通時間に対
応する４つの状態を持つている。カウンタのシフト速度
は機能状態制御モード・ラツチ371からの出力に応じて
マルチプレクサ375により選択され、2msの表示速度で、
または処理装置の内部命令サイクル速度、好適実施例で
は15μｓでシフトする。共通時間発生器373は、選択デ
ータ・ラツチ405およびバツフア407に結合される複数個
の出力を供給する。バツフア407からの出力はメモリ・
アドレスＸ母線／共通母線340に結合される。好適実施
例では、Ｘデコード・プログラム可能論理アレイ（PL
A）410は、制御器集積回路の処理装置部分から受信した
５ビツトRAM Ｘレジスタ・アドレスをメモリ・アドレ
スＸ母線340の両立し得る出力にコード化して、Ｉ／Ｏ
母線335に沿つて特定のアドレス指定バツフアを選択す
る。好適実施例では、PLA410は11000（基数２）より大
きなＸアドレス専用のアクチブ・デコードを与える。PL
A410の出力は、メモリ・アドレスＸ母線340に結合され
る出力を与えるアイソレーシヨン・バツフア411に結合
される。

選択データ・ラツチ405は、選択バツフア300にクロツク
・インすべき文字データを記憶する複数個の単ビツト・
ラツチから成る。このデータは、ラツチが共通時間発生
器373によつて選択されるとき、処理装置の内部データ
母線ｘおよびｙを介して制御器集積回路の処理装置部分
から受信される。選択データ・ラツチ405は、在来の出
力プログラム可能論理アレイに取つて代わる。文字デー
タは、集積回路の主読取専用メモリ内の命令の即時フイ
ールドにある１組の命令にコード化された探索表（lool
up table）に記憶される。それぞれ個別の表示要求
で要求されるデータのみが記憶され、ROMコードの変更
によつて変えられる。選択データ・ラツチ405からのデ
ータ出力は、共通時間発生器373から受信される出力に
応じてラツチ405から、正しい順序で選択／Ｒバツフア3
00に選択的にストローブされて、データ母線341を介し
て結合する選択／Ｒバツフア300の４ビツト・ラツチ301
に記憶される。さらに、データ母線341は制御器集積回
路の処理装置部分から内部データ母線の１つまで両方向
バツフア・インターフエース409に結合される。エニー
キー（anykeys）・ラツチ420は、ＸデコードPLA410から
の出力に結合されるとともに処理装置の多重化PZアドレ
ス母線からの信号を結合するバツフア421からの出力に
結合される。エニーキー・ラツチ420は、これがセツト
されるとき、好適実施例の第１供給電圧VDDにすべての
選択／Ｒライン300の出力を結合させるハードウエアま
たはソフトウエア制御ラツチであることができる。また
エニーキー・ラツチ420は、Ｋライン310プルダウン・ト
ランジスタをも能動化することができる。好適実施例で
は、エニーキー・ラツチは処理および表示モード中にの
みセツトされる。一般に、エニーキー・ラツチ420は所
定のセツトおよびリセツト命令実行に応じてセツトなら
びにリセツトされる。エニーキー・ラツチ420からの出
力は表示電圧発生器374に結合される。

表示電圧発生器374は機械状態モード制御ラツチ371、共
通時間発生器373、エニーキー・ラツチ420、およびＩ／
Ｏクロツク発生器372からの入力を受信するように結合
される。表示電圧発生器374は、表示電圧母線344に結合
される出力を供給する。本質的に、表示電圧発生器374
は次の２つの目的にかなう： １） １／４デユーテイ・サイクルの作動に必要な多電
圧基準出力（好適実施例ではVDD、２／3VDD、１／3VD
D、およびVSS）を作るため、および ２） 電圧基準間で液晶表示駆動電圧母線344をスイツ
チし、かつ液晶表示装置に結合するようにOVDCオフセツ
ト電圧と共に公称62.5HzのAC波形を供給するため、中間
電圧は第21図に詳しく示される通り、受動抵抗分圧器チ
エーンを介して作られる。低インピーダンス分圧器チエ
ーンは表示電圧が変化するとき各共通時間の最初の５％
に使用され、その時間後は高インピーダンス・チエーン
を使用して好適実施例において電圧レベルを定常に固定
させる。

クロツクおよび制御論理376は、Ｉ／Ｏクロツク発生器3
72、処理装置クロツク母線377、ならびに制御器集積回
路の処理装置部分から入力を受信するように結合され
る。

クロツクおよび制御論理376は、制御器集積回路の処理
装置部分を通信用のＩ／Ｏ部分に同期してインターフエ
ースさせるように、いろいろなタイミングおよび制御信
号を作る。またクロツクおよび制御論理376は集積回路
のＩ／Ｏ部分の所望の部分をも選択的に活性化して、制
御ラツチ371からの出力に応じて処理装置が不活性のと
きこれらの部分を静組合せ論理となるようにし、それに
よつて共通時間発生器373によつてのみ駆動されるとき
Ｉ／Ｏに情報を表示させる。

好適実施例では、Ｉ／Ｏ母線335は、データ母線335を含
む４本のデータ・ラインと、Ｘ／共通母線340を含む４
本のメモリ・アドレスＸ／共通ラインと、PZ母線343を
含む４本のPZラインと、タイミングおよび制御母線343
を含む６本のクロツク／制御ラインと、表示電圧母線34
4を含む４本の表示電圧ラインと、主電力母線を構成す
る２本の電力ラインとから成る。各バツフア、バツフア
の組、またはＩ／Ｏ母線335に結合される特殊回路は個
々のアドレス・デコード回路を含むので、各個のバツフ
アまたは特殊回路はＩ／Ｏ母線335から自らのアドレス
を直接デコードし、これはここで説明される通りまたは
任意な他の形のアドレス・デコード装置により、非相補
形信号デコーダを使用することができる。各バツフアま
たは特殊回路と組み合わされる個々のアドレス・デコー
ドのこの特徴は、ハードウエア・アドレス・デコード回
路を変えるだけでバツフア・アドレスまたはバツフア位
置に変更を容易にする。好適実施例では、ハードウエア
・アドレス・デコードはイオン注入、金属マスク、ゲー
ト・マスク、モート・マスク、またはその組合せによる
処理中、あるいは電気プログラミングによる処理後にプ
ログラムが可能である。

第16C図に詳しく示されるデータ母線341は、両指向性多
ビツト母線である。好適実施例では、データ母線381は
４ビツト母線である。母線335および処理装置の内部母
線に結合されるバツフアに出入するデータ転送は、デー
タ母線341によつて生じる。

第16C図に詳しく示されるPZアドレス母線343は、処理装
置から受けたメモリ・アドレスを、それがデコードされ
る母線335に結合される個別バツフアに結合する。好適
実施例では、PZアドレス母線343は、第16A図に詳しく示
される多重化PZアドレス・バツア421からの出力とし
て、処理装置の４ビツトRAM語アドレスに結合される。

第16C図に詳しく示されるメモリ・アドレスＸ／共通ラ
イン母線340は、多目的にかなう単指向性母線である。
好適実施例では、メモリ・アドレスＸ／共通母線340
は、４つの目的にかなう４ビツト単指向性母線である。
まず、処理装置がＩ／Ｏ部分と通信しているとき、第16
D図に詳しく示されるＸデコードPLA410からの出力とし
てコード化されたレジスタ・データは、処理装置の命令
サイクルの最初の半分の間デコードのために選択された
個々のバツフアに結合するように、メモリ・アドレスＸ
／共通母線340に結合される。第２に、処理装置が選択
／Ｒバツフア300と通信していて、Ｒライン・データを
ロードするような場合、タイミング信号は処理装置のサ
イクルの第２の半分の間バツフアの４ビツト・ラツチ30
1にデータをストローブするように、選択／Ｒバツフア3
00に送られる。第３に、計算機システムが情報を表示し
ている間、共通時間発生器373はメモリ・アドレスＸ／
共通母線340を利用して、ストローブ出力を共通バツフ
ア320に結合し、データを表示装置に結合するが、その
間に４ビツト選択ラツチ301からの適当なデータを選択
／Ｒバツフア300に、またそこから外部装置に同時にス
トローブする。最後の第４に、処理装置が選択データ・
ラツチ405または母線トランシーバ409を介して処理装置
の内部母線から選択データをロードしているとき、共通
時間発生器373はメモリ・アドレスＸ／共通母線340を利
用して、データ母線341からのデータを選択／Ｒバツフ
ア300の１つの出力を介して４ビツト・ラツチ301の適当
なビツトにストローブする。

第16D図に詳しく示される時間および制御母線342は、Ｉ
／Ｏ母線335に結合されるバツフアのアドレス指定、デ
ータ転送、および読取り／書込み操作を実行するのに必
要ないろいろなクロツクおよび制御信号から成る。好適
実施例では、第16B図および第16D図に詳しく示される表
示電圧母線344は、４つの時間とともに変化する波形を
表示電圧発生器374からの出力として、共通バツフア320
および選択／Ｒバツフア300に結合し、１／４デユーテ
イ・サイクルの液晶表示を適当に多重化する。

共通バツフア320は母線335に結合される。共通バツフア
320は、スイツチされる時間とともに変化する波形を、
共通時間発生器373によつて定められる周波数で液晶表
示の後面に結合する。

第16C図および第16D図に詳しく示される選択／Ｒバツフ
ア300は、Ｉ／Ｏ母線335に結合される。選択／Ｒバツフ
ア300は、スイツチされる時間と共に変化する波形を、
共通のタイム・レートで同期して液晶表示の前面に結合
し、液晶表示に現れる所望データの可視表示を有効にす
る。液晶表示の個々のセグメントは、選択／Ｒバツフア
300の４ビツト・ラツチ301に記憶されるデータにより、
ターン・オンまたはターン・オフされる。また選択／Ｒ
バツフア300からの出力は、システム設計によつて課せ
られるソフトウエアおよび電気的制限を受ける論理レベ
ル出力ラインにも利用される。

第16A図および第16D図に詳しく示されるＫライン・バツ
フア310は、好適実施例では、メモリ・アドレスＸ／共
通母線340、データ母線341、タイミングおよび制御母線
342、およびPZ母線343に結合される。Ｋライン・バツフ
ア310は外部供給入力に結合して、Ｉ／Ｏ母線335に結合
するための論理レベル入力を与える。好適実施例では、
Ｋライン・バツフア310には活性プル・ダウン装置があ
る。好適実施例では、Ｋライン310は周期的にキーボー
ドをサンプルするのに用いられる。さらに、Ｋライン・
バツフア310が結合されるパツド311は、計算機システム
が試験モードにあるとき４ビツト試験テータ出力用の出
力結合器としても役立つ。

プリントＩ／Ｏバツフア325は、第16C図および第16D図
に詳しく示されるＩ／Ｏバツフア335に結合される。プ
リントＩ／Ｏバツフアは、外部プリンタ−制御器集積回
路と通信するように設計されている。好適実施例では、
プリントＩ／Ｏバツフア325は、パルス幅変調直列デー
タ送信法と共に使用される。プリントＩ／Ｏバツフア32
4にはアドレス・デコード、増幅器、およびそれに取り
付けられるラツチ331が含まれ、ラツチ331は第25図につ
いて詳しく説明される通り、所望の通信プロトコールに
したがつて直列Ｉ／Ｏラインにより伝送される最終固定
論理レベルを記憶する。

第16C図および第16D図に詳しく示される外部Ｉ／Ｏバツ
フア330は、制御器集積回路の外部回路と共に両指向性
の通信を与える。Ｉ／Ｏバツフア330と共に、組合せア
ドレス・デコード、バツフア増幅器、および第25図につ
いて詳しく説明されるＩ／Ｏプルダウン・ラツチ331が
含まれている。

エニーキー・ラツチ420は第16B図に詳しく示される通
り、ソフトウエア制御ラツチであり、ラツチ420がセツ
トされるとき好適実施例の正供給電圧VDDまですべての
選択／Ｒパツドをプル・ダウンする。さらに、エニーキ
ー・ラツチ420はＫライン・プルダウン装置を駆動する
ことができる。エニーキー・ラツチ420は、制御器集積
回路がモード・ラツチ371からの出力によつて定められ
るような特定の電力モードにあるとき、所定の第１レジ
スタ・アドレスがデコードされてから実行される複数個
の命令のどれによつてもセツトされる。好適実施例で
は、エニーキー・ラツチ420は、計算機システムが処理
表示モードにあるときＸレジスタ30のアドレス指定後に
実行されるどんな命令によつてもセツトされる。エニー
キー・ラツチは、所定の第２の値より少ないＸレジスタ
のアドレス受信に応じてリセツトされる。

好適実施例では、第14図に示されるＩ／Ｏ部分は、RAM
メモリの処理装置までの延長およびソフトウエアにより
定められる命令までの延長として現れる。Ｉ／Ｏ部分
は、処理装置の読取り／書込みメモリ（RAM）をアドレ
ス指定する同じメモリ・ポインタによつてアドレス指定
される。好適実施例では、多重メモリ・ポインタ装置が
用いられる。データ転送の極性は、処理装置のRAMを制
御する同じ読取り書込みマイクロコードによつて定めら
れる。第４−１表は、第14図に示されるバツフアの好適
実施例におけるバツフア・アドレス指定をまとめたもの
である。第４−１表から見られる通り、エニーキー・ラ
ツチ420は、モード制御ラツチ371の主発振ラツチ（MO）
が活性レベル出力を供給しかつＸ／共通母線340で受信
したＸ／レジスタ・アドレスが24未満のアドレスを含む
とき、リセツトされる。エニーキー・ラツチ420は、モ
ード制御ラツチ371の表示モード（DM）および主発振ラ
ツチ（MO）がいずれも活性出力を与えるときセツトさ
れ、かつＸ／共通母線340に現れるアドレス出力は30で
ある。選択データ・ラツチ405は、Ｘ／共通母線340から
の受信アドレスが27であるとき、マイクロコード・ビツ
トBXMXが活性論理レベル（ｌ）であるとき、および制御
モード・ラツチ371のMOラツチが活性出力を与えるとき
に書き込まれる。プリントＩ／Ｏバツフア325は、Ｘ／
共通母線340がアドレス28を含むとき、マイクロコード
・ビツトBXMYが不活性（Ｏ）すなわちロー（LOW）論理
レベルであるとき、マイクロコード・ビツトMYMXが活性
すなわちハイ（High）論理レベルであるとき、および制
御モード・ラツチ371のMOラツチの出力が活性出力レベ
ルであるとに書き込まれる。プリント・バツフアは、Ｘ
／共通母線340がアドレス28を含むとき、マイクロコー
ド・ビツトMXBYが活性論理レベルであるとき、マイクロ
コード・ビツトBYMXが不活性論理レベルであるとき、お
よびモード制御ラツチ371のMOラツチからの出力が活性
レベルであるときに読み取られる。選択データ・ラツチ
405からの出力は、Ｘ／共通母線340がＸレジスタ・アド
レス29を含むとき、PZ母線343が語アドレス000−10111
（２進）を含むとき、マイクロコード・ビツトMXBYが不
活性レベルであるとき、マイクロコード・ビツトBYMXが
活性レベルであるとき、およびモード制御ラツチ371のM
Oラツチからの出力が活性論理レベルであるときに、選
択／Ｒバツフア300に書き込まれる。Ｋライン・バツフ
ア310の４個の最上位のビツトKA−KDは、Ｘ／共通母線3
40がＸレジスタ・アドレス30を含むとき、PZ母線343が
語アドレス0011または1011（基数２）を含むとき、マイ
クロコード・データ・ビツトMXBYが活性論理レベルであ
るとき、マイクロコード・ビツトBYMXが不活性論理レベ
ルであるとき、およびモード制御ラツチ371のMOラツチ
の出力が活性論理レベルであるときに、読み取られる。
さらに、Ｘ／共通母線340がアドレス30を含むとき、お
よびPZ母線343が語アドレス0100または1100を含むと
き、マイクロコード・データ・ビツトMXBYが活性論理レ
ベルであるとき、マイクロコード・データ・ビツトBYMX
が不活性論理レベルであるとき、およびモード制御ラツ
チ371のMOラツチが活性出力レベルであるときに、Ｋラ
イン・バツフア310からの最下位ビツトKE入力はデータ
母線341に読み取られる。最後に、Ｘ／共通母線340がレ
ジスタ・アドレス31（基数10）を含み、PZ母線343が語
アドレス0000−0101または1000−1011（基数２）を含む
とき、マイクロコード・データ・ビツトMXBYが不活性で
あるとき、マイクロコード・ビツトBYBXが活性であると
き、およびモード制御ラツチ371が活性MO出力と不活性D
M出力とを供給するとき、選択／Ｒバツフア300はＲデー
タと共に書き込まれる。

第４−２表は、Ｘ／共通母線340アドレス、選択アドレ
ス、およびＲライン・アドレスの間の関係を示す好適実
施例のための選択／Ｒアドレス指定を示す。第４−３表
は好適実施例のための選択／Ｒ多重化を示す。第４−３
表から、PZ母線343が０アドレスを含むとき、選択アド
レスSOAとSOBまたは出力R0−R3のいずれかが、選択バツ
フアあるいはＲバツフアのいずれがアドレス指定されて
いるかによつて選択される。Ｒライン・アドレスがPZ母
線343の出力＝８で始まり繰り返されるのは、好適実施
例において任意の与えられた時間に４本のＲラインの選
択が与えられるように、制御情報のデコード中にPZ母線
343の最上位のビツトが無能にされるからである。表４
−２表に示される通りＲライン・アドレスは、特定のＲ
ラインが結合されるデータ母線341のビツトの下に書き
込まれる。第４−３表は、好適実施例のための選択およ
びＲライン・アドレスの正確な一致を示す。例えば、デ
コードに関するかぎり選択ライン1BはＲライン５に相当
する。

第15図には、第16A図から第16D図までのレイアウトの相
互関係が示されている。第16A図から第16D図までに、共
通時間発生器373、マルチプレクサ375、およびバツフア
407を含む共通時間発生論理400が示されている。さら
に、PZ母線バツフア421が示されている（第16A図）。処
理装置内部母線とＩ／Ｏデータ母線341との間のインタ
ーフエース・トランシーバ409が第16A図および第16C図
に示されている。アドレス・デコード装置325および組
み合わされる共通バツフア320が第16A図および第16B図
に示されている。処理装置クロツクと共通母線との間の
インターフエース415が第16B図に示されている。エニー
キー・ラツチ420が第16B図に示されている。Ｘデコード
PLA410も第16B図に示されている。選択データ・ラツチ4
05が第16C図に示されている。データ母線341、タイミン
グおよび制御母線342、PZ母線343、ならびにメモリ・ア
ドレスＸ／共通母線340が第16C図および第16D図に示さ
れる一方、表示電圧母線が第16D図に示されている。Ｋ
ライン・バツフアおよび組み合わされるデコード310と3
12、Ｉ／Ｏバツフア330および組み合わされるデコー
ド、プリントＩ／Ｏバツフア324および組み合わされる
デコード、選択／Ｒバツフアおよび組み合わされるデコ
ード300、ならびに４ビツト・ラツチ301が第16C図およ
び第16D図に示されている。

第17図には、第18A図から第18F図までの相互関係が示さ
れている。第14B図の時間記録論理350および組み合わさ
れるアドレス・デコード360は第18A図から第18F図まで
に詳しく示されている。さらに詳しく述べれば、時間記
録論理350は第18A図から第18F図までに詳しく示され、
組み合わされるアドレス・デコードおよび母線335に対
する結合は第18A図と第18D図に示されている。

第19図には、第20A図と第20B図の相互関係が示されてい
る。第20A図から第20C図までには、第14B図について説
明されたようなＩ／Ｏ発振器370、Ｉ／Ｏクロツク発生
器372、およびそれと組み合わされる論理の詳細な接続
図が示されている。主（処理装置）発振器370、および
組み合わされる分割論理373ならびに速度選択論理375が
第20A図に示され、Ｉ／Ｏ発振器370の主発振器部分が第
20C図に示されている。Ｉ／Ｏクロツク発生器382が第20
C図に示されている。

第21図には、第14B図の表示電圧発生器374が詳しく示さ
れている。また第21図には図に用いられるキーが示され
ている。

第22図から、Ｉ／Ｏ母線335に結合されるともに第14図
の個々の組合せバツフアに結合されるアドレス・コード
装置のブロツク図が示されている。第22図から第24図ま
では、第14A図と第14B図、および第16A図から第16D図ま
での母線335に結合されるアドレス・デコード回路（す
なわち325、312、360など）の詳細な接続図を示す。第2
2図から、非相補形アドレス入力525を持つアドレス・デ
コード回路は、アドレス入力525を受信するとともに受
信されたアドレス入力525から所定の組合せで第１論理
レベルをデコードするのに応じて活性第１デコード出力
529を選択して供給する第１デコード回路装置を含んで
いる。第２デコード回路装置540はアドレス入力を受信
するためにアドレス入力525に結合され、また第１デコ
ード装置530に結合される。第２デコード装置は、１）
受信したアドレス入力から所定の組合せで第２論理レベ
ルをデコードすると同時に、２）第１デコード装置530
から活性第１デコード出力529を受信することに応じ
て、活性デコード出力545を選択して供給する。それに
よつて活性第２デコード出力545は、所望の所定組合せ
であるアドレス入力を表わす。好適実施例では、第１デ
コード装置530および第２デコード装置540は、第１およ
び第２論理レベルで所望の所定組合せの選択を与えるよ
うにプログラム可能である。すなわち、第１デコード装
置530および第２デコード装置540は、集積回路の処理中
にハードウエア・プログラミングによつて選択的にプロ
グラムすることができる。非相補形アドレス入力を持つ
アドレス・デコード回路520はさらに、第１クロツク出
力524および第２クロツク523を供給するクロツク回路装
置522を含むことがあり、前記クロツク装置522はそれぞ
れ01、および02について第24図に示される通り、それぞ
れ第１ならびに第２活性時間間隔を持つ活性第１および
第２クロツク出力524と523を供給する。さらに、アドレ
ス・デコード回路520は、第１および第２電圧レベルV₁
とV₂でそれぞれ第１電圧出力527と第２電圧出力528を供
給する電力装置526を備えている。第１デコード装置530
の中にある第１事前充電回路533は、電力装置526の第１
電圧出力527に結合されるとともに、電力装置526の第１
電圧出力を選択的に供給するためクロツク装置522の第
１クロツク出力524に結合され、また第１活性時間間隔
の活性（第１電圧レベル）クロツク出力部分の間第１プ
リチヤージ出力546を選択的に供給するためクロツク装
置522の第１クロツク出力524に結合される。第１デコー
ド装置530の中にある第１放電回路装置531は、電力装置
526の第２電圧装置528に結合されるとともに、第１デコ
ード装置530の中にある第１論理装置532からの受信入力
547を選択的に結合するためクロツク装置522の第１クロ
ツク出力524に結合されかつ活性第１クロツク出力524の
受信に応じて第２電圧出力528に結合される。第１論理
回路装置532は第１プリチヤージ装置533の出力546に結
合されて、第１デイスチヤージ装置531に結合される出
力547を供給する。第１論理装置は、アドレス入力525の
所定の第１組合せの受信に応じて、第１デイスチヤージ
装置531に結合される出力547から受信した第１プリチヤ
ージ装置出力546を選択的に分離する。

第２デコード装置540はさらに第２事前充電回路装置544
を備えているが、この第２事前充電回路装置544は電力
装置526の第１電圧出力527に結合されるとともに、クロ
ツク装置522の第２クロツク出力523に結合されて、第24
図の信号φ２について示される通り第２活性時間の持続
中第２事前充電出力548を、また活性第２クロツク出力5
23の受信に応じて第１電圧レベルで第２プリチヤージ出
力548を選択して供給する。

第２放電回路装置541は電力装置526の第２電圧出力528
に結合され、またクロツク装置522の第２クロツク出力5
23に結合されて、受信信号549を活性第２クロツク出力5
23の受信に応じて第２電圧出力528に選択結合する。第
２論理回路装置524は第２デイスチヤージ装置541に結合
されて、分離装置543から信号549を介して受信された入
力550をアドレス入力の所定の第２組合せの受信に応じ
て第２放電装置541の入力に選択結合する。分離装置543
は第２論理装置542に結合されて、下記に説明される通
り第２論理装置542からの受信入力550を選択結合する。
また分離装置543は第２プリチヤージ装置544からの出力
548にも結合され、また第１論理回路装置532からの第１
デコード出力529にも結合される。分離装置543は、受信
アドレス入力525で所定の組合せを受信するデコード回
路520を表す出力545を与える。分離装置543は、第２論
理装置542が受信入力550を第２デイスチヤージ装置入力
549に結合するとき、活性第１デコード出力529を与え、
また第２プリチヤージ出力548の受信に応じてデコード
出力545を与え、それによつて分離装置543は第２電圧出
力に結合され、分離装置543からの出力545は第２電圧出
力V₂に結合され、それにより所望アドレスの真のデコー
ドが示される。

第14A図および第14B図の制御器チツプ集積回路は、複数
個のアドレス可能な機能モジユールを有し、また非相補
形アドレス出力525を与えるメモリ・アドレスＸ／共通
母線340のようなアドレス母線装置と、第１レベルで第
１電圧出力527をまた第２レベルで第２電圧出力528を第
22図から第24図までに示される通り与える電力母線装置
526とを備えている。第１プリチヤージ装置533は第１電
圧出力527に結合されて、クロツク装置522のクロツク出
力524によつて定められる通り、第１時間間隔のあいだ
第１レベルで出力546を与える。第１デコード論理装置5
32はアドレス入力525に結合されるとともにデイスチヤ
ージ装置531を介して第２電圧出力528に結合され、また
プリチヤージ装置533の出力546に結合される。第１デコ
ード装置530は、受信したアドレス入力525が所定の組合
せであるとき、クロツク装置522に応じて、第１時間間
隔の開始に続いて開始する第２時間間隔のあいだ、第１
レベルで第１デコード出力529を選択供給する装置を含
む。さらに第１デコード装置530は、受信したアドレス
出力が所定の組合せでないとき、第２時間間隔のあいだ
第２レベルで第１デコーダ出力529を選択供給する装置
を含む。第２プリチヤージ装置544は第１電圧出力527を
受信するように結合され、クロツク装置522に応じて第
２時間間隔の開始に続いて開始する第３時間間隔のあい
だ第１レベルで出力548を供給する。第２デコード装置5
42はアドレス入力525、第２電圧出力528、および第２プ
リチヤージ装置544の出力548を受信するように結合さ
れ、かつ受信アドレス出力が所定の組合せであるときに
第３時間間隔のあいだ第２レベルで出力545を選択供給
する装置を含むとともに、受信アドレス出力が所定の組
合せでないとき第３時間間隔のあいだ第１レベルで出力
545を選択供給する装置をさらに含む。上述の第１、第
２および第３時間間隔は、第24図のφ１、φ２、および
ラツチ・デコード信号波形を見ると一段とよく理解する
ことができる。

第23図から、第22図のアドレス・デコード回路の詳細な
接続実施例が示されている。第22図の相当する機能ブロ
ツクは第23図に適当に番号づけされている。この好適実
施例では、第１デコード装置532は並列トランジスタ560
−563のアレイを有し、アレイ532の各トランジスタ560
−563の入力は独自の別々なアドレス入力525に結合され
ている。好適実施例では、各トランジスタ560−563はプ
ログラムされた第１マトリツクス入力に応じて回路を選
択的に開くことができる。すなわちアレイ532のトラン
ジスタ560−563は、マスク・レベル・レイアウトによる
処理中、または電気プログラミングによる処理後に選択
的プログラムされて、第１デコード装置532が応答する
アドレス入力の所定の組合せを形成するようになる。第
２デコード装置542は、直列接続のトランジスタ564−56
7のアレイを有し、各トランジスタ564−567の入力は独
自の別々なアドレス入力525に結合され、アレイの各ト
ランジスタ564−567はプログラムされた第２マトリツク
ス入力の受信に応じて選択的に回路を短絡することがで
きる。第１デコード装置に関して上記に説明された方法
と同様な方法で、第２デコード装置のプログラム能力
は、マスク・レベルの設計およびレイアウトまたはイオ
注入による処理によつて、あるいは電気プログラミング
による集積回路の処理後に、達成することができる。第
１デコード装置532および第２デコード装置542によつて
果たされる機能は、デバイスが作られる半導体プロセス
によつて一部定められる。

Ｎチヤンネル・プロセスでは、第１デコード装置532の
機能は、アドレス入力525からの０、すなわち第２レベ
ル電圧入力の所定の組合せをデコードすることである。
この実施例では、個々のトランジスタ560−563は、対応
するアドレス入力525で０をデコードすることが望まれ
ない場合に開路されるように選択プログラムされ、０を
デコードすることが望まれる場合に開路されるようにプ
ログラムされず、すなわちアレイ532においてそのまま
にされる。アレイ532における非開路トランジスタに結
合されるアドレス入力525が第２レベル電圧入力を含む
とき、デコード論理532は第１プリチヤージ装置533から
の出力546を第１デイスチヤージ装置531の入力547に結
合せず、それによつて第１デコード出力529を第１電圧
出力527に結合する第１プリチヤージ装置533のトランジ
スタ570の事前充電作用により第１時間間隔後に第１電
圧レベルとなる第１デコード出力529の放電が防止され
る。第１デコード出力529が第１レベルであるとき、分
離装置543は駆動され、すなわちトランジスタ571がター
ン・オンされ、それによつて第２プリチヤージ装置の出
力548が第２デコード論理装置542に結合される。第１電
圧レベル出力がアレイ532の非開路トランジスタに結合
されるアドレス入力525に存在するならば、出力529は第
２電圧レベルまでデイスチヤージされ、それによつて分
離装置543が無能にされ、第２プリチヤージ出力548は第
２デコード装置542に結合せず、その代わりに第２プリ
チヤージ出力548はデコード出力545に結合し、誤りデコ
ードを表わす出力545が第１レベルで作られる。

このＮチヤンネルの実施例では、第２デコード装置542
の機能は、アドレス入力525で受信される１、すなわち
第１電圧レベル出力の所定の組合せをデコードすること
である。第２デコード装置542のトランジスタ564−567
は直列に接続されており、短絡トランジスタを事実上永
久に選択するように選択的に短絡をプログラムすること
ができる。短絡は、プログラム可能な開路に関する上述
の説明と同じ装置でプログラムすることができる。第２
デコード・アレイ542の非短絡トランジスタに結合され
るアドレス入力525が第１電圧レベル（１）であると
き、第２デコード・アレイ542のトランジスタが駆動さ
れ、それによつて分離装置543からデイスチヤージ装置5
41の第２電圧出力528に至るデイスチヤージ通路が作ら
れる。第２デイスチヤージ装置541によるデイスチヤー
ジ通路は、第２クロツクφ２が第２デイスチヤージ装置
541を活性化するまで存在せず、それによつて第１デコ
ード装置532はその機能を果たすとともにアドレス入力5
25の状態により第１デコード出力を活性または不活性に
する時間を与えられる。アドレス入力の所望の組合せが
第１デコード装置532および第２デコード装置542に与え
られると、分離装置は第２プリチヤージ装置544および
デコード出力545からのプリチヤージ電圧出力548を第２
デコード装置542に結合するように駆動されるが、これ
はそれが選択されるので放電装置541を介して第２電圧5
28の直列デイスチヤージ通路を与え、それによつてデコ
ード出力545は第２電圧レベルまでデイスチヤージさ
れ、真のアドレス・デコードの表示が得られる。第１デ
イスチヤージ装置531および第２デイスチヤージ装置541
は、それぞれ第１デコード論理装置532および第２デコ
ード論理装置542の、それぞれ第１プリチヤージ装置533
ならびに第２プリチヤージ装置544による対応するプリ
チヤージの間、電力供給の分離を作る。別法として、第
１プリチヤージ装置533の活性化より前にアドレス母線
が低論理レベルまでプリチヤージされると、第１デイス
チヤージ装置531は除去され、短絡によつて第２電圧レ
ベル528に戻される。

本発明のＰチヤンネル実施例では、第１デコード論理装
置532は第１論理レベル、すなわち１をデコードする働
きをし、また第２デコード論理装置542は第２論理レベ
ル、すなわち０をデコードする働きをする。第１デコー
ド装置532のトランジスタ560−563は、１をデコードし
たいと思うアドレス入力525に結合されたままである。
第１デコード装置532の他のすべてのトランジスタは、
アドレス入力525にかかわらず開路するようにプログラ
ムされる。第１デコード装置532の非開路トランジスタ
が結合されるすべてのアドレス・ライン525が第１論理
レベルであるならば、第１デコード出力529は、第１レ
コード装置532が第１プリチヤージ装置533とデイスチヤ
ージ装置531との間に分離を作るので、第１電圧レベル
までプリチヤージされたままとなる。第１デコード装置
532の非開路トランジスタに結合されるアドレス入力525
のどれにでも第２論理レベルすなわち０が存在するなら
ば、そのトランジスタは駆動され、それによつて第１デ
コード出力529は第１デイスチヤージ装置531の入力に結
合され、それによつて第１デコード出力529は第２電圧
出力レベル528までデイスチヤージされ、それによつて
分離トランジスタ571は無能にされ、そしてデコード出
力545は第２プリチヤージ装置548の出力に応じて第１電
圧出力レベル527に保たれる。しかし第１デコード装置5
32が所望アドレスをデコードするとき、第１デコード出
力529は活性第１電圧出力レベルであり、そして第２デ
コード・アレイ542を第２プリチヤージ装置544および出
力545に結合するように分離トランジスタ543を駆動す
る。第２デコード装置542の機能は、Ｐチヤンネル実施
例において第２論理レベル、すなわち０のデコードを与
えることである。第２デコード装置542のトランジスタ5
64−567は、第１論理レベル、すなわち１であることが
望ましい所望のアドレス・ラインに相当するアドレス入
力525に選択結合される。第２デコード装置542にある残
りのトランジスタは、本質的に連続活性化されるように
短絡をプログラムされる。第２デコード装置542の非短
絡トランジスタに結合されるアドレス入力525が第２論
理レベル（０）であるとき、これらの入力が結合される
トランジスタは活性化され、それによつて分離装置543
とデイスチヤージ装置541を介してデコード出力545（お
よび第１プリチヤージ出力548から第２電圧出力レベル5
28までデイスチヤージ通路が作られる。第１デイスチヤ
ージ装置531および第２デイスチヤージ装置541は、第１
プリチヤージ装置533ならびに第２プリチヤージ装置544
のプリチヤージ時間のあいだ電力供給の分離を与える。
φ１の前に、すなわち第１プリチヤージ装置533が活性
化されそれによつて第１電圧出力が第１デコード装置53
2および第１デコード出力529に結合される前に、アドレ
ス入力525がハイ、すなわち第１電圧レベルまでプリチ
ヤージされる場合、第１デイスチヤージ装置531は不要
となり、短絡に取つて代えることができる。

本発明のCMOS実施例、すなわち好適実施例では、第１デ
コード装置532および第２デコード装置542の機能は、Ｎ
チヤンネル（第２レベル・「真」）またはＰチヤンネル
（第１レベル・「真」）デコードのいずれかであるよう
に選択される。さらにCMOSでは、プリチヤージ装置533
および544のためのブートストラツプ回路は不要であ
り、プリチヤージトランジスタ570および572はデコード
回路の残りに対して相補形にされる。さらにＰチヤンネ
ルおよびＮチヤンネルの場合と同様な方法で、アドレス
・ライン525が第１クロツク活性レベルによつて第１プ
リチヤージ装置533の駆動前にデコード回路のオフ状態
電圧までプリチヤージされるならば第１デイスチヤージ
装置531は除くことができる。第24図から、第23図の回
路の信号タイミング図が示されている。第１クロツク出
力φ１は第２クロツク出力φ２の前に始まり、デコード
・「真」出力は第２クロツク出力φ２の開始に続いて妥
当となる。アドレス・ライン525は、第１クロツクφ１
の活性周期が終る前に、また第２クロツク出力φ２の活
性周期が始まる前に、有効な「真」・レベルまで達しな
ければならない。さらに、第１プリチヤージ装置531を
不要にするようなアドレス母線の任意のプリチヤージ用
タイミングが示され、アドレス母線は第１クロツク出力
φ１の活性状態の開始前にプリチヤージされることが要
求される。

第22図から第24図までについて説明された本発明の非相
補形アドレス・デコードにより、アドレス母線に備える
べきアドレス・ライン最小数で済み、したがつて集積回
路にアドレス母線を置く所要スペースが最小にされる。
さらに、電力供給母線がデコード回路のいずれかの側に
ありかつアドレス・ライン間にゲートがなく、トランジ
スタのみがあるので、アドレス・ライン間のスペースを
最小にした設計およびレイアウトが実施される。これは
極めてスペース効率のよいレイアウトを与え、バー・サ
イズを最小にする。このアドレス・デコード方式がアド
レス・ラインに加わるのでもう１つの節約が実現され、
それによつてアドレス・ライン自体に必要な面積を越え
るデコード回路用の最小レバー面積が利用される。

再び第16D図から、Ｉ／Ｏプルダウン・ラツチ331がこれ
から詳しく説明される。Ｉ／Ｏバツフア330およびプリ
ントＩ／Ｏライン324はおのおの、母線ラインを制御す
る他の活性装置が存在しないとき、装置331が結合され
る母線ラインの論理レベルを制御する装置331を含む。
これは、Ｉ／Ｏ母線に結合される集積回路間に通信プロ
トコールが存在するとき特に重要である。Ｉ／Ｏプルダ
ウン・ラツチ331は、プルアツプまたはプルダウン抵抗
器を必要とせずかつ追加の制御ラインを必要とせずに結
合される母線ラインの不履行状態を制御する。

第25図から、Ｉ／Ｏプルダウンの好適実施例は制御器集
積回路600の中に含まれるものとして示されており、Ｉ
／Ｏプルダウン・ラツチ331は第２集積回路602に結合す
る母線ライン601に結合している。プルダウン・ラツチ
は別法として別の集積回路であることができる。第16D
図について説明された通り、複数個のＩ／Ｏライン601
と、Ｉ／Ｏライン601の１つにおのおの結合される複数
個のＩ／Ｏタツチ331とがある。さらに複数個の集積回
路602があり、各集積回路はＩ／Ｏ母線ライン601に結合
する。好適実施例では、読取り／書込みメモリ・ビツト
609（母線制御メモリ・ビツト）は、制御すべき母線ラ
イン601に結合され、透明ラツチを構成する。透明ラツ
チの他の形はバイポラまたはMOS技術の場合のように用
いられる。通信プロトコールが制定され、その場合母線
ライン601に書き込む最終集積回路デバイス600または60
2は母線ラインを不履行（非動作）条件にセツトしなけ
ればならない。しかし本発明は、通信プロトコートにか
かわらず利用することもできる。好適実施例では、不履
行条件は論理０レベルである。母線制御メモリ・ビツト
609は、それが母線ライン601に取り付けられる任意なド
ライバによつてオーバードライブされるようなサイズに
される。すなわち、集積回路600または集積回路602の出
力バツフア・ドライバ回路はオーバードライブするとと
もに、透明ラツチ609の論理状態をセツトする。この方
法は、いつたんラインが１または他の論理レベルにセツ
トされると、事実上電力を消費しない利点がある。好適
実施例では、母線ラインをオーバードライブする仕事を
容易にするように、唯一の母線ライン制御ビツト609が
任意の与えられた母線ラインに結合される。集積回路60
2はRAM、ROM、または他のＩ／Ｏ集積回路であることが
できる。第１ドライバ装置606は第１時間間隔のあいだ
母線601に現われる固定電圧レベルの出力を与えるが、
その間に制御回路600は母線601により情報を通信する。
通信が終ると、第１装置はその出力を高・インピーダン
ス・レベルに流し、それによつて母線ライン601に現わ
れる電圧ドライバ606に関係なく浮動させる。メモリ制
御ビツト609は母線ライン601に結合されるとともに、メ
モリ・ビツト609をオーバードライブする第１装置606の
結果として、第１時間間隔のあいだ第１装置606からの
固定電圧レベル出力を記憶する。相次ぐ時間間隔のあい
だ、第１装置606が母線601に現われる電圧を装置606に
関係なく浮動させるとき、母線制御メモリ・ビツト609
はそれが浮動する非固定出力条件を検出するとき記憶さ
れた固定電圧レベルを母線ライン601に結合する。すな
わち、母線601に現われる最終固定電圧レベルは、メモ
リ制御ビツト609に記憶されたような、母線601に結合さ
れる任意の集積回路600または602からの出力であり、ま
た記憶された固定電圧レベルは、集積回路600および602
のいずれも固定電圧レベル出力を与えていないとき母線
601に再出力され、すべは母線を浮動状態にする。この
Ｉ／Ｏメモリ・ラツチの特徴は、マイクロプロセツサ、
計算機向きシステム、計算機システム、および他の母線
向きシステムにおいて特に重要である。すなわち、本発
明のＩ／Ｏメモリ・ラツチは第１図から第４図までおよ
び第5A図から第5C図までについて説明された計算機シス
テムで実施され、またここに開示された他の発明との組
合せにおいても利用される。制御器集積回路とメモリ集
積回路との間の通信は第5A図から第5C図までに示される
通りＩ／Ｏ母線330を介して行われ、追加の集積回路602
はＩ／Ｏ母線に結合されるメモリ集積回路103−107であ
る。

ここに開示された新しい発明は計算機、学習補助装置、
電子ゲーム、個人用計算機、およびここは特に開示さな
いが当業者にとっては明らかな他の実施例に利用され
る。本発明の真の範囲は特許請求の範囲を見ることによ
つて一段とよく理解されると思う。

以上の説明に関して更に以下の項を開示する。

（１） 半導体バーの１つの表面上に構成される集積回
路の製造方法であつて、 仕切り不可能な論理機能を与える第１回路装置を設計す
る段階と、 非取りはずし式のバーのレイアウトを保持しながら集積
回路バー・サイズ面積を減少するように第２回路装置か
ら個々のモジユール式ブロツクが取りはずされるような
仕切り可能な回路機能のモジユール式ブロツクを与える
第２回路装置を設計する段階と、 を含むことを特徴とする前記集積回路の製造方法。

（２） 前記第（１）項記載による集積回路の製造方法
であつて、さらに、 半導体バーの第１縁に隣接して第１回路装置を置く段階
と、 第１縁に平行なバーの第２縁に隣して第２回路装置を置
く段階と、 第２回路装置内の組み合わされた仕切り可能なセグメン
トのデコートと共に仕切り可能なセグメントのメモリ・
セルを含む仕切り可能なセグメントのメモリ装置を作
り、したがつて仕切り可能なメモリの１つ以上のモジユ
ール式ブロツクが半導体バーから取り除かれて、半導体
バーの第２縁は半導体バーの第１縁に向つて移され、そ
れによつて半導体バー・サイズの面積が減少されかつメ
モリ装置の記憶容量が減少される前記セグメントのメモ
リ装置を作る段階と、 を含ことを特徴とする前記集積回路の製造方法。

（３） 前記第（２）項記載による集積回路の製造方法
であつて、さらに、 仕切り可能なセグメントのメモリ装置内に仕切り可能な
セグメントの読取り／書込みメモリを作る段階、 を含むことを特徴とする前記集積回路の製造方法。

（４） 前記第（２）項記載による集積回路の製造方法
であつて、さらに、 メモリ装置内に仕切り可能なセグメントの読取り専用メ
モリの独自な分離し得るモジユール式ブロツクを作る段
階、 を含むことを特徴とする前記集積回路の製造方法。

（５） 前記第（２）項記載による製造方法において、
メモリ装置が読み書きメモリと読取り専用メモリとの組
合せであることを特徴とする前記製造方法。

（６） 前記第（５）項記載による集積回路の製造方法
であつて、さらに、 半導体バーの第２縁に隣接する読取り／書込みメモリ装
置に平行に読取り専用メモリ装置を揃え、したがつて読
取り専用メモリ装置のモジユール式ブロツクおよび読取
り／書込みメモリ装置のモジユール式ブロツクが半導体
バーの第２縁に平行なモジユール式スクライブ・ライン
に沿つて取り除かれ、したがつて半導体バーの第２縁が
それによつて半導体バーの第１縁に向つて移され、した
がつて取りはずされたモジユール式ブロツクの面積だけ
半導体バー・サイズの面積が減少される、前記メモリ装
置を揃える段階、 を含むことを特徴とする前記集積回路の製造方法。

（７） 前記第（１）項記載による集積回路の製造方法
であつて、さらに、 モジユール式回路グループの１つから選択されたモジユ
ール式ブロツクが前記１つのモジユール式回路グループ
内からのモジユール式ブロツクの任意な他の１つの互換
可能であり、したがつて前記１つのモジユール式回路グ
ループの前記モジユール式ブロツクの任意な１つが半導
体のレイアウトをやり直さずに前記１つのモジユール式
回路グループの任意な他のモジユール式ブロツクと構造
的に置き換えられるようなモジユール式回路グループを
設計する段階、 を含むことを特徴とする前記集積回路の製造方法。

（８） 前記第（７）項記載による集積回路の製造方法
であつて、さらに、 表示ドライブ電圧出力および表示インターフエース・タ
イミング機能を与える表示インターフエース装置モジユ
ール式ブロツクを含む第１モジユール式回路グループを
設計する段階、 を含むことを特徴とする前記集積回路の製造方法。

（９） 前記第（７）項記載による製造方法であつて、
さらに クロノグラフおよび事象タイミング機能を与える時間保
持装置モジユール式ブロツクを含む第１モジユール式グ
ループを設計する段階、 を含ことを特徴とする前記製造方法。

（10） 前記第（３）項記載による集積回路の製造方法
であつて、さらに、 仕切可能なセグメントのメモリ・セルを組み合わされる
仕切り可能なセグメントのデコードと共に揃え、したが
つて組み合わされる各仕切り可能なセグメントのデコー
ドの各仕切り可能なセグメントがそれと組み合わされる
仕切り可能なセグメントのメモリ・セルに平行に揃えら
れる、前記メモリ・セルをデコードと共に揃える段階
と、 組み合わされるデコードの各仕切り可能なセグメントが
それと組み合わされる仕切り可能なセグメントのメモリ
・セルに等しい幅となるように組み合わされる仕切り可
能なセグメント・デコードを設計する段階と、 半導体バーの第２縁に平行なスクライブ・ラインに沿つ
た読取り／書込みメモリ装置のモジユール式ブロツクの
除去が仕切り可能なセグメントのメモリ・セルのモジユ
ール式ブロツクを除去すると同時にその仕切り可能なセ
グメントのメモリ・セルのモジユール式ブロツクと組み
合わされる仕切り可能なセグメントのデコードを除去
し、残りのデコードのレイアウトまたは相互接続を行う
必要がないように、前記仕切り可能なセグメントのメモ
リ・セルと組み合わされる仕切り可能なセグメントのデ
コードとをレイアウトする段階と、を含むことを特徴と
する前記集積回路の製造方法。

（11） 固定論理を持つ集積回路の製造方法であつて、 デコードおよびメモリ・セルを含むモジユール式ブロツ
クに読取り／書込みメモリを作る段階と、 読取り専用メモリおよび読取り／書込みメモリの容量が
モジユール式ブロツクのサイズに合わせて減少され、し
たがつて固定論理のサイズを減少せずに、またバーのレ
イアウトをやり直す必要なしに、メモリ容量と共に集積
回路の全バー・サイズを減少させるように、デコードお
よびメモリ・セルを含むモジユール式ブロツクの読取り
専用メモリを作る段階と、 を含むことを特徴とする前記集積回路の製造方法。

（12） 集積回路バーの製造方法であつて、 組み合わされるデコードを含む選択的に仕切り可能な読
取り／書込みメモリ、および組み合わされるデコードを
含む選択的に仕切り可能な読取り専用メモリを備える計
算機チツプを設計する段階と、 前記読取り／書込みメモリおよび前記読取り専用メモリ
をセグメント・モジユール式形状に作り、したがつて読
取り／書込みメモリの各セグメント・モジユールが仕切
り可能な読取り／書込みメモリの残り部分から独立して
作動しかつ切り離すことができ、また読取り専用メモリ
の各セグメント・モジユールが読取り専用メモリの残り
部分から独立して作動しかつ切り離すことができるよう
な、前記セグメント・モジユール式形状に作る段階と、 半導体バーの１つの縁に隣接して前記読取り／書込みメ
モリ・デコードを置く段階と、 読取り／書込みと並列に半導体バーの前記１つの縁に隣
接して前記読取り専用メモリを置く段階と、 組み合わされるデコードを含む前記読取り／書込みメモ
リの選択されたモジユール式セグメントを取り除く段階
と、 １つの縁に隣接する集積回路バー表面に沿つて前記読取
り専用メモリの選択されたモジユール式セグメントおよ
び組み合わされるデコードをそれから取り除く段階と、 モジユール式セグメントの除去に起因する読取り専用メ
モリおよび読取り／書込みメモリの減少に比例して、固
定プロセツサ・ブロツクおよび組み合わされる回路また
は二次特殊回路のサイズならびにレイアウトに影響を及
ぼさずに、全バー面積サイズを減少させる段階と、 を含むことを特徴とする前記製造方法。

（13） ４個の縁を持つ半導体バーの矩形表面にモジユ
ール式データ処理装置集積回路を設計する方法であつ
て、 RAMおよび組み合わされるRAMデコード、ROMおよび組み
合わされるROMデコード、固定論理、ならびにモジユー
ル式論理を含む計算機チツプ設計を作る段階と、RAMの
各セグメントが対応するRAMデコード・セグメントと合
わされ、またROMの各セグメントが対応するROMデコード
・セグメントと合わされるように、前記ROMおよびRAMな
らびに組み合わされるデコードをセグメント・モジユー
ル形状で置く段階と、 半導体バーの第１縁に隣接しかつ第１縁に垂直な半導体
バーを第２縁に隣接してセグメント・モジユールRAMを
置く段階と、 第２縁に隣接しかつ第２縁に垂直な半導体バーの第３縁
に隣接してセグメントROMおよびROMデコードを置く段階
と、 対応する合わされたRAMデコードと共にRAMの選択された
セグメントを取り除く段階と、 対応する合わされたROMデコードと共にROMの選択された
セグメントを取り除く段階と、 ROMおよびRAMの取り除かれたセグメントに合わせてレイ
アウトし直おさずに半導体バー・サイズを減少させ、そ
れによつてROMおよびRAMのサイズならびに容量が固定論
理と二次モジユール論理のサイズを減少させずにバー・
サイズの減少に比例して減少される、前記半導体バー・
サイズを減少させる段階と、 を含むことを特徴とする前記設計方法。

（14）第１縁と第２縁を持つ半導体バーの１つの表面上
に構成される集積回路の製造方法であつて、 データ処理を含む固定機能を与えるためにバーの第１縁
に隣接して第１論理装置を置く段階と、 バーの第２縁が第１縁に向つて移動されるように組み合
わされるデコードと共に仕切り可能なセグメント・メモ
リ・セルを作るため、第１縁に平行なバーの第２縁に隣
接して前記第１論理装置に接続されるメモリ装置を置く
段階と、 メモリ装置の所望の減少に比例する所定量だけ第１縁に
向つてバーの第２縁を移動させる段階と、 組み合わされたデコードと共に移動されたセグメント・
メモリ・セルを集積回路から除去する段階と、 レイアウトをやり直す必要なしに、また第１論理装置ま
たはそれに対する接続に影響を及ぼさずに、バー・サイ
ズ面積およびメモリ装置記憶容量を減少させる段階と、 含むことを特徴とする前記製造方法。

（15）（ａ） 製造すべき集積回路の部分レプリカの上
に永久電子回路を与える第１回路装置のレプリカのパタ
ーンを作る段階と、 （ｂ） 模写の上に最低２個の電子モジユールの形をし
た第２回路装置のレプリカのパターンを作る段階と、 （ｃ） 電子回路または残りのモジユールの機能をそこ
なわずに任意なあるいはすべてのモジユールが取り除か
れるようにモジユールおよび電子回路を前記レプリカの
上で相互接続する段階と、 （ｄ） 任意なまたはすべてのモジユールが取り除かれ
るように電子回路に関してレプリカの上にモジユールを
構造的に置く段階と、 （ｅ） 所望のモジユールを取り除く段階と、 （ｆ） 前記モジユールの除去によつて作られるスペー
スを排除するためにレプリカの周囲を再形成する段階
と、 （ｇ） 所望の形をしたレプリカを集積回路に変える段
階と、 を含む集積回路の製造方法。

（16） 前記第（15）項記載による方法であつて、所望
のモジユールを取り除く段階の後で、さらに、 取り除かれたモジユールを他の所望モジユールに取り替
える段階、 を含むことを特徴とする前記製造方法。

（17） 前記第（15）項記載による製造方法において、
第２回路装置の電子モジユールの少なくとも１個がデー
タを記憶するメモリ装置を備えることを特徴とする前記
製造方法。

（18） 前記第（17）項記載による製造方法において、
メモリ装置が読取り書込みメモリであることを特徴とす
る前記製造方法。

（19） 前記第（17）項記載による製造方法において、
第１回路装置がメモリ装置アドレスの受信に応じてメモ
リ装置の電子モジユールの選択された１個の出力を選択
供給するブロツク・デコード装置を含み、かつ選択され
たメモリ装置の電子モジユールがブロツク・デコード出
力の受信に応じて第１回路装置に対して記憶データを出
力する、ことを特徴とする前記製造方法。

（20） 前記第（19）項記載による製造方法において、
第２回路装置が集積回路の最大メモリ記憶容量を構成す
る複数個のメモリ装置の電子モジユールを含み、かつメ
モリ装置の電子モジユールの各１個の除去が所定のモジ
ユール式ブロツクにおける集積回路のメモリ記憶容量を
減少させる、ことを特徴とする前記製造方法。

（21） ４個の縁を持つ矩形半導体バーの１つの表面上
に構成される集積回路であつて、 データ処理を含む固定機能を与えるために、バーの第１
縁に隣接して置かれる第１論理装置と、 バーの第２縁が集積回路上にある組み合わされたデコー
ドを持つセグメント・メモリ・セルの仕切りの数にした
がつて、モジユール式スクライブ・ラインにおける第１
縁に向つて移動され、それによつてレイアウトをやり直
す必要なしにかつ第１論理装置またはそれに対する接続
に影響を及ぼさずにバー・サイズ面積およびメモリ装置
記憶容量が減少されるように、組合わされるデコードと
共に仕切り可能なセグメント・メモリ・セルを作るた
め、第１縁に平行なバーの第２縁に隣接して置かれた、
前記第１論理装置に結合されるメモリ装置と、 を含むことを特徴とする前記集積回路。

（22） 前記第（21）項記載による集積回路において、 仕切り可能なセグメント・メモリ・セルは組み合わされ
るデコードと隣接して整列され、組み合わされるデコー
ドは仕切り可能なセグメント構造であり、したがつて組
み合わされるデコードの各仕切り可能セグメントはそれ
と組み合わされるメモリ・セルの仕切り可能セグメント
に平行に整列され、 組み合わされるデコードの仕切り可能セグメントは組み
合わされる仕切り可能セグメントのメモリ・セルと等し
い幅を持ち、したがつて第２縁に平行なスクライブ・ラ
インに沿つて仕切り可能なセグメントのメモリ・セルが
除去され、またデコードの組み合わされる仕切り可能セ
グメントも除去される、 ことを特徴とする前記集積回路。

（23） 前記第（21）項記載による集積回路において、
メモリ装置はさらに、 仕切り可能なセグメントの組み合わされるデコードと共
に仕切り可能なセグメントのレジスタを含む読取り／書
込みメモリ装置と、仕切り可能なセグメントの組み合わ
されるデコードと共に仕切り可能なセグメントのメモリ
・ページを含む読取り専用メモリ装置と、を含むことを
特徴とする前記集積回路。

（24） 前記特許請求の範囲第（23）項記載による集積
回路において、読取り／書込みメモリの仕切り可能なセ
グメントのレジスタおよび仕切り可能なセグメントの組
合せデコード面積が第２縁に隣接しかつ平行に相互に隣
接して積み重ねられ、また第２縁を横切る方向に積み重
ねられることを特徴とする前記集積回路。

（25） 前記（23）項記載による集積回路において、読
取り専用メモリ装置は仕切り可能なセグメントの組合せ
デコードと共に、相互に隣接しかつ平行な多重式仕切り
可能なセグメントのメモリ・ページを備え、また仕切り
可能セグメント・メモリ・ページは仕切り可能セグメン
トの組合せデコードと共にバーの第２縁に対して横に積
み重ねられ、読取り専用メモリはバーの第２縁に隣接し
かつ平行に置かれる、ことを特徴とする前記集積回路。

（26） 半導体基板の表面に置かれる集積回路装置であ
つて、 非モジユール式論理回路と、 前記非モジユール式論理回路に結合されるモジユール式
回路であつて、前記半導体基板のサイズが最小にされる
前記集積回路装置の特定な選択された機能に必要な仕切
り可能モジユール式回路ブロツクを最小数含むように仕
切られる前記モジユール式論理回路と、を含むことを特
徴とする前記集積回路。

（27） 前記第（26）項記載による集積回路装置であつ
て、前記集積回路装置の特殊機能を果たすために１個以
上の専用回路を含めるために前記半導体基板に与えられ
る指定面積を含み、少なくとも選択された１つの前記専
用指定回路が前記面積内に備えられかつ前記非モジユー
ル式論理回路に結合されることを特徴とする前記集積回
路装置。

（28） 半導体基板の表面に置かれる集積回路装置であ
つて、 （ａ） 記憶命令の組にしたがつてデータに関する選択
された論理機能を果たす非モジユール式論理回路と、 （ｂ） 前記命令の組を記憶するため前記非モジユール
式論理回路に結合され、 （ｉ） 複数個のメモリ・セル、および （ii） 前記メモリ・セルのアドレスを指定するアドレ
ス回路装置、 を備える仕切り可能なモジユール式メモリ回路とを含
み、 前記メモリ回路は前記命令の組を記憶するに要するメモ
リ・セルの最小数のブロツクおよび前記最小数のメモリ
・セルのブロツクをアドレス指定するのに要するだけの
前記アドレス回路装置のモジユール部分のみを含むよう
に仕切られ、その場合、 （ｃ） 前記半導体基板のサイズが最小にされる、こと
を特徴とする前記集積回路装置。

（29） 前記第（28）項記載による集積回路装置におい
て、前記メモリ回路が読取り専用メモリ回路であること
を特徴とする前記集積回路装置。

（30） 前記第（28）項記載による集積回路装置におい
て、 前記データを記憶するため前記非モジユール式論理回路
に結合され、 （ｉ） 複数のメモリ・セル、および （ii） 前記メモリ・セルのアドレスを指定するアドレ
ス回路装置、 を備える第２の仕切り可能なモジユール式メモリ回路を
含み、 前記メモリ回路は前記データを記憶するに要するメモリ
・セルの最小数のブロツクおよび前記最小数メモリ・セ
ルのブロツクをアドレス指定するのに要するだけの前記
アドレス回路装置のモジユール部分のみを含むように仕
切られる、 ことを特徴とする前記集積回路装置。

（31） 前記第（30）項記載による集積回路装置におい
て、前記第２モジユール式メモリ回路が読取り／書込み
メモリ回路であることを特徴とする前記集積回路装置。

（32） 半導体基板の表面上に置かれる集積回路装置で
あつて、 （ａ） 記憶命令の組にしたがつてデータに関する論理
および演算機能を果たす非モジユール式論理回路装置
と、 （ｂ） 前記命令の組を記憶するため前記論理回路装置
に結合され、 （ｉ） 複数個の読取り専用メモリ・セル、および （ii） 前記読取り専用メモリ・セルのアドレスを指定
する第１アドレス回路装置、 を備える仕切り可能なモジユール式読取り専用メモリと
を含み、 前記読取り専用メモリは前記命令の組を記憶するに要す
る読取り専用メモリ・セルの最小数のブロツクおよび前
記最小数の読取り専用メモリ・セルのブロツクをアドレ
ス指定するのに要するだけのアドレス回路のモジユール
部分のみを含むように仕切られ、また （ｃ） 前記データを記憶するため前記論理回路に結合
され、 （ｉ） 複数個の読取書込可能なメモリ・セル、および （ii） 前記読取書込可能なメモリ・セルをアドレス指
定する第２アドレス回路装置、 を備える仕切り可能なモジユール式ランダム・アクセス
・メモリを含み、 前記ランダム・アクセス・メモリは前記データを記憶す
るのに要する読取書込可能なメモリ・セルの最小数のブ
ロツクおよび前記最小数の読取書込可能なメモリ・セル
のブロツクをアドレス指定するのに要するだけのアドレ
ス回路のモジユール部分のみを含むように仕切られる、 ことを特徴とする前記集積回路装置。

（33） 外部多素子結合器に結合される集積回路であつ
て、 （ｉ） アドレス信号およびデータ信号を供給する母線
装置と、 （ii） 外部多素子結合器および母線装置に結合され
て、受信アドレス信号の所定組合せのデコードに応じて
多素子結合器の個々の素子に受信データ信号を選択結合
する相互接続装置と、 を含むことを特徴とする前記集積回路。

（34） 前記第（33）項記載による集積回路において、
相互接続装置がさらに、 （ｉ） デコード信号の受信に応じて受信データ信号を
分離し、増幅し、再出力する増幅装置と、 （ii） 受信アドレス信号からの所定アドレスのデコー
ドに応じてデコード出力を供給する論理装置と、 を含むことを特徴とする前記集積回路。

（35） 前記第（34）項記載による集積回路において、 （ｉ） 増幅装置が複数個の各増幅器から成り、 （ii） 論理装置が複数個の各デコーダから成り、この
場合各増幅器は他の各増幅器を除く各デコーダの１つに
結合される、 ことを特徴とする前記集積回路。

（36） 前記第（35）項記載による集積回路において、 各増幅器がそれぞれの各デコーダの結合を互換しなが
ら、任意な他の各増幅器と互換することができる、 ことを特徴とする前記集積回路。

（37） 前記第（35）項記載による集積回路において、 各デコーダがそれぞれの各増幅器に対する結合を互換し
ながら、任意な他の各デコーダと互換することができ
る、 ことを特徴とする前記集積回路。

（38） 前記第（33）項記載による集積回路において、 相互接続装置が所定のアドレスを固定するようにプログ
ラムし得る、 ことを特徴とする前記集積回路。

（39） 前記第（35）項記載による集積回路において、 論理装置の各デコーダが特定のプログラムされた所定の
アドレスに応じるように各個にプログラムし得る、 ことを特徴とする前記集積回路。

（40） 前記第（33）項記載による集積回路において、 前記接続装置が所望のピンアウトを形成するように独特
の相互接続マトリツクスを形成するためにプログラムし
得る、 ことを特徴とする前記集積回路。

（41） 前記第（33）項記載による集積回路において、 相互接続装置がパターンとしての所定のアドレスにした
がつて選択的にイオンを注入することによつてプログラ
ムし得る、 ことを特徴とする前記集積回路。

（42） 前記第（38）項記載による集積回路において、 相互接続装置が集積回路を処理するのに用いられるホト
マスクの相互接続部分において結合マトリツクス・パタ
ーンを選択にかたちどることによつてプログラムし得
る、 ことを特徴とする前記集積回路。

（43） 前記第（42）項記載による集積回路において、
ホトマスクが金属レベルであることを特徴とする前記集
積回路。

（44） 前記第（42）項記載による集積回路において、
ホトマスクがゲート・レベルであることを特徴とする前
記集積回路。

（45） 前記第（42）項記載による集積回路において、
ホトマスクがモート・レベルであることを特徴とする前
記集積回路。

（46） 外部コネクタに結合され、 （ｉ） データ信号およびアドレス信号を供給する母線
装置と、 （ii） データ信号を選択的に増幅する装置および受信
アドレス信号による所定の組合せのデコードに応じて外
部コネクタの特定な１個に増幅データ信号を選択的に出
力する装置を含む母線装置に結合されるバツフア装置
と、を含む集積回路。

（47） 集積回路の製造方法であつて、 集積回路用のピンアウトを形成するように集積回路の外
部導体に相互接続を与えるため集積回路内に結合パツド
装置を作る段階と、 結合パツド装置にインターフエース接続するように入出
力信号を整える装置を含む、結合パツドに結合されるモ
ジユール式ブロツクの形に拡大し得るバツフア装置を集
積回路内に作る段階と、 所定のピンアウト定義マトリツクスにより、結合パツド
装置内の別々な各結合パツドにバツフア装置の各バツフ
アを選択的に相互接続させるため、バツフア装置および
結合パツド装置に結合されるピンアウト形成装置と、を
含むことを特徴とする前記製造方法。

（48） 前記第（47）項記載による集積回路の製造方法
であつて、さらに、 バツフア装置に入出力信号を供給するためバツフア装置
に結合される母線装置を作る段階と、 母線装置からの受信入力信号に現われる所定のアドレス
のデコードに応じて結合パツド装置内で選択された結合
パツドに母線装置からのデータを選択されたバツフアが
結合し得るようなアドレス・デコード装置を含むピンア
ウト形成装置内のデコード・バツフア装置と、 ピンアウトを形成するようにピンアウト形成マトリツク
スをプログラムする段階と、を含むことを特徴とする前
記製造方法。

（49） 非相補形アドレス入力を持つ集積回路であつ
て、 （ｉ） 受信したアドレス入力から所定の組合せで第１
論理レベルのデコードに応じて活性第１デコード出力を
選択的に作るため前記アドレス入力を受信する第１デコ
ード装置と、 （ii） 受信したアドレス入力から所定の組合せでの第
２論理レベルのデコードに応じかつ活性第１デコード出
力の受信に応じて活性第２デコード出力を選択的に供給
するため、前記第１デコード装置に結合される前記アド
レス入力を受信する第２デコード装置であつて、それに
より前記活性第２デコード出力が所定の組合せに対応す
るアドレス入力を表わす前記第２デコード装置と、 を含むことを特徴とする前記集積回路。

（50） 前記第（49）項記載による集積回路において、
第１および第２デコード装置が第１および第２論理レベ
ルで所望の所定組合せの選択を与えるようにプログラム
し得ることを特徴とする前記集積回路。

（51） 前記第（49）項記載による集積回路において、 （ｉ） 第１デコード装置はさらに並列トランジスタの
アレイを備え、アレイ内の各トランジスタの入力は独立
した別々の非相補形アドレス入力に結合され、アレイ内
の各トランジスタはプログラムされた第１マトリツクス
入力に応じて選択的に開路され、また （ii） 第２デコード装置は直列接続のトランジスタの
アレイを備え、前記アレイ内の各トランジスタの入力は
独立した別々の非相補形アドレス入力に結合され、前記
アレイ内の前記各トランジスタはプログラムされた第２
マトリツクス入力の受信に応じて選択的に短絡される、 ことを特徴とする前記集積回路。

（52） 前記第（49）項記載による集積回路であつて、 （ｉ） 第１および第２活性時間間隔をそれぞれ持つ活
性第１および第２クロツク出力を供給するクロツク装置
と、 （ii） 第１および第２電圧レベルでそれぞれ第１およ
び第２電圧出力を供給する電力装置と、 （iii） 第１デコード装置がさらに、 （ａ） 第１クロツク出力の受信に応じて第１電圧レベ
ルで第１活性時間間隔のあいだ第１プリチヤージ出力を
選択的に供給するため、前記電力装置および前記クロツ
ク装置に結合される第１プリチヤージ装置と、 （ｂ） 活性第１クロツク出力の受信に応じて第２電圧
出力に受信入力を選択的に結合するため、前記電力装置
および前記クロツク装置に結合される第１デイスチヤー
ジ装置と、 （ｃ） アドレス入力の所定の第１組合せの受信に応じ
て第１デイスチヤージ装置の入力から、受信した第１事
前充電装置を選択的に分離するため、前記第１デイスチ
ヤージ装置および前記第１プリチヤージ装置に結合され
る第１論理装置と、 を備える前記第１デコード装置と、 （iv） 第２デコード装置がさらに、 （ａ） 活性第２クロツク出力の受信に応じて第２電圧
レベルで第２活性時間間隔のあいだ第２事前充電出力を
選択的に供給するため、前記電力装置および前記クロツ
ク装置に結合される第２プリチヤージ装置と、 （ｂ） 活性第２クロツク出力の受信に応じて第２電圧
出力に受信入力を選択的に結合するため、前記電力装置
および前記クロツク装置に結合される第２デイスチヤー
ジ装置と、 （ｃ） アドレス入力の所定の第２組合せの受信に応じ
て第２デイスチヤージ装置の前記入力に受信入力を選択
的に結合するため、前記第２デイスチヤージ装置に結合
される第２論理装置と、 （ｄ）（ｉ） 第２プリチヤージ出力の受信と、 （ii） 活性第１デコード出力の受信と、 （iii） 第２デイスチヤージ装置の入力に受信第２プ
リチヤージ装置出力を結合する第２論理装置と、 に応じて受信アドレス入力による所定組合せのデコード
を表わす活性出力を選択的に供給するため、前記第２デ
コード装置、前記第２プリチヤージ装置、ならびに前記
第１デコード装置に結合される分離装置と、 を備える前記第２デコード装置と、 を含むことを特徴とする前記集積回路。

（53） アドレス可能な機能モジユールを持つ集積回路
であつて、 （ｉ） 非相補形アドレス信号を供給するアドレス装置
と、 （ii） 第１レベルで第１電圧信号を、第２レベルで第
２電圧信号を供給する電力装置と、 （iii） 第１時間間隔のあいだ第１レベルで出力を供
給するために、第１電圧信号に結合される第１事前充電
装置と、 （iv） アドレス装置、電力装置、および事前充電装置
に結合される第１デコード装置であつて、 （ａ） 受信アドレス信号が所定の組合せであるとき、
第１時間間隔の開始に続いて開始する第２時間間隔のあ
いだ、第１レベルで出力を選択的に供給する装置と、 （ｂ） 受信アドレス信号が所定の組合せでないとき、
第２時間間隔のあいだ第２レベルで出力を選択的に供給
する装置と、 を備える前記第１デコード装置と、 （ｖ） 第２時間間隔の開始に続いて開始する第３時間
間隔のあいだ、第１レベルで出力を供給するために、電
力装置に結合される第２事前充電装置と、 （vi） アドレス装置、電力装置、前記第２プリチヤー
ジ装置、および第１プリチヤージ装置に結合される第２
デコード装置であつて、 （ａ） 受信アドレス出力が所定の組合せであるとき、
第３時間間隔のあいだ第２レベルで出力を選択的に供給
する装置と、 （ｂ） 受信アドレス出力が所定の組合せでないとき、
第３時間間隔のあいだ第１レベルで出力選択的に供給す
る装置と、 を備える前記第２デコード装置と、 を含むことを特徴とする前記集積回路。

（54） ４個の縁を持つ矩形の半導体バーの１つの表面
に構成される集積回路であつて、 データ処理を含む固定機能を供給するために、バーの第
１縁に隣接して置かれる第１論理装置と、 バーの第２縁が集積回路にある組合せデコードと共にセ
グメント・メモリ・セルの部分の数に比例してモジユー
ル式スクライブ・ラインで第１縁に向つて移動され、そ
れによつてレイアウトのやり直しを必要とせずかつ第１
論理装置またはそれに対する接続に影響を及ぼさずにバ
ー・サイズ面積およびメモリ装置記憶容量が減少される
ように、組合せデコードと共に仕切り可能なセグメント
のメモリ・セルを与えるため、前記第１論理装置に結合
され、第１縁に平行なバーの第２縁に隣接して置かれる
メモリ装置と、 非相補形アドレス・デコード・インターフエース位置を
選択的にプログラムし得る入出力バツフアを含む第１論
理装置内にあるインターフエース装置と、 を含むことを特徴とする前記集積回路。

（55） 集積回路実装装置であつて、 集積回路に信号を結合するため複数個のバツフアを含む
バツフア装置と、 接触マトリツクスにより結合パツド装置の各結合パツド
にバツフア装置の各バツフアを選択的に結合するように
バツフア装置および結合パツド装置に結合される相互接
続装置を外部接続に結合するため、複数個の結合パツド
を含む結合パツド装置と、 バツフア装置と結合パツド装置との間の相互接続結合を
形成するために、接触マトリツクスをパターン化する装
置と、 を含むことを特徴とする前記集積回路。

（56） 前記第（55）項記載による集積回路において、
接触マトリツクスをパターン化する装置が集積回路の処
理中にゲート・レベル・マスク・パターン化装置を含む
ことを特徴とする前記集積回路。

（57） 前記第（55）項記載による集積回路において、
接触マトリツクスをパターン化する装置が集積回路の処
理中に金属レベル・マスク・パターン化装置を含むこと
を特徴とする前記集積回路。

（58） 前記第（55）項記載による集積回路において、
接触マトリツクスをパターン化する装置がバツフア装置
と結合パツド装置を所定の結合パターンに結合するよう
なパターンにしたがうイオン注入装置を含むことを特徴
とする前記集積回路。

（59） 前記第（55）項記載による集積回路において、
接触マトリツクスをパターン化する装置が持久記憶媒体
内で相互接続結合パターンの電気的プログラミング装置
を含むことを特徴とする前記集積回路。

（60） 前記第（59）項記載による集積回路において、
持久記憶装置が溶解リンクを含むことを特徴とする前記
集積回路。

（61） 前記第（59）項記載による集積回路において、
持久プログラミング装置が電気プログラム可能な読取専
用メモリを含むことを特徴とする前記集積回路。

（62） 集積回路を実装する装置であつて、 集積回路に信号を結合するため複数個のバツフアを含む
バツフア装置と、 接触マトリツクスにより結合パツド装置の各結合パツド
にバツフア装置の各バツフアを選択的に結合するように
バツフア装置および結合パツド装置に結合される相互接
続装置を外部接続に結合するため、複数個の結合パツド
を含む結合パツド装置とを含み、前記接触マトリツクス
がバツフア装置と結合パツド装置との間で相互接続結合
を形成するようにパターン化されたりプログラムされ
る、 ことを特徴とする前記集積回路。

（63） データ入力用のキーボードおよびデータ表示用
の表示装置を持つ電子データ処理装置であつて、 （ａ） 第１組の命令から受信した信号に応じて表示信
号を供給するデータ処理回路と、 （ｂ） 前記キーボードからのデータ入力の受信に応じ
てキー・デコード信号を供給するキーボードに結合され
た入力装置と、 （ｃ） 表示信号を表わす人間に理解できる表示を作る
ために表示装置を選択的に作動させる表示装置に結合さ
れた表示インターフエース装置と、 （ｄ） 第２組の命令から受信した信号を第１組の命令
からの信号に選択に変換する変換装置と、 （ｅ） キー・デコード信号の受信に応じて第２組の命
令から信号を選択的に出力するため変換装置に結合され
る製品規定装置と、 を含むことを特徴とする前記電子データ処理装置。

（64） 入力装置を備えるキーボードおよび表示装置を
持つ電池式電子データ処理装置であつて、 （ｉ） 第１集積回路装置、すなわち （ａ） 第１組の命令から受信した信号に応じて表示信
号を選択的に供給する装置、および受信したキーボード
入力に応じてキーデコード信号を選択的に供給するキー
ボードに結合される入力装置を含むデータ処理装置と、 （ｂ） 表示信号に応じて所定の表示パターンの可視表
示を作るように表示装置に出力を選択的に供給するため
表示装置およびデータ処理装置に結合される表示インタ
ーフエース装置と、 （ｃ） 第２組の命令から受信した信号に応じて第１組
の入力から信号を選択的に出力するため入力装置に結合
されるコード変換装置と、を含む前記第１集積回路装置
と、 （ii） キー・デコード信号の受信に応じて第２組の命
令から信号を選択的に供給するためコード変換装置に結
合される第２集積回路装置と、 を含むことを特徴とする前記電池式電子データ処理装
置。

（65） 電子データ処理装置であつて、 （ａ） 入力信号を選択的に供給する入力装置と、 （ｂ） 回路装置、すなわち （ｉ） 受信入力信号を表わす動作信号を供給するとと
もに、命令信号の受信に応じて表示信号を供給するため
入力装置に結合される処理装置と、 （ii） 指令信号の受信に応じて命令信号を選択的に供
給するため処理装置に結合される変換装置と、を含む前
記回路装置と、 （ｃ） 動作信号の受信に応じて指令信号を選択的に供
給するため処理装置および変換装置に結合される指令制
御装置と、 （ｄ） 受信表示信号を表わす可視表示を供給するため
処理装置に結合される表示装置と、を含むことを特徴と
する前記電子データ処理装置。

（66） 電子データ処理装置であつて、 （ａ） キーコード信号を出力する入力装置と、 （ｂ） 受信した機械コード命令信号に応じて表示信号
を出力するデータ処理装置と、 （ｃ） 受信したマイクロコード命令信号に応じて機械
コード命令信号を選択的に出力する変換装置と、 （ｄ） 受信したキーコード信号に応じてマイクロコー
ド命令信号を選択的に出力するため入力装置および変換
装置に結合される製品規定装置と、 を含むことを特徴とする前記電子データ処理装置。

（67） 母線を持つインターフエース装置であつて、 第１時間間隔のあいだ前記母線に固定電圧の出力を供給
する第１装置と、 前記第１時間間隔に続き前記固定電圧レベルに母線を保
つため前記母線に結合される第２装置と、 を含むことを特徴とする前記インターフエース装置。

（68） 前記第（67）項記載によるインターフエース装
置において、第１装置がさらに、 第１時間間隔のあいだを除き母線の電圧を浮動させるよ
うに出力に高インピーダンス条件を供給する装置、 を含むことを特徴とする前記インターフエース装置。

（69） 前記第（67）項記載によるインターフエース装
置において、第２装置は第１装置が異なる固定レベル出
力を供給するまで母線の固定電圧レベルを保つことを特
徴とする前記インターフエース装置。

（70） 前記第（67）項記載によるインターフエース装
置において、第２装置は固定電圧レベルに記憶しかつ再
出力する読書きメモリを含むことを特徴とする前記イン
ターフエース装置。

（71） インターフエース装置であつて、 複数個の回路に結合するための母線を含む母線装置と、 第１時間間隔のあいだ母線に固定電圧レベルを供給する
装置および続く第２時間間隔のあいだ母線の電圧を浮動
させる装置を含む母線に結合される複数個の回路を含む
第１装置と、 第１時間間隔のあいだ固定電圧レベルを記憶する装置お
よび第２時間間隔のあいだ記憶された固定電圧レベルを
母線に結合する装置を含む母線装置に結合される第２装
置と、を含むことを特徴とする前記インターフエース装
置。

（72） 前記第（71）項記載によるインターフエース装
置において、第２装置は第１装置が異なる固定レベル出
力を供給するまで母線の記憶された固定電圧レベルを保
つことを特徴とする前記インターフエース装置。

（73） 前記第（71）項記載によるインターフエース装
置において、固定電圧レベルを記憶する装置が読取り書
込みメモリ・ビツト・セルを含むことを特徴とする前記
インターフエース装置。

（74） 前記第（71）項記載によるインターフエース装
置において、固定電圧レベルを記憶する装置が透明ラツ
チを含むことを特徴とする前記インターフエース装置。

（75） 前記第（73）項記載によるインターフエース装
置において、メモリ・ビツト・セルが第１装置からの任
意な固定レベル出力によつてオーバードライブするよう
なサイズにされることを特徴とする前記インターフエー
ス装置。

（76） インターフエース装置であつて、 複数個の回路を結合する母線を含む母線装置と、 母線に固定電圧レベルの出力を供給する装置および母線
に浮動レベル出力を供給する装置を含む母線装置に結合
される複数個の回路を含む第１装置と、 第１装置の出力が浮動レベルであるとき固定電圧レベル
の出力を記憶するとともに記憶された固定電圧レベル出
力を母線に結合する母線装置に結合される装置と、 を含むことを特徴とする前記インターフエース装置。

（77） 前記第（71）項または第（76）項記載によるイ
ンターフエース装置において、浮動レベル出力が高イン
ピーダンス出力であり、かつ固定電圧レベル出力が論理
１または論理０の出力レベルであることを特徴とする前
記インターフエース装置。

（78） インターフエース装置であつて、 活性および不活性制御信号を持つ第１集積回路と、 活性および不活性制御信号を持つ第２集積回路と、 第１および第２集積回路の間に結合される少なくとも１
つの母線を含む母線装置と、 活性制御信号に応じて母線に固定論理レベル信号を選択
的に出力する装置および不活性制御信号に応じて非固定
論理レベル信号を選択的に出力する装置を含む第１およ
び第２集積回路内の装置と、 固定論理レベル信号の検出に応じて母線に現われる信号
を選択的に記憶する装置および非固定論理レベル信号の
検出に応じて母線に前に記憶された信号を選択的に出力
する装置を含む母線に結合される制御装置と、 を含むことを特徴とする前記インターフエース装置。

（79） 前記第（78）項記載によるインターフエース装
置において、 固定論理レベル信号が第１論理レベル信号または第２論
理レベル信号を含み、 非固定論理レベル信号が高インピーダンス出力にかかわ
らず浮動するように結合される電圧を母線に与える高イ
ンピーダンス出力を含む、 ことを特徴とする前記インターフエース装置。

（80） 前記第（78）項記載によるインターフエース装
置において前記制御装置はメモリセルでできていること
を特徴とする前記インターフエース装置。

（81） データ処理装置であつて、 入力信号を供給する入力装置と、 受信した表示信号に応じて可視または可聴表示を供給す
る表示装置と、 受信入力信号に応じて表示信号を選択的に出力する集積
回路であつて、活性および不活性制御信号を持つ第１集
積回路と、活性および不活性制御信号を持つ第２集積回
路と、第１および第２集積回路の間に結合される少なく
とも１つの母線を含む母線装置と、活性制御信号に応じ
て母線に固定論理レベル信号を選択的に出力する装置お
よび不活性制御信号に応じて非固定論理レベル信号を選
択的に出力する装置を含む第１および第２集積回路内に
ある装置とを含む前記集積回路と、 固定論理レベル信号の検出に応じて母線に現われる信号
を選択的に記憶する装置および非固定論理レベル信号の
検出に応じて母線に前に記憶された信号を選択的に出力
する装置を含む母線に結合される装置と、 を含むことを特徴とする前記データ処理装置。

（82） 前記第（81）項記載によるデータ処理装置にお
いて、 固定論理レベル信号が第１論理レベル信号または第２論
理レベル信号を含み、 非固定論理レベル信号が非固定論理レベル信号にかかわ
らず非固定論理レベル信号を浮動するように結合する電
圧を母線に与える高インピーダンス出力信号を含む、 ことを特徴とする前記データ処理装置。

【図面の簡単な説明】

第１図は本発明を実施する形の携帯式電子計算機の斜視
図である。第２図は第１図の発明の好適な実施例におけ
る主構成部品の配置を示す第１図の計算機の底面図であ
る。第３図は計算機ハウジング内の構成部品の相対配置
の詳細を示す第１図および第２図の計算機システムの側
面図である。第4A図から第4D図までは本発明を利用する
モジユール式システム設計の代替実施例の機能ブロツク
図である。第5A図から第5C図までは第２図の計算機で履
行された第4A図および第4B図のモジユール式計算機シス
テムの好適な実施例の詳細な概略論理図である。第６図
から第８図までは３レベル・モジユール式レイアウト縮
小を示す第4A図から第4D図までの制御装置30のモジユー
ル式制御器集積回路の好適な実施例のバー・レイアウト
のブロツク図である。第９図は集積回路のバー・サイズ
に対してプロツトされたスライス当たりの歩留まりおよ
びバー当たりの費用を示す組合せ軸グラフである。第10
図は第６図から第８図までの集積回路設計に適用された
半導体学習曲線を示す費用対累積量のプロツトである。
第11図は第６図から第８図までについて説明されたモジ
ユール式集積回路の製法を示す流れ図である。第12A図
および第12B図は各バツフアが第4A図から第4D図までの
制御器集積回路30に用いる個々のアドレス・デコード論
理回路と組み合わされたモジユール式メモリ・マツプＩ
／Ｏ相互接続システムの詳細な機能ブロツ図である。第
13図、第13A図および第13B図は第4A図から第4D図までの
制御器30ならびに第６図から第８図までのモジユール式
集積回路設計に使用されるプログラム可能なピンアウト
相互接続装置の機能ブロツク図である。第14A図および
第14B図は共に第12A図と第12B図ならびに第13A図と第13
B図について説明されたモジユール式制御器集積回路に
おけるメモリ・マツプＩ／Ｏの好適な実施例のブロツク
図である。第15図は第16A図から第16D図までのレイアウ
ト相互関係を示す図である。第16A図から第16D図までは
第14A図と第14B図からの機能ブロツクの詳細な概略図で
ある。第17図は第18A図から第18F図までのレイアウト相
互関係を示す図である。第18A図から第18F図までは第14
B図の時間記録論理および組み合わされるアドレス・デ
コードの詳細な概略図である。第19図は第20A図から第2
0C図までの概略相互関係図である。第20A図から第20C図
までは第14B図について説明されたＩ／Ｏ発振器、Ｉ／
Ｏクロツク発生器、およびそれらと組み合わされる論理
の詳細な概略図である。第21図は第14B図の表示電圧発
生器の詳細な概略図である。第22図は第14A図と第14B図
のアドレス・デコード装置のブロツク図である。第23図
は第22図のアドレス・デコード回路の詳細な概略実施例
の図である。第24図は第23図の回路の信号タイミング図
である。第25図は第16D図について説明された制御器集
積回路内に含まれるＩ／Ｏプル・ダウン・ラツチの好適
な実施例の一部概略図、一部ブロツク図である。 符号の説明 １……計算機;2……キーボード;3……表示装置;10,11,1
2……制御器チツプ;13……読取り専用メモリ（ROM）;14
……電力供給装置;15……読取り／書込みメモリ（RA
M）;16……主プリント回路板;17……ハウジング;22,23
……差込形メモリ・モジユール;30……モジユール制御
装置;31,32……制御器;34……データ処理装置;37……変
換装置;40……表示インターフエース装置;41……主表示
ドライバ;42……従表示ドライバ;50……システム・メモ
リ装置;52……製品定義ROM;53……指令制御装置および
メモリ装置;60……キーボード;70……外部周辺装置（プ
リンタその他のＩ／Ｏ）;80……表示装置;100……演算
制御器;101……主制御器;102……時間保持キー走査Ｉ／
Ｏおよび制御器;103……CROM;104,105……RAM;106……
差込形CROM／CRAMモジユール;107……差込形CRAM／CROM
モジユール;119,149,155……集積回路チツプ;120……結
合パツド;122……Ｉ／Ｏバツフア;124……表示論理回
路;126……非モジユール回路群;128……演算論理ユニツ
ト（ALU）;130……アドレス・ポインタおよびRAM母線な
らびにビツト・デコード;132……命令デコード回路;134
……高速ROM;135……プログラム・カウンタ、サブルー
チン・スタツク、およびページ選択回路;138……仕切可
能モジユール式メモリ回路;142……RAM;143……仕切可
能レジスタ;144……仕切可能デコード回路;146;仕切可
能モジユール式ROM;147……仕切可能ページ;150,151,15
2……スクライブ・ライン

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 １５４５５４ (32)優先日 1980年５月29日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 １５４５６０ (32)優先日 1980年５月29日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 １５４７２８ (32)優先日 1980年５月29日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 １５４７１０ (32)優先日 1980年５月30日 (33)優先権主張国 米国（ＵＳ） 審判番号 平2−20643 (72)発明者 ジエフレイ・ア−ル・テザ アメリカ合衆国テキサス州ヒユ−ストン・ クツク・ロ−ド7313 (72)発明者 ジヨ−ジ・エル・ブラテインガム アメリカ合衆国テキサス州ルボツク・エイ テイス・ストリ−ト4401 (72)発明者 ペリ−・ダブリユ・ロウ アメリカ合衆国テキサス州ヒユ−ストン・ ウイルクレスト9020 (72)発明者 ロ−レンス・ジエイ・ハウセイ アメリカ合衆国テキキス州チヤ−ドソン・ シルバ−・ホウリイ2403 (72)発明者 チヤ−ルズ・ジ−・フル アメリカ合衆国テキサス州ロ−ゼンバ− グ・クラウケ・コ−ト1923 (72)発明者 ア−サ−・シ−・ハンタ− アメリカ合衆国テキサス州ルボツク・エイ テイス・ストリ−ト5717 (72)発明者 ウオ−レン・エス・グラバ− アメリカ合衆国ミシガン州セント・ジヨセ フ・デスモンド1438 (72)発明者 アシヨツク・エツチ・ソメツシユウオ− アメリカ合衆国テキサス州オ−スチン・ス モ−ル・ドライブ4505 (72)発明者 ケネス・エイ・ライズ アメリカ合衆国テキサス州ルボツク・フイ フテイサ−ド・ストリ−ト2703 (56)参考文献 特開 昭53−42578（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】演算論理ユニットを含む固定論理回路と、
   複数メモリ・モジュールを含むメモリとを、上記複数メ
   モリ・モジュール中の最も外側よりの任意数のメモリ・
   モジュールを除去しても上記固定論理回路及び残りのメ
   モリ・モジュールのレイアウトの変更を要さないよう構
   造的に独立して配置したパターン・データを作成し、 上記パターン・データに従って半導体材料上に所望の集
   積回路を作成する、 ステップを含む集積回路チップの製造方法。