JPH0664554B2 - 多重仮想アドレス空間アクセス装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多重仮想記憶システムに関し、特に、多数の
アドレス空間への同時アクセスが容易な多重仮想記憶シ
ステムに関する。

〔従来の技術〕

多重仮想記憶システムにおいて、ベースアドレスを供給
するベースレジスタとして使用される複数のレジスタ
に、それぞれアドレス空間を割当てることにより、プロ
グラムがベースレジスタの指定を変更するだけで異なる
アドレス空間にアクセスできるようにする機構は、既に
公知である。

例えば、特公昭60-22377号公報に記載されたシステム
は、各汎用レジスタに１個ずつ関連付けられた一群のア
クセスレジスタを有し、各アクセスレジスタは、アドレ
ス空間に対応するＳＴＯ（Segment Table Origin，セグ
メントテーブル起点アドレス）を保持する。ある汎用レ
ジスタが命令によりベースレジスタとして指定される
と、それに関連付けられたアクセスレジスタからＳＴＯ
が読出されて、論理アドレスから実アドレスへの変換の
ために使用される。すなわち、そのＳＴＯは、ＴＬＢ
（Translation Look-aside Buffer，アドレス変換バツ
フア）の探索に使用され、そして、所望ページがＴＬＢ
に登録されていなければセグメントテーブルへのアクセ
スに使用され、以下周知の過程により、ページテーブル
を介して実ページアドレスが得られる。

特公昭60-41379号公報に記載されたシステムは、やや異
なる構造を持つ。このシステムは、アクセスレジスタ群
の代りに、各汎用レジスタに１個ずつ関連付けられた一
群のデイジツトを持つマスクレジスタと、それぞれがＳ
ＴＯを保持する複数のＳＴＯレジスタとを有し、マスク
レジスタの各デイジツトは、ＳＴＯレジスタの選択のた
めのアドレス情報として使用される。ある汎用レジスタ
がベースレジスタとして指定されると、それに関連付け
られたマスクレジスタデイジツトが読出され、デコード
されて、ＳＴＯレジスタの一つを選択し、選択されたＳ
ＴＯレジスタが、ＳＴＯを前記と同様なアドレス変換の
ために供給する。

〔発明が解決しようとする課題〕

複数のアドレス空間に容易にアクセスできる前記のよう
な機能は、中・小型機にとつてもやはり備えることが望
ましいものである。他方、中・小型機にとつては、ハー
ドウエア量の節減が切実な要請である。前掲特公昭60-4
1379号公報記載のシステムは、同60-22377号公報記載の
システムと比較すれば、同時に使用されるアドレス空間
の数、したがつてＳＴＯレジスタの数がさほど多くない
限り、ハードウエアの所要量が少ない。しかし、それで
も、相当数のＳＴＯレジスタが必要であり、そして各Ｓ
ＴＯレジスタは、少なくともＳＴＯの長さ（典型的には
２０ビツト前後）の容量を持たねばならない。同時に使
用しうるアドレス空間の数を増すと、ＳＴＯレジスタの
数の増加に加えて、マスクレジスタのサイズも増大し、
その結果、ハードウエア量節減の効果は減少する。のみ
ならず、ＴＬＢの各エントリも、ＳＴＯのためのフイー
ルドを含まなければない。

本発明の課題は、なるべく多くのアドレス空間への同時
アクセスを、なるべく少ないハードウエア量で制御する
ことにある。

本発明の付加的な課題は、ハードウエア量の節減に起因
する命令処理速度の低下を極力防ぎつつ、前記課題を解
決することにある。

〔課題を解決するための手段〕

本発明に従えば、各アドレス空間のためのアドレス変換
テーブル起点アドレス（例えばＳＴＯ）がコード化され
る。すなわち、アドレス変換テーブル起点アドレスを識
別する識別コードを保持するための一群の識別コードレ
ジスタが、特公昭60-22377号公報に記載されたアクセス
レジスタの代りに、ベースレジスタとして使用可能な一
群のレジスタに対応して設けられ、加えて、ＴＬＢも、
アドレス変換テーブル起点アドレスの代りに、その識別
コードを保持し、この点で、特公昭60-41379号公報に記
載されたシステムとも異なる。また、特公昭60-41379号
公報に記載されたＳＴＯレジスタの代りに、アドレス変
換テーブル起点アドレスをその識別コードに対応するア
ドレスに保持するための、主記憶とは別でより高速の記
憶アレイが、識別コードからアドレス変換テーブル起点
アドレスへの変換のために設けられる。更に、１次アド
レス空間（実行中のプログラムが駐在するアドレス空
間）のためのアドレス変換テーブル起点アドレスとその
識別コードをそれぞれ保持するための１次起点アドレス
レジスタと１次識別コードレジスタが設けられるととも
に、命令フエツチ動作時には前記１次起点アドレスレジ
スタと１次識別コードレジスタを選択し、他の記憶アク
セス動作時には前記記憶アレイと識別コードレジスタを
選択して、それらの内容をアドレス変換機構に供給する
回路が設けられる。

前記記憶アレイは、アドレス変換テーブル起点アドレス
の登録とその識別コードの決定を容易にするために、ス
タツク構造を取ることができる。すなわち、新しいアド
レス変換テーブル起点アドレスが格納されるべきアドレ
スを示す第１ポインタと、指定されたアドレス変換テー
ブル起点アドレスが既に保持されているか否かの調査の
ためにこの記憶アレイを第１ポインタが示す範囲内で走
査するための第２ポインタとが設けられ、第１ポインタ
又は第２ポインタの内容が、第２レジスタに設定すべき
識別コードとして使用される。

また、１次識別コードレジスタの内容は、１次アドレス
空間のためのアドレス変換テーブル起点アドレスの識別
コードの第２レジスタへの設定に使用されてもよい。

〔作用〕

ある命令によりベースレジスタが選択されると、それに
対応する識別コードレジスタが同時に選択されて、識別
コードが読出され、この識別コードがＴＬＢ内の識別コ
ードと直接比較されて、それにより、ＴＬＢ内のアドレ
ス変換ペアのアドレス空間が所望のアドレス空間と一致
するか否かが判定される。所望の実アドレスがＴＬＢか
ら得られない時には、記憶アレイからのアドレス変換テ
ーブル起点アドレスを用いて、正規のアドレス変換が行
なわれる。命令フエツチ動作時には、アドレス変換テー
ブル起点アドレスとその識別コードが、それぞれ１次起
点アドレスレジスタと１次識別コードレジスタから直接
得られる。

アドレス変換テーブル起点アドレスそのものを保持する
レジスタ群の代りにそれらの識別コードを保持するレジ
スタ群を設け、かつ、ＴＬＢにもアドレス変換テーブル
起点アドレスの代りにそれらの識別コードを格納し、更
に、識別コードに対応するアドレス変換テーブル起点ア
ドレスの供給源として、レジスタ群の代りに記憶アレイ
を設けた結果、レジスタの個数とサイズ並びにＴＬＢの
サイズが大幅に低減される。追加される記憶アレイのハ
ードウエア量は、同一容量のレジスタのそれと比較して
僅少であり、特に、この記憶アレイは、他の高速記憶
（例えば、制御記憶、バツフア記憶等）と共に集積回路
として形成できるので、ハードウエア量の大幅な低減が
期待できる。

他方、記憶アクセス時間は、ＴＬＢがヒツトする限り、
前述した従来のシステムのそれと変らない。また、ほぼ
１回おきの記憶アクセスが充当される命令フエツチ動作
においては、所要のアドレス変換テーブル起点アドレス
とその識別コードが、１次起点アドレスレジスタと１次
識別コードレジスタから直接に、極めて短時間の内に得
られるから、ＴＢＬがヒツトしない時でさえ、命令フエ
ツチ時間は従来のシステムのそれと変りがない。したが
つて、総合的な命令処理速度の低下は僅少である。

第１及び第２ポインタは、アドレス変換テーブルの登録
と識別コードの決定を容易にする。あるアドレス変換テ
ーブル起点アドレスが与えられた時、第２ポインタの値
を順次インクリメントすることによつて、記憶アレイに
既に登録されているアドレス変換テーブル起点アドレス
を順次読出して、与えられたアドレス変換テーブル起点
アドレスと比較することができる。もしもそれらが一致
すれば、その時の第２ポインタの値が、識別コードレジ
スタに設定されるべき識別コードを示す。第２ポインタ
の値が第１ポインタの値に達するまでに一致が検出され
なければ、その起点アドレスは未登録であり、第１ポイ
ンタの値が、その起点アドレスの格納位置と識別コード
を示す。

１次アドレス空間のための識別コードの供給源として１
次識別コードレジスタを用いれば、ベースレジスタに割
当てられる率が高い１次アドレス空間については、その
識別コードの設定のために前述のような記憶アレイの検
索を必要とせず、したがつて、識別コードの設定に要す
る時間が大幅に短縮される。

〔実施例〕

第１図は、本発明による多重仮想アドレス空間アクセス
装置の一例を示す。命令処理部１は、命令を解読して、
ベースレジスタ番号（ＢＲ♯）、すなわち、ベースレジ
スタとして使用される汎用レジスタの識別番号と、オペ
ランドアドレスのデイスプレースメント部分（ＤＳＰ）
を発生する。命令処理部１は、また、順次命令フエツチ
動作又は分岐先命令フエツチ動作を指示する命令フエツ
チ信号（ＩＦ）を発生し、更に、順次命令フエツチ動作
時に命令カウンタ値（ＩＣ）を送出する。ＧＲアレイ２
は、１６個の汎用レジスタ（ＧＲ０〜ＧＲ１５）からな
り、それらの任意の一つがベースレジスタ番号によつて
選択される。選択された汎用レジスタの内容は、アドレ
ス加算器３によりデイスプレースメントと加算されて、
論理アドレスを形成する。なお、簡明のため図示は省略
されているが、命令によりインデクスレジスタとして指
定された汎用レジスタの内容も、アドレス加算器３に供
給される。セレクタ４は、信号ＩＦが順次命令フエツチ
動作を指定している時には命令カウント値を選択し、そ
れ以外の時にはアドレス加算器３の出力を選択して、論
理アドレスレジスタ（ＬＡＲ）５に格納する。

ＩＤＲアレイ６は、汎用レジスタと１対１に対応する１
６個のＩＤレジスタ（ＩＤＲ０〜ＩＤＲ１５）からな
り、ある汎用レジスタがベースレジスタとして選択され
ると、それに対応するＩＤレジスタが同時に選択され
る。各ＩＤレジスタは、ＳＴＯ識別コード（ＳＴＯＩ
Ｄ）、すなわち、アドレス空間に対応するＳＴＯを識別
するコードを保持し、本実施例では、その長さは６ビツ
トであつて、それにより、６４個の異なるＳＴＯ、すな
わちアドレス空間を識別することができる。１次ＳＴＯ
レジスタ（ＰＳＴＯＲ）７は、１次ＳＴＯ、すなわち、
一次アドレス空間（実行中のプログラムが駐在するアド
レス空間）に対応するＳＴＯを保持する制御レジスタで
あり、１次ＩＤレジスタ（ＰＩＤＲ）８は、一次ＳＴＯ
を識別するＳＴＯ識別コードを保持する制御レジスタで
ある。セレクタ９は、信号ＩＦが順次命令フエツチ動作
又は分岐先命令フエツチ動作を指示している時には、１
次ＩＤレジスタ８の出力を選択し、それ以外の時には、
ＩＤＲアレイ６の出力を選択する。

ＴＬＢ１０は、論理アドレスの上位部分の一部でアドレ
ス指定される一群のエントリからなり、各エントリは、
ＳＴＯ識別コードが格納されるＳＴＯＩＤフイールド
と、論理アドレスの上位部分が格納されるＬＡフイール
ドと、実ページアドレスが格納されるＲＡフイールドを
含む。アドレス指定された位置から読出されたＴＬＢエ
ントリ中のＳＴＯＩＤフイールドの値は、一致回路１１
により、セレクタ９からのＳＴＯ識別コードと比較さ
れ、ＬＡフイールドの値は、一致回路１２により、論理
アドレスの上位部分と比較される。一致回路１１，１２
が共に一致を検出すると、ＡＮＤゲート１３がＴＬＢヒ
ツト信号を発生し、これに応答してセレクタ１４がＴＬ
ＢからのＲＡフイールド値を選択する。セレクタ１４の
出力は、論理アドレスの下位部分と連結されて、実アド
レスレジスタ（ＲＡＲ）１５内に実アドレスを生成す
る。

他方、一致回路１１，１２の少なくとも一方が一致を検
出しない場合は、インバータ１６を経て、ＴＬＢミス信
号がアドレス変換部１７に送られ、このアドレス変換部
が、周知のアドレス変換プロセスにより、セグメントテ
ーブルとページテーブルを用い、論理アドレスの上位部
分を実ページアドレスに変換する。この変換に際して、
セグメントテーブルにアクセスするためのＳＴＯは、セ
レクタ１８を介して、命令フエツチ動作時には１次ＳＴ
Ｏレジスタから得られ、それ以外の場合には後述するＳ
ＴＯＩＤ変換部１９から得られる。こうして得られた実
ページアドレスは、対応する論理アドレスの上位部分及
びアドレス空間識別コードと共に、ＴＬＢ１０の対応す
るエントリに格納される。この実ページアドレスは、ま
た、セレクタ１４で選択されて、実アドレスレジスタ１
５に送られる。

ＳＴＯをＳＴＯ識別コードに変換して、それをＩＤＲア
レイ６又は１次ＩＤレジスタ８に設定するために、ＳＴ
ＯＩＤ変換部１９とＳＴＯ検索部２０が設けられる。Ｓ
ＴＯＩＤ変換部１９は、また、ＳＴＯ識別コードからＳ
ＴＯへの変換にも使用される。第２図は、ＳＴＯ検索部
２０を、機能の観点から図示する。ＳＴＯ識別コードの
設定に際し、指定されたベースレジスタ番号（ＢＲ♯）
は、加算器３０ａにより、アドレス空間テーブル起点レ
ジスタ（ＡＳＴＯＲ）３１中の起点アドレスと加算さ
れ、主記憶中のアドレス空間テーブル（ＡＳＴ）３２の
対応するエントリのアドレスを作る。このテーブル３２
には、各ベースレジスタに割当てられたアドレス空間番
号（ＡＳＮ）が格納されている。こうして得られたベー
スレジスタに対応するアドレス空間番号は、４倍回路
（２ビツト左シフタ）３３により４倍された後、加算器
３０ｂにより、データ空間管理テーブル起点レジスタ
（ＤＳＴＯＲ）３４中の起点アドレスと加算されて、主
記憶中のデータ空間管理テーブル（ＤＳＴ）３５の対応
するエントリのアドレスを与える。このテーブル３５に
は、各アドレス空間番号に対応するＳＴＯが格納されて
いる。こうして得られたアドレス空間番号とＳＴＯは、
ベースレジスタ番号と共にＳＴＯＩＤ変換部１９に送ら
れる。なお、図において別々に示された２台の加算器３
０ａと３０ｂは、実際には同一の加算器であり、更にい
えば、第１図中のアドレス加算器３と同じものであつて
もよい。

第３図は、ＳＴＯＩＤ変換防１９の構成を示す。ＳＴＯ
登録テーブル（ＳＴＯＴ）４０は、プロセツサ内部の高
速小容量の記憶アレイ中に設けられ、ＳＴＯ識別コード
のビツト数“６”に照応して、アドレス０〜６３に６４
個のエントリを持つ。これらのアドレスの値はＳＴＯ識
別コードと一致し、そして、各エントリは、そのアドレ
ス値をＳＴＯ識別コードとして持つＳＴＯを保持する。
ＴＬＢがヒツトしなかつた場合には、第１図に示される
ＩＤＲアレイ６から読出されたＳＴＯ識別コード（ＳＴ
ＯＩＤ）が、ＳＴＯ登録テーブル４０の読出しアドレス
として使用され、そこから読出されたＳＴＯが、セレク
タ１８を経てアドレス変換部１７に送られて、アドレス
変換に使用される。

テーブルを走査して登録されているＳＴＯを検索するた
めのＳＴＯポインタ（STOPTR）４１と、次のＳＴＯが登
録されるべき位置（又は登録されているＳＴＯの個数）
を示すＳＴＯカウンタ（STOCNT）４２が設けられ、これ
らによつて、ＳＴＯ登録テーブル４０は、ＳＴＯ識別コ
ードを設定する過程で、スタツクとして機能する。制御
部４３は、ＳＴＯ検索部２０（第２図）から、ＳＴＯと
アドレス空間番号（ＡＳＮ）とベースレジスタ番号（Ｂ
Ｒ＃）を受け、更に、１次ＳＴＯレジスタと１次ＩＤレ
ジスタ８からそれらの内容を受けて、ＳＴＯポインタ４
１とＳＴＯカウンタ４２を制御し、後述する手順に従つ
て、ＳＴＯ登録テーブル４０とＩＤＲアレイ６の内容を
設定又は更新し、また、場合によつては１次ＩＤレジス
タ８の内容を更新する。

アプリケーシヨンプログラムの起動時に、ＯＳは、デー
タ空間管理テーブル３５を用意する。その第１エントリ
は、初期１次ＳＴＯ、すなわち、このプログラムの少な
くとも先頭部分が駐在するアドレス空間のＳＴＯであ
る。アドレス空間テーブル起点レジスタ３１とデータ空
間管理テーブル起点レジスタ３４には然るべき値がセツ
トされ、アドレス空間テーブル３２とＩＤＲアレイ６は
すべて“０”にリセツトされ、ＳＴＯ登録テーブル４０
の第１エントリ（アドレス“０”）には前記の初期１次
ＳＴＯが書込まれ、そして、ＳＴＯカウンタ４２は
“１”にセツトされる。更に、ＯＳは、１次ＳＴＯレジ
スタ７にこの初期１次ＳＴＯをセツトするとともに、１
次ＩＤレジスタ８を“０”にリセツトし、そして、この
アプリケーシヨンプログラムを起動する。したがつて、
このアプリケーシヨンプログラムは、その起動直後には
初期一次アドレス空間内のみにおいて処理される。

アプリケーシヨンプログラムは、アドレス空間テーブル
３２の内容を変更することによりＩＤＲアレイ６の内容
を変更することができ、それによつて、ベースレジスタ
の指定を介してアクセス可能なアドレス空間を、自由に
変更することができる。このようなアドレス空間割当て
の変更のために、あるベースレジスタ番号と、このベー
スレジスタに新たに割当てるべきアドレス空間番号とが
指定される。そうすると、第２図を参照して、指定され
たベースレジスタ番号（ＢＲ♯）とアドレス空間テーブ
ル３１中の起点アドレスとの和により、アドレス空間テ
ーブル３２の対応するエントリが選択されて、新たに指
定されたアドレス空間番号がそこに書込まれ、次いで、
この新アドレス空間番号の４倍値とデータ空間管理テー
ブル起点レジスタ３４中の起点アドレスとの和により、
データ空間管理テーブル３５の対応するエントリが選択
されて、その内容（ＳＴＯ）が読出される。

続いて、第３図に示されるＳＴＯＩＤ変換部が、第４図
にフローチヤートで示される動作を開始する。まず、Ｓ
ＴＯポインタ４１が“０”にリセツトされ（Ｓ１）、次
にＳＴＯカウンタ４２の値が調べられる（Ｓ２）。ＳＴ
Ｏカウンタの値が“０”の時は、ＳＴＯ登録テーブル４
０には未だ何も登録されていない。その場合は、ＳＴＯ
カウンタの値が示すＳＴＯ登録テーブルのエントリ、す
なわちアドレス“０”に、１次ＳＴＯレジスタ７の内
容、すなわち１次ＳＴＯが転送されるとともに、ＳＴＯ
カウンタの内容、すなわち“０”が、１次ＩＤレジスタ
８に転送される（Ｓ３）。次いで、ＳＴＯカウンタの値
が“１”だけインクリメントされ（Ｓ４）、その後でス
テツプＳ５が行なわれる。しかし、ステツプＳ２におい
てＳＴＯカウンタの値が“０”でなければ、直ちにステ
ツプＳ５が行なわれる。

ステツプＳ５において、ベースレジスタ番号又はアドレ
ス空間番号が“０”の時は、一次アドレス空間が指定さ
れており、したがつて、１次ＩＤレジスタ８の内容が、
ベースレジスタ番号により選択されたＩＤＲアレイ中の
ＩＤレジスタに転送されて（Ｓ６）、処理は終了する。
しかし、ベースレジスタ番号もアドレス空間番号も
“０”でなければ、ＳＴＯポインタ４１が指すＳＴＯ登
録テーブルのエントリの内容が、ＳＴＯ検索部２０から
のＳＴＯと比較され（Ｓ７）、一致が検出されない限
り、ＳＴＯポインタの値が“１”だけインクリメントさ
れて（Ｓ８）、その値がＳＴＯカウンタ４２の値に達す
るまで（Ｓ９）、ステツプＳ７〜Ｓ９が反復される。ス
テツプＳ７において一致が検出されれば、その時のＳＴ
Ｏポインタの値が、ＳＴＯ識別コードとして、ベースレ
ジスタ番号により選択されたＩＤレジスタに転送されて
（Ｓ１０）、処理は終了する。

他方、ステツプＳ７で一致が検出されることなく、か
つ、ステツプＳ９においてＳＴＯポインタの値がＳＴＯ
カウンタの値に達したことが検出されると、ＳＴＯカウ
ンタの値が“６４”に達しているか否かが調べられ（Ｓ
１１）、未だ達していなければ、ＳＴＯ検索部２０から
のＳＴＯが、ＳＴＯカウンタの値が指すＳＴＯ登録テー
ブル４０のエントリに転送されて登録され、かつ、その
時のＳＴＯカウンタの値が、ＳＴＯ識別コードとして、
ベースレジスタ番号により選択されたＩＤレジスタに転
送され（Ｓ１２）、それから、ＳＴＯカウンタの値が
“１”だけインクリメントされて（Ｓ１３）、処理は終
了する。

しかし、ステツプＳ１１においてＳＴＯカウンタの値が
“６４”に達していれば、ＳＴＯ登録テーブル４０には
もはや空いたエントリがない。そこで、ＴＬＢ１０の全
エントリが無効にされ（Ｓ１４）、ＳＴＯカウンタが
“０”にリセツトされて（Ｓ１５）、その後、ステツプ
Ｓ１〜Ｓ１３がベースレジスタ番号０〜１５について反
復されて（Ｓ１６）、それによりＳＴＯ登録テーブル４
０とＩＤレジスタアレイ６の内容が全面的に改訂され
る。

１次ＳＴＯレジスタ７の内容が変更された時には、ま
ず、１次ＩＤレジスタ８の内容が、第５図にフローチヤ
ートで示される手順に従つて更新される。ステツプＳ２
０〜Ｓ２３において、ＳＴＯカウンタ４２の値が“０”
ならば、ＳＴＯ登録テーブル４０のアドレス“０”に１
次ＳＴＯレジスタの内容が転送され、かつ、１次ＩＤレ
ジスタにＳＴＯカウンタの値“０”が転送され（Ｓ２
２）、次いでＳＴＯカウンタの値が“１”にインクリメ
ントされて（Ｓ２３）、処理は終了する。他方、ＳＴＯ
カウンタの値が“０”でなければ、第４図のステツプＳ
７〜Ｓ９と同様なループ２４〜Ｓ２６により、ＳＴＯポ
インタの値を“１”ずつインクリメントしながら、ＳＴ
Ｏ登録テーブル４０が検索され、新１次ＳＴＯが既に登
録されていれば、ステツプＳ２７において、その登録位
置を示すＳＴＯポインタの値が１次ＩＤレジスタに転送
される。

しかし、新１次ＳＴＯが未だＳＴＯ登録テーブルに登録
されていない場合には、ＳＴＯカウンタの値が“６４”
に達しているか否かが調べられて（Ｓ２８）、未だ達し
ていなければ、ＳＴＯカウンタの値が示すアドレスに１
次ＳＴＯレジスタ７の内容が転送されて登録されるとと
もに、ＳＴＯカウンタの内容が１次ＩＤレジスタに転送
され（Ｓ２９）、次いでＳＴＯカウンタの値が“１”だ
けインクリメントされて（Ｓ３０）、処理は終了する。
他吟、ＳＴＯカウンタの値が既に“６４”に達していれ
ば、ＴＬＢ１０が無効にされ（Ｓ３１）、次いでＳＴＯ
カウンタが“０”にリセツトされて（Ｓ３２）、その後
で、前述のステツプＳ２９及びＳ３０の処理が行なわ
れ、その結果、１次ＳＴＯレジスタ７の内容がＳＴＯテ
ーブル４０のアドレス“０”に転送されるとともに、値
“０”が１次ＩＤレジスタ８に入る。

このようにして１次ＩＤレジスタ８の内容が更新された
後、第４図に示された処理が、ベースレジスタ番号０〜
１５について反復される。その結果、ベースレジスタ番
号“０”に対応するＩＤレジスタの内容と、アドレス空
間番号“０”が割当てられたベースレジスタに対応する
ＩＤレジスタの内容が、ステツプＳ５とＳ６において更
新される。他のＩＤレジスタの内容は通常は不変に保た
れるが、ステツプＳ２８でＳＴＯカウンタの値が“６
４”に達していた場合には、第４図に示される処理がＳ
ＴＯカウンタの値“１”から始まるので、新規割当ての
場合と同様に、ＳＴＯテーブル４０とＩＤＲアレイ６の
内容が全面的に改訂される。

ＳＴＯカウンタ４２は、次の空きアドレスの代りに、登
録されている最後のＳＴＯのアドレスを示すように、変
更してもよい。ＳＴＯ検索部２０とＳＴＯＩＤ変換部１
９の制御は、マイクロプログラムで実現しても、ハード
ウエアで実現してもよい。

前述の実施例では６ビツトの識別コードが用いられた
が、その長さは任意に選ぶことができる。ただし、必要
以上に長くするのは、ハードウエアの無益な増大を招く
ので、好ましくない。ＳＴＯ登録テーブルのエントリの
個数は、ＳＴＯ識別コードの長さによつて決まる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、従来
の装置と比較して、より多くのアドレス空間への同時ア
クセスを、より少量のハードウエアで制御することがで
き、しかも、ハードウエア量の節減の割には、命令処理
速度の低下が少なくて済む。

具体的にいえば、レジスタに関しては、命令フエツチ用
の１次ＳＴＯレジスタと１次ＩＤレジスタを除けば、ベ
ースレジスタとして使用されるレジスタと同数の短いＩ
Ｄレジスタが必要なだけであり、代りに必要な記憶アレ
イは、他の高速記憶と共に集積回路として形成しうるか
ら、そのハードウエア量は僅少である。同時に、ＴＬＢ
のサイズも削減される。他方、記憶アクセス時間につい
ては、ＴＬＢがヒツトする限り従来のシステムと変ら
ず、記憶アクセス回数の約半分を占める命令フエツチの
場合は、全く従来のシステムと変りがない。

ＳＴＯ識別コードの設定は、前記記憶アレイにスタツク
機能を付与することにより、能率よく行なうことができ
る。特に、ベースレジスタへの割当て率が高い１次アド
レス空間のための識別コードの設定は、前記記憶アレイ
を検索する代りに１次ＩＤレジスタの内容を直接使用す
ることにより、極めて短時間で行なうことができる。例
えば、ベースレジスタの３／４に１次アドレス空間が割
当てられるとすれば、識別コードの設定に要する合計時
間は約１／４に短縮される。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツクダイヤグラム
であり、第２図は第１図中のＳＴＯ変換部のブロツクダ
イヤグラムであり、第３図は第１図中のＳＴＯＩＤ変換
部のブロツクダイヤグラムであり、第４図は第１図中の
ＳＴＯＩＤ変換部で行なわれる識別コード設定動作のフ
ローチヤートであり、第５図は同じＳＴＯＩＤ変換部で
行なわれる１次識別コード設定動作のフローチヤートで
ある。 ２…汎用レジスタ（第１レジスタ）アレイ、６…識別レ
ジスタ（第２レジスタ）アレイ、７…１次ＳＴＯレジス
タ（第３レジスタ）、８…１次識別コードレジスタ（第
４レジスタ）、９，１８…選択回路、１０…ＴＬＢ（ア
ドレス変換バツフア）、１７…アドレス変換部、４０…
ＳＴＯ登録テーブル（記憶アレイ）、４１…ＳＴＯポイ
ンタ（第２ポインタ）、４２…ＳＴＯカウンタ（第１ポ
インタ）。

Claims (3)

【特許請求の範囲】
1. 【請求項１】ベースレジスタとして使用しうる複数の第
   １レジスタのそれぞれに、アドレス空間上の論理アドレ
   スから実アドレスへの変換のためのアドレス変換テーブ
   ルの起点アドレスを割当てることにより、複数のアドレ
   ス空間への同時アクセスを可能にする多重仮想記憶シス
   テムにおいて、 命令中のベースレジスタ指定情報により選択される、前
   記アドレス変換テーブル起点アドレスの識別コードをそ
   れぞれ保持するための複数の第２レジスタと、 複数の前記アドレス変換テーブル起点アドレスをそれぞ
   れの識別コードに対応するアドレスに保持し、選択され
   た前記第２レジスタからの識別コードに応答してそれに
   対応するアドレス変換テーブル起点アドレスを出力す
   る、主記憶とは別でそれより高速の記憶アレイと、 最近アクセスされた論理アドレスとそれに対応する実ア
   ドレスとこの実アドレスの決定に使用されたアドレス変
   換テーブル起点アドレスに代わるその識別コードとを組
   にして保持するアドレス変換バツフアを含み、前記アド
   レス変換テーブル起点アドレス又はその識別コードを用
   いて論理アドレスを実アドレスに変換するアドレス変換
   手段と、 実行中のプログラム部分が駐在するアドレス空間のため
   のアドレス変換テーブル起点アドレス及びその識別コー
   ドをそれぞれ保持するための第３レジスタ及び第４レジ
   スタと、 命令フエツチ動作時には前記第３及び第４レジスタを選
   択し、他の記憶アクセス動作時には前記選択された第２
   レジスタ及び記憶アレイを選択して、それらの出力を前
   記アドレス変換手段に供給する選択手段と、 を備える多重仮想アドレス空間アクセス装置。
2. 【請求項２】請求項１において前記記憶アレイは、新し
   いアドレス変換テーブル起点アドレスが格納されるべき
   アドレスを示すための第１ポインタと、指定されたアド
   レス変換テーブル起点アドレスが既に保持されているか
   否かの調査のために当該記憶アレイを前記第１ポインタ
   が示す範囲内で走査するための第２ポインタとを有し、
   前記第１又は第２ポインタの値が前記ベースレジスタ指
   定情報により選択された前記第２レジスタに設定される
   べき識別コードとして使用される、多重仮想アドレス空
   間アクセス装置。
3. 【請求項３】請求項２において、前記第４レジスタは、
   更に、前記ベースレジスタ指定情報により選択された前
   記第２レジスタに設定されるべき、実行中のプログラム
   が駐在するアドレス空間に対応する識別コードを供給す
   る、多重仮想アドレス空間アクセス装置。