JPH10198563A - マイクロプロセッサ内の動的にロード可能なパターン履歴表 - Google Patents

Abstract

(57)【要約】 【課題】マルチタスク環境で動作するマイクロプロセッ
サの分岐命令を、自身の分岐パターン履歴に基づく予測
情報を保持して動的に予測する方法を提供する。 【解決手段】取出しユニット２６は分岐ターゲットバッ
ファ５６と、複数のパターン履歴表５３を有する。選択
論理８０は各分岐命令毎に、命令を含むプログラムの種
類を示す信号を受けて１つのパターン履歴表５３を選択
し、これを用いて、命令アドレスに対応する、分岐ター
ゲットバッファ５６のエントリ内の分岐履歴フィールド
ＢＨに応じて、予測コードを生成する。タスク切替えの
場合は、１つ以上のパターン履歴表５３の内容を、中断
されたタスクに対応するタスク状態セグメント９０に記
憶し、新しいタスクのタスク状態セグメントからのエン
トリをパターン履歴表５３にロードする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はマイクロプロセッ
サの分野に関し、より特定すると、パイプライン化マイ
クロプロセッサにおける分岐予測法に関する。

【０００２】

【従来の技術】マイクロプロセッサやその他のプログラ
マブル論理デバイスの分野では近年多くの改善が行わ
れ、性能が飛躍的に改善された。その一例はパイプライ
ン化アーキテクチャであって、多数のマイクロプロセッ
サ命令を種々の実行段階で同時に処理するので、前の命
令が完了する前に次の命令の処理が始まる。個々の命令
を処理するのに取出しから実行まで数マシンサイクルを
要するにも関わらず、パイプライン方式を用いると、単
一パイプラインマイクロプロセッサ内でマイクロプロセ
ッサが命令を実行する有効速度は、マシンサイクル当た
り１命令に近くなる。いわゆるスーパースカラアーキテ
クチャでは多数のパイプラインが並列に動作するので、
理論的な性能レベルは更に高い。

【０００３】この技術で知られているように、多くの従
来のコンピュータ及びマイクロプロセッサのプログラム
では分岐命令が用いられる。分岐命令はプログラムの流
れを変える命令であって、分岐命令の後に実行する次の
命令は、必ずしもプログラムの順序における次の命令で
はない。分岐命令には、ＪＵＭＰ命令やサブルーチン呼
出しやサブルーチン復帰などの無条件分岐命令と、前の
論理や算術命令の結果に依存する条件付き分岐命令があ
る。

【０００４】条件付き分岐命令があるとマイクロプロセ
ッサのパイプライン化アーキテクチャは複雑になる。そ
れは、分岐する条件は実行するまで分からず、実行は取
出してから数サイクル後になるからである。この状況で
は、マイクロプロセッサは分岐条件が分かるまで分岐後
の命令の取出しを中止し、その結果パイプラインに空虚
な段階である「バブル」（即ち、命令処理の穴）を生じ
るか、またはパイプラインを満たすために命令を推測に
より（実際には条件を憶測して）取り出して、もし推測
が間違ったことが分かると現在の命令のパイプラインを
「フラッシュ」するという危険を冒すか、のどちらかで
ある。

【０００５】命令を推測により実行してパイプラインを
常に満たすことの利点は、特に長いまたは多数のパイプ
ラインアーキテクチャでは、推測による実行の成功率が
所望の性能を得るのに十分である限り、パイプラインの
フラッシュによる性能の低下を十分補うことである。し
たがって現在の多くのマイクロプロセッサは、条件付き
分岐命令の行動をある程度の正確さで予測できる何らか
の分岐予測法を用いている。分岐予測の種類の１つは、
予測が時間や履歴に従って変わらない「静的」予測であ
る。簡単な静的予測法は、単に全ての条件付き分岐を
「行う」として予測する。より進んだ静的分岐予測法は
分岐の方向に従って予測する。例えば全ての順方向の条
件付き分岐を「行わない」と予測し、全ての逆方向の分
岐（例えば、ＤＯループ内のＬＯＯＰ命令）を「行う」
と予測する。もちろん、無条件分岐の場合は必ず静的に
「行う」と予測する。

【０００６】動的分岐予測は、過去の分岐の結果を用い
て次の分岐の結果を予測する、既に知られている分岐予
測法である。よく知られた簡単な動的予測法は、単に最
近の１つまたは２つの条件付き分岐の結果を用いて現在
の分岐命令の方向を予測する。

【０００７】より正確な動的な分岐予測法は、他の命令
の分岐結果ではなく自分の分岐履歴を用いて分岐命令の
方向を予測する。この方法は最近のマイクロプロセッサ
では、一般的に分岐ターゲットバッファを用いて行われ
ている。従来の分岐ターゲットバッファＢＴＢはキャッ
シュのエントリに似た表で、各エントリは最近出現した
分岐命令の識別子（「タグ」）と、予測を行うための分
岐履歴に関するコードと、分岐を行うと予測した場合に
取り出す次の命令のターゲットアドレス（その次の順次
のアドレスは「行わない」予測で取り出すアドレス）を
記憶する。分岐命令を取り出すと、そのアドレスをＢＴ
Ｂ内のタグと比べて、この命令が前に出現したかどうか
判断する。出現した場合は、その命令についてＢＴＢ内
で示された予測コードに従って次の命令を取り出す。新
しく出現した分岐命令については履歴がＢＴＢ内にない
ので、静的に予測する。命令を実行して完了すると、Ｂ
ＴＢエントリを作り（一般に、分岐を行ったものについ
てだけ）または修正して（すでにＢＴＢエントリを持つ
分岐について）分岐命令の実際の結果を反映し、これを
次にその命令が起こったときに用いる。

【０００８】最も近くに実行した分岐かまたは同じ命令
の分岐履歴に基づいて分岐を予測する種々の実際の予測
アルゴリズムが知られている。よく知られた簡単な分岐
アルゴリズムは４状態の状態機械モデルに従い、最も近
い２つの分岐事象を用いて次の分岐を行うか行わないか
を予測する。４状態とは、「強く行う」と、「行う」
と、「行わない」と、「強く行わない」である。「強
く」の状態は、少なくとも最後の２つの分岐が全て「行
う」だけか「行わない」だけの場合（実現したものに従
って、一般に、またはその特定の命令について）に対応
する。「行う」状態と「行わない」状態（即ち「強く」
の状熊でない）は最後の２つの分岐の結果が異なる場合
に対応し、次の分岐は、予測を逆の方向に変えるか、ま
たは予測の方向を保ちしかも「強く」にする。

【０００９】最近の進んだ分岐予測アルゴリズムは、分
岐行動を予測するのに、分岐履歴だけでなく分岐パター
ン情報を用いる。例えば或る分岐命令は３回通るループ
で、その分岐履歴は行う・行う・行わない、というパタ
ーンを繰り返す。簡単な２ビット即ち４状態の予測法を
用いたのでは、その行動が完全に予測可能であってもこ
の命令の分岐を正しくは予測しない。よく知られた２レ
ベル適応分岐予測法が、Ｙｅｈ とｐａｔｔの「２レベ
ル適応分岐予測（Ｔｗｏ−Ｌｅｖｅｌ Ａｄａｐｔｉｖ
ｅ Ｂｒａｎｃｈ Ｐｒｅｄｉｃｔｉｏｎ）」、マイク
ロアーキテクチャに関する第２４回国際シンポジウム議
事録（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆｔｈｅ ２４ｔｈ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ
ｏｎＭｉｃｒｏａｒｃｈｉｔｅｃｔｕｒｅ）（ＡＣＭ／
ＩＥＥＥ、１９９１年１１月）、５１−６１ページ、に
述べられている。この方法は、分岐履歴と共に分岐パタ
ーン情報を用いて分岐命令の結果を予測する。Ｙｅｈ
とｐａｔｔの方法を用いた分岐予測がＢＴＢを用いるマ
イクロプロセッサアーキテクチャに適用され、英国特許
出願番号第２ ２８５ ５２６号、１９９５年７月１２
日発行に述べられている。またこれについては、米国特
許番号第５，５７４，８７１号を参照のこと。

【００１０】上記のＹｅｈ とｐａｔｔの論文と英国特
許出願番号第２ ２８５ ５２６号に述べられている方
法では、特有の分岐パターン毎にパターン履歴を保持
し、また更新する。この方法では、パターン履歴は上述
の４状態の状態機械モデルから成り、分岐パターン毎に
最近の２つの分岐事象を用いて、同じ分岐パターンを持
つ次に発生する分岐が「行う」か「行わない」かを予測
する。（その「強く」という属性と共に）。動作を説明
すると、ＢＴＢ内にエントリを持つ分岐命令を検出する
と、その命令の分岐履歴フィールドに含まれる分岐パタ
ーンを用いてパターン履歴表に指標を付け、そこから予
測を取り出す。分岐が決定すると、その特定の命令の分
岐履歴フィールドと前のパターンのパターン履歴（即
ち、予測に用いた分岐パターン）を更新する。この更新
されたパターン履歴を用いて、その関連する分岐パター
ンをＢＴＢの分岐履歴フィールド内に持つ次の分岐命令
の結果を予測する。したがって、この方法によるパター
ン履歴表は「グローバル」である。その意味は、命令が
何かに関係なく、同じ分岐履歴パターンを持つ任意の分
岐命令について分岐予測を生成する、ということであ
る。したがって或る特定の分岐パターンについてのパタ
ーン履歴は、その分岐履歴を持つ任意の分岐命令の分岐
予測の結果に基づいて定義し更新する。このようこの基
本的な２レベル法では、別の命令の分岐結果に基づい
て、任意の所定の命令の分岐予測を決定する。

【００１１】ＹｅｈとＰａｔｔの「２レベル適応分岐予
測の別の方法（Ａｌｔｅｒｎａｔｉｖｅ Ｉｍｐｌｅｍ
ｅｎｔａｔｉｏｎｓ ｏｆ Ｔｗｏ−Ｌｅｖｅｌ Ａｄ
ａｐｔｉｖｅ Ｂｒａｎｃｈ Ｐｒｅｄｉｃｔｉｏ
ｎ）」、コンピュータアーキテクチャに関する第１９回
年次国際シンポジウム議事録（Ｃｏｎｆｅｒｅｎｃｅ
Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９ｔｈ Ａ
ｎｎｕａｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏ
ｓｉｕｍ ｏｎ Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃ
ｔｕｒｅ）、（ＡＣＭ、１９９２年５月）、１２４−１
３４ページ、に述べられているように、２レベル分岐予
測の別の方法はこの制限に対処する。この論文の図３に
示すように、この別の方法はアドレス特有のパターン履
歴表を作り、ＢＴＢ内の各エントリは独自のパターン履
歴表を持つ。したがって、分岐命令の分岐予測は、自身
の過去の履歴から生成し修正したパターン履歴に基づい
て作り、同様の分岐パターンを持つ他の分岐命令の分岐
結果は用いない。

【００１２】

【発明が解決しようとする課題】アドレス特有のパター
ン履歴表を用いると同じ分岐パターンを持つ他の分岐命
令から得た分岐予測に含まれる干渉はなくなるが、これ
を実現するコストは非常に大きい。例えば、現在のマイ
クロプロセッサが持つＢＴＢは４ｋエントリにもなる。
したがってアドレス特有のパターン履歴表に４ビットの
分岐履歴の指標を用いると、それぞれが２ビット幅の１
６エントリを持つ４ｋのパターン履歴表が必要で、記憶
量は１２８ｋビットになる。したがってこの方法を実現
するのに必要なチップ面積は非常に大きい。しかも、パ
ターン履歴表の指標に分岐履歴ビットを追加して分岐予
測を改善しようとすると、このコストは急速に増える。
例えば、分岐履歴に６ビットを用いると５１２ｋビット
のパターン履歴の記憶が必要になる。それぞれの段階が
一層深い多くのパイプラインをマイクロプロセッサが持
つに従って、分岐の予測誤りによる損失はますます大き
くなり、正確な分岐予測にかかるプレミアムは更に高く
なり、アドレス特有のパターン履歴表を実現するコスト
は一層大きくなる。

【００１３】更に別の背景として、種類が異なるマイク
ロプロセッサプログラムの分岐行動は、種類が同じであ
れば似ているが、別の種類の間では異なることが分かっ
た。例えば、Ｃａｌｄｅｒ と Ｇｒｕｎｗａｌｄの
「ライブラリ内の分岐の予測性（Ｔｈｅ Ｐｒｅｄｉｃ
ｔａｂｉｌｉｔｙ ｏｆ Ｂｒａｎｃｈｅｓ ｉｎ Ｌ
ｉｂｒａｒｉｅｓ）」、マイクロアーキテクチャに関す
る第２８回国際シンポジウム議事録（ＡＣＭ／ＩＥＥ
Ｅ、１９９５年１１月）、２４−３４ページ、に述べら
れているように、普通使われているＵＮＩＸライブラリ
のサブルーチンは予測可能な分岐行動をとり、クラス即
ち種類としては非ライブラリプログラムとは異なる分岐
行動をとる。

【００１４】更に背景として、分岐履歴とＢＴＢのタグ
フィールドの一部を用いてグローバルパターン履歴表に
指標を付ける方法が知られている。

【００１５】また別の背景として、現在のマイクロプロ
セッサはマルチタスクオペレーテイングシステムを支援
するようになり、マイクロプロセッサは複数のタスクの
間で動作を順次に切り替えて、あたかも多数のタスクを
並列に実行しているように見える。一般に、例えばよく
知られたｘ８６アーキテクチャで作られたマイクロプロ
セッサでは、各タスクを短時間実行し、次にタスク切替
えと呼ぶ事象で中断した後、別のタスクを開始または再
開し、これを短時間実行し、また別のタスクに切り替え
るということを続ける。このようなマルチタスク動作を
行うには、各タスクのシステム文脈をタスクの中断のと
きに保存し、タスクの再開のときに復元しなければなら
ない。一般にはメモリの一部を確保し、これを各タスク
のシステム文脈の記憶と呼出しに用いる。ｘ８６アーキ
テクチャでは、タスク状態セグメント（ＴＳＳ）と呼ぶ
システムセグメントを各タスクに割り当てて、タスク切
替えによる中断のときにその条件を記憶する。

【００１６】

【課題を解決するための手段】したがってこの発明の目
的は、プログラムの種類に基づくマイクロプロセッサ内
の分岐予測を与えることである。

【００１７】この発明の別の目的は、分岐パターン履歴
表をタスク毎に保持して、ある活動的なタスク内の分岐
活動が、中断されたタスクの分岐パターン履歴に影響を
与えないようにする、分岐予測を与えることである。こ
の発明のその他の目的や利点は、図面と共にこの明細書
を参照すれば当業者に明らかである。

【００１８】この発明は、マルチタスクのマイクロプロ
セッサに１つ以上の動的に書換え可能なパターン履歴表
を与えることにより、マイクロプロセッサで実現するこ
とができる。マイクロプロセッサが実行する各タスクは
中断されたタスクの条件を記憶する状態セグメントをメ
モリ内に保持し、タスクを再開するときにその動作の条
件を検索する。この発明は、タスク切替えのときに、中
断されるタスクのタスク状態セグメント内のパターン履
歴表の内容を記憶することにより実現される。タスクを
再開するタスク切替えのときに、タスク状態セグメント
に記憶した内容でパターン履歴表を書き換える。

【００１９】

【発明の実施の形態】図１は、この発明の好ましい実施
の形態を実現する例示のスーパースカラ・パイプライン
・マイクロプロセッサ１０を備える、例示のデータ処理
システム３００を示す。システム３００とマイクロプロ
セッサ１０のアーキテクチャは一例であって、この発明
は種々のアーキテクチャのマイクロプロセッサに用いて
よいものである。したがって当業者はこの明細書を参照
して、他のマイクロプロセッサアーキテクチャでこの発
明を容易に実現することができる。更に、この発明は単
一チップマイクロプロセッサやマイクロコンピュータや
多チップで実現してよく、これらの集積回路の製造は、
シリコン基板、シリコン・オン・インシュレータ、ガリ
ウム砒素、その他の製造技術により、またＭＯＳ、ＣＭ
ＯＳ、バーポーラ、ＢｉＣＭＯＳ、その他のデバイスを
用いて実現することができる。

【００２０】図１に示すように、マイクロプロセッサ１
０は外部バスＢＵＳにより他のシステムデバイスに接続
する。この例ではバスＢＵＳを単一バスで示している
が、ＰＣＩローカルバスアーキテクチャを用いる従来の
コンピュータで知られているように、外部バスＢＵＳは
異なる速度とプロトコルを持つ多重バスを表してよいこ
とは言うまでもない。システム３００は、次の従来のサ
ブシステムを備える。即ち、通信ポート３０３（モデム
ポート及びモデム、網インターフェースなどを含む）、
グラフィックディスプレイ装置３０４（ビデオメモリ、
ビデオプロセッサ、グラフィックモニタを含む）、一般
にダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）
で実現されまたメモリスタック３０７を含む主メモリサ
ブシステム３０５、入力デバイス３０６（キーボード、
位置決め装置、そのインターフェース回路を含む）、デ
ィスク装置３０８（ハードディスクドライブ、フロッピ
ディスクドライブ、ＣＤ ＲＯＭドライブを含む）など
である。したがって図１のシステム３００は、現在では
普通になっている従来のデスクトップコンピュータやワ
ークステーションに対応すると考えてよい。当業者が認
めるように、マイクロプロセッサ１０の他のシステム構
成もこの発明を有効に利用することができる。

【００２１】マイクロプロセッサ１０はバスインターフ
ェースユニット（ＢＩＵ）１２を備える。ＢＩＵ１２は
外部バスＢＵＳに接続し、マイクロプロセッサ１０とシ
ステム３００内の他の構成要素との間の通信を制御し実
行する。ＢＩＵ１２はこの機能を実行するための制御及
びクロック回路を備える。例えば、動作速度を高めるた
めの書込みバッファや、内部マイクロプロセッサの動作
の結果とバスＢＵＳのタイミング制約を同期させるタイ
ミング回路などである。またマイクロプロセッサ１０
は、システムクロックＳＹＳＣＬＫに基づいてクロック
相を生成するクロック発生及び制御回路２０を備える。
この例では、クロック発生及び制御回路２０はバスクロ
ックＢＣＬＫとコアクロックＰＣＬＫをシステムクロッ
クＳＹＳＣＬＫから発生させる。

【００２２】図１から明らかなように、マイクロプロセ
ッサ１０は３レベルの内部キャッシュメモリを備える。
最高レベルはレベル２キャッシュ１１で、内部バスによ
りＢＩＵ１２に接続する。この例ではレベル２キャッシ
ュ１１は統一キャッシュで、ＢＩＵ１２を経てバスＢＵ
Ｓから全てのキャッシュ化可能なデータとキャッシュ化
可能な命令を受け、マイクロプロセッサ１０が与えるバ
ストラフィックの多くはレベル２キャッシュ１１により
行われる。またマイクロプロセッサ１０はキャッシュ１
１の周りのバストラフィックを制御して、あるバス読取
り及び書込みを「キャッシュ化不可」にすることもでき
る。図１に示すように、レベル２キャッシュ１１は２個
のレベル１キャッシュ１６に接続する。レベル１データ
キャッシュ１６_ｄはデータ専用であり、レベル１命令キ
ャッシュ１６_１は命令専用である。マイクロキャッシュ
１８は、この例では完全な二重ポートレベル０データキ
ャッシュである。主変換ルックアサイドバッファ（ＴＬ
Ｂ）１９は、レベル２キャッシュ１１へのメモリアクセ
スと、ＢＩＵ１２を経て主メモリへのメモリアクセスを
制御する。この制御は、メモリ内のアドレス変換用のペ
ージテーブルへのアクセスを整理する。ＴＬＢ１９はペ
ージテーブル用のキャッシュでもある。命令マイクロ変
換ルックアサイドバッファ（μＴＬＢ）２２とデータマ
イクロ変換ルックアサイドバッファ（ｕＴＬＢ）３８
は、レベル１命令キャッシュ１６_１とレベル１データキ
ャッシュ１６_ｄにそれぞれアクセスするために、従来の
方法で論理データアドレスを物理アドレスに変換する。

【００２３】図１に示すように、マイクロプロセッサ１
０はスーパースカラ型であり、したがって多数の実行ユ
ニットを備える。これらの実行ユニットは、条件付き分
岐や整数や論理操作を処理する２個のＡＬＵ４２_０及び
４２_２と、浮動小数点ユニット（ＦＰＵ）３１と、２個
のロード・記憶ユニット４０_０及び４０_１と、マイクロ
シーケンサ４８を備える。２個のロード・記憶ユニット
４０はマイクロキャッシュ１８への２個のポートを用い
て真の並列アクセスを行い、またレジスタファイル３９
内のレジスタへのロード及び記憶操作を行う。この技術
で知られているように、レジスタファイル３９はプログ
ラマが用いる汎用レジスタを備え、またコードセグメン
トレジスタＣＳを含む制御レジスタを備える。

【００２４】これらの多数の実行ユニットは書戻しの際
に、それぞれ７段階の多数のパイプラインにより制御さ
れる。パイプラインの段階は次の通り。 Ｆ 取出し： この段階は命令アドレスを生成し
て、命令キャッシュ即ちメモリから命令を読み取る。 ＰＤ０ 前復号化段階０： この段階は最大３個の取り
出されたｘ８６型の命令の長さと開始位置を決定する。 ＰＤ１ 前復号化段階１： この段階はｘ８６命令バイ
トを抽出して、復号化のために固定長書式に記録する。 ＤＣ 復号化： この段階はｘ８６命令を最小単位動
作（ＡＯｐｓ）に変換する。 ＳＣ スケジュール： この段階は該当する実行ユニ
ット（ＦＰＵ３１を含む）に最大４ＡＯｐｓを割り当て
る。 ＯＰ オペランド： この段階はＡＯｐｓが示すレジ
スタオペランドを検索する。 ＥＸ 実行： この段階はＡＯｐｓと検索されたオペ
ランドに従って実行ユニットを実行させる。 ＷＢ 書戻し： この段階は実行の結果をレジスタま
たはメモリに記憶する。

【００２５】図１に戻って、マイクロプロセッサ１０内
の種々の機能ブロックは上に述べたパイプライン段階を
実行する。取出しユニット２６は命令マイクロ変換ルッ
クアサイドバッファ（μＴＬＢ）２２を用いて、後で説
明する分岐予測法などにより命令ポインタから命令アド
レスを生成し、レベル１命令キャッシュ１６_１に与え
る。更に後で説明するように、取出しユニット２６は線
Ｕ／Ｓを経てコードセグメントレジスタＣＳから、取出
しユニット２６での現在の命令のプログラムの種類即ち
クラスを示す信号を受ける。更に後で説明するように、
取出しユニット２６とロード・記憶ユニット４０の片方
または両方との間にパターン履歴バスＰＨＴＢＵＳがあ
り、この発明の好ましい実施の形態の取出しユニット２
６内の１つ以上のパターン履歴表の読取り及び書込みを
行うことができる。これについては後で説明する。

【００２６】命令キャッシュ１６_１は取出しユニット２
６への命令データのストリームを作り、取出しユニット
２６は前復号化０段階２８と前復号化１段階３２に、所
望のシーケンスで命令コードを与える。これらの２段階
は別個のパイプライン段階として動作し、また共に動作
して最大３個のｘ８６命令を見つけてデコーダ３４に与
える。前復号化０段階２８は３個の可変長ｘ８６命令の
サイズと位置を決定し、前復号化１段階３２は多バイト
命令を固定長書式に記録して復号化を容易にする。この
例では、復号化ユニット３４は４個の命令デコーダを備
え、それぞれは前復号化１段階３２から固定長のｘ８６
命令を受けて、１ないし３個の最小単位動作（ＡＯｐ
ｓ）を作る。ＡＯｐｓは実質的にＲＩＳＣ命令と同じで
ある。スケジューラ３６は復号化ユニット３４の出力の
復号化待ち行列から最大４つのＡＯｐｓを読んで、これ
らのＡＯｐｓを該当する実行ユニットに割り当てる。オ
ペランドユニット４４はマルチプレクサ４５を経てスケ
ジューラ３６とマイクロコードＲＯＭ４６から入力を受
け、命令の実行に用いるレジスタオペランドを取り出
す。更にこの例では、オペランドユニット４４はオペラ
ンド転送を行って記憶可能のレジスタに結果を送り、ま
たＡＯｐｓのためにロード及び記憶の種類のアドレスを
生成する。

【００２７】マイクロシーケンサ４８とマイクロコード
ＲＯＭ４６は、ＡＬＵ４２とロード・記憶ユニット４０
が、一般に１サイクル内に実行する最後のＡＯｐｓであ
るマイクロコードエントリＡＯｐｓを実行するのを制御
する。この例では、マイクロシーケンサ４８はマイクロ
コードＲＯＭ４６に記憶されているマイクロ命令を整理
して、マイクロコード化されたマイクロ命令に応じて制
御を行う。マイクロコード化されたマイクロ命令の例
は、複雑なまたは余り用いないｘ８６命令や、セグメン
トすなわち制御レジスタを修正するｘ８６命令や、例外
や割込みの処理や、多サイクル命令（例えばＲＥＰ命令
や、全てのレジスタのＰＵＳＨ及びＰＯＰ命令など）な
どである。

【００２８】またマイクロプロセッサ１０は回路２４を
備える。回路２４は、ＪＴＡＧ走査試験の動作やいくつ
かの内蔵自己試験（ＢＩＳＴ）機能を制御し、製造が完
了したときやリセットなどの他の事象のときに、マイク
ロプロセッサ１０の動作が確実であることを確認する。

【００２９】次に図２を参照して、この発明の好ましい
実施の形態の取出しユニット２６の構造と動作を説明す
る。上に述べたように、取出しユニット２６は復号化の
ために取り出す次の命令のアドレスを決定する。したが
って、取出しユニット２６は命令をマイクロプロセッサ
１０のパイプラインに読み込むシーケンスを決定し、こ
の発明のこの実施の形態では、アドレスの推測的な実
行、特に分岐予測による実行を制御する。

【００３０】取出しユニット２６の動作は、いくつかの
方法の中からマルチプレクサ５２が選択して生成した論
理取出しアドレスＦＡに基づいて行う。取出しアドレス
ＦＡは、復号のために次の順次のアドレスを取り出すと
きに、単に取出しユニット２６内の取出しポインタ５０
の内容から生成する。図２に示すように、取出しポイン
タ５０は取出しユニット２６内のレジスタであって、そ
の出力はマルチプレクサ５２の１入力と増分器５１に接
続する。増分器５１は取出しアドレスの値を進めて次の
論理命令の値にし（スーパースカラ機の場合は、次の論
理命令は必ずしも次の順次の命令ではない）、進めた取
出しアドレスをマルチプレクサ５８の入力に与えて、取
出しポインタ５０内に記憶して、またこれを次の取出し
に用いる。マルチプレクサ５８は、次のアクセスで用い
る取出しポインタ５０の更新された内容のソースを選択
する。取出しアドレスＦＡを生成する第２の方法では、
例えば取出しユニット２６が予測しなかった行う分岐ま
たは予測を誤った分岐の場合に、実行ユニットの１つ
（例えばマイクロシーケンサ４８）からマルチプレクサ
５２に与える。この値もマルチプレクサ５８の入力に与
えて、取出しポインタ５０内に記憶する。

【００３１】また取出しユニット２６は、プログラムシ
ーケンスから次の取出しアドレスＦＡを生成する回路を
備える。図２に示すように、取出しユニットは復帰アド
レススタック５５を備える。これはいくつかの位置を持
つ後入れ先出し（ＬＩＦＯ）メモリで、サブルーチン呼
出しとサブルーチン復帰のための復帰アドレスを記憶し
て、サブルーチンの推測的な実行に用いる。この発明の
この実施の形態では、取出しユニット２６は分岐ターゲ
ットバッファ（ＢＴＢ）５６を更に備える。これはキャ
ッシュと同様なエントリの配置を持ち、分岐命令の現在
の段階を予測するのに用いる過去の分岐の履歴を示すデ
ータと、取出しアドレスＦＡとして用いる分岐命令のタ
ーゲットアドレスを記憶して、パイプラインをできるだ
けいつも充てん状態に保つ。この発明のこの実施の形態
では、ＢＴＢ５６は２レベル型であり、多数のパターン
履歴表（ＰＨＴ）５３と共に動作して、分岐パターン履
歴に基づく予測コードを記憶する。これは分岐履歴情報
により呼び出す。

【００３２】この発明の好ましい実施の形態に関して後
で詳細に述べるように、選択論理８０は、特定のアドレ
スの分岐予測を生成するのに用いる適当な１つのパター
ン履歴表５３を、分岐命令を含むプログラムの種類に従
って選択する。図２に示すように、選択論理８０は、現
在の分岐命令を含むプログラムの種類に関する情報に応
じて、パターン履歴表５３の中から選択する。この情報
は、例えばコードセグメントレジスタＣＳからの線Ｕ／
Ｓにより、また対応する分岐命令のページテーブルエン
トリのグローバルビットからのグローバルビット線Ｇに
より送られる。このようにして、同じ種類のプログラム
（例えば、アプリケーションプログラム、共有ライブラ
リ、オペレーティングシステム機能）により示される分
岐行動の類似性を利用することにより、分岐予測の成功
率が高くなる。

【００３３】この発明のこの実施の形熊では、取出しユ
ニット２６は更にＰＨＴ読取り／書込み回路８３を備え
る。回路８３は、多数のＰＨＴ５３のそれぞれと、また
バスＰＨＴＢＵＳと通信する。後で詳細に説明するよう
に、ＰＨＴ読取り／書込み回路８３はタスク切替えのと
きに、ロード・記憶ユニット４０を経てＰＨＴ５３の選
択された１つの内容をメモリとの間で授受する。この発
明の好ましい実施の形態では、パターン履歴表はタスク
切替えのときに動的に記憶及び書換えが可能なので、特
定のタスクの専用のパターン履歴を保持することができ
る。

【００３４】パターン履歴表５３内の対応する予測コー
ドに基づいて得られる分岐予測に応じて、ＢＴＢ５６は
バスＢＲＴＲＧを通してマルチプレクサ５７にターゲッ
ト命令アドレスを与える。復帰アドレススタック５５は
バスＲＡを通してマルチプレクサ５７に復帰命令アドレ
スを与える。マルチプレクサ５７の出力はマルチプレク
サ５２の第３入力に接続し、またマルチプレクサ５８に
接続して取出しカウンタ５０を更新する。このようにマ
ルチプレクサ５２の３入力は次の取出しアドレスＦＡの
３つのソースを示す。これらは物理アドレスではなく論
理アドレスである。

【００３５】分岐予測の結果は該当する実行ユニットか
ら線ＵＰＤを通して更新論理７０に伝えられる。後で説
明するように、更新論理７０はＢＴＢ５６内のエントリ
の分岐履歴を更新し、また実行して評価された分岐予測
が成功か失敗かに応じて、パターン履歴表５３に記憶さ
れている予測コードを更新する。

【００３６】取出しアドレスＦＡは取出しユニット２６
内の種々の機能に送られ、復号化のための次の命令の取
出しを制御する。例えば、取出しユニット２６は命令μ
ＴＬＢ２２と通信する。命令μＴＬＢ２２は、論理取出
しアドレスＦＡと一致する物理アドレスＰＡが前に変換
された位置を指す場合は、これを戻す。または論理取出
しアドレスＦＡは、取出しユニット２６の外部にある主
変換ユニット（図示せず）により物理アドレスに変換さ
れる。どちらにしても、取出しユニット２６は命令線ア
ドレスＩＡをレベル１命令キャッシュ１６_１に与えて、
ここから一連の命令コードを検索する。もちろん、レベ
ル１命令キャッシュ１６_１でキャッシュミスが起こった
場合は、物理アドレスを統一レベル２キャッシュ１１に
与え、またキャッシュミスがこのレベルで起こった場合
は、主メモリに与える。命令線アドレスＩＡに応じて、
レベル１命令キャッシュ１６_１は一連の命令コードシー
ケンスＣＯＤＥを取出しユニット２６内の命令バッファ
及び制御６０に与え、最終的に前復号化０段階２８に与
える。この場合は各命令線アドレスＩＡを用いて１６バ
イトのブロックにアドレスするので、命令バッファ及び
制御６０の容量は少なくとも１６バイトである。

【００３７】また取出しユニット２６は、中断命令であ
ると識別された命令を更に取り出さないようにする命令
中断チェック回路６２などの他の従来の機能も備える。
また取出しユニット２６は、論理取出しアドレスＦＡが
現在のコードセグメントの境界の外のアドレスを指すか
どうか判断する、コードセグメント限界チェック回路６
４を備える。

【００３８】論理取出しアドレスＦＡはＢＴＢ５６の入
力に入る。ＢＴＢ５６は、取出しアドレスＦＡが最近取
り出した分岐命令を指しているか、また推測的な（ｓｐ
ｅｃｕｌａｔｉｖｅ）実行に用いる分岐履歴をＢＴＢ５
６内に記憶しているいるか、を判断する。この技術で知
られているように、推測的な実行は、図１のスーパース
カラ・マイクロプロセッサ１０などのように深くパイプ
ライン化されたマイクロプロセッサの性能を高める重要
な方法である。それは、予測を誤って分岐すると（パイ
プラインは機能を停止して条件付き分岐の結果を待
つ）、実行機会が失われるので大きな損失を生じるから
である。ＢＴＢ５６はキャッシュに似た構成に配置され
たメモリで、例えば５１２エントリの、４通りのセット
アソシエイテイブ・キャッシュバッファである。もちろ
んＢＴＢ５６は、直接マッピングからフル連想型まで、
任意の方法で構成することができる。次に図３を参照し
て、選択論理８０及び多数のパターン履歴表５３の例と
組み合わせて、ＢＴＢ５６の構造を説明する。

【００３９】上に述べたように、この例のＢＴＢ５６
は、多数のエントリ６３を有する４通りのセットアソシ
エイテイブ・キャッシュメモリである。簡単のために、
図３では１通りだけを示している。ＢＴＢ５６はセレク
タ６１を備える。セレクタ６１は線ＦＡを通して取出し
アドレスを受け、取出しアドレスが指すエントリ６３を
選択する。セレクタ６１は従来の任意の方法で作り、例
えばデコーダやタグ比較器や簡単なマルチプレクサによ
り、取出しアドレスからＢＴＢ５６内のエントリ６３を
選択する。ＢＴＢ５６内の各エントリ６３は特定の分岐
命令の論理取出しアドレスＦＡにより各エントリ６３を
識別するのに用いるタグフィールドＴＡＧを持ち、セレ
クタ６１はこれと入力する論理取出しアドレスＦＡの一
部とを比較する。この技術で知られているように、タグ
フィールドＴＡＧは対応する分岐命令の論理取出しアド
レスＦＡの選択されたビットを直接記憶し、またはこれ
らの選択された論理アドレスビットの論理的組合わせに
対応する。一般にタグフィールドＴＡＧは線アドレス
と、取出し線内の命令のバイトオフセットを示すオフセ
ットを含む。またＢＴＢ５６内の各エントリ６３は、分
岐命令ターゲットアドレスの論理アドレスを含むターゲ
ットフィールドＴＡＲＧＥＴを有する。上述のように、
「行う」と予測された分岐命令と一致する、エントリ６
３のＴＡＲＧＥＴ部内のターゲットアドレスは、ＢＴＢ
入出力論理６９からバスＢＲ ＴＲＧを通してマルチプ
レクサ５７に送られる。分岐が「行わない」である場合
は、マルチプレクサ５２は、単に次の順次の論理アドレ
ス（即ち、取出しポインタ５０の内容）を次の論理取出
しアドレスＦＡとして選択する。

【００４０】またこの発明のこの実施の形態の各エント
リ６３は、タグフィールドＴＡＧに対応する分岐命令の
分岐履歴を記憶するｍビットの分岐履歴フィールドＢＨ
を含む。分岐履歴フィールドＢＨに記憶される分岐履歴
は、命令の実行が終わったときに決定される関連する分
岐命令の実際の分岐履歴と、まだ実行が終わっていない
分岐命令の事例の予測結果から成る推測的な分岐履歴を
含む。更に、同時係属出願の米国仮出願番号第６０／０
２０，８４４号、１９９６年６月２８日出願（ここに参
照することにより挿入する）に述べられているように、
ＢＴＢ５６内の各エントリ６３は分岐履歴フィールドＢ
Ｈ内の推測的な分岐履歴ビットの数を示すカウンタも備
え、予測誤りから回復するのに用いる。またＢＴＢ５６
内の各エントリ６３は標識ＴＹＰＥを含む。これはその
関連する命令の分岐命令の種類（即ち、条件付き分岐、
ＣＡＬＬ、ＪＵＭＰ、ＲＥＴＵＲＮ）を記述するもの
で、分岐を予測するのに用いる。ＣＡＬＬ、ＪＵＭＰ、
ＲＥＴＵＲＮなどの無条件分岐は常に「行う」と予測す
る。ＬＲＵビットや有効ビットやその他の制御ビット
（図示せず）などの追加のビットもＢＴＢ５６の各エン
トリ６３内に与えられる。

【００４１】図２に関して上に述べたように、多数のパ
ターン履歴表（ＰＨＴ）５３を用いて、選択されたＢＴ
Ｂのエントリ６３の分岐履歴フィールドＢＨの最新のｋ
ビットに基づいて条件付き分岐の行動を予測する。この
発明のこの実施の形態では、各ＰＨＴ５３は特定の種類
のプログラムに関連し、分岐履歴フィールドＢＨはＰＨ
Ｔ５３の任意の１つにアクセスすることができる。しか
し予測コードは、命令を取り出した種類のプログラムに
該当する１つのＰＨＴ５３だけから選択する。図２では
ＰＨＴ５３とＢＴＢ５６は物理的に別の回路で実現して
いるが、もちろん必要に応じてＰＨＴ５３をＢＴＢ５６
に含めてよい。図３で明らかなように、この例では４個
のＰＨＴ５３_３から５３_０をＢＴＢ５６と組み合わせて
実現している。

【００４２】各ＰＨＴ５３は簡単なルックアップメモリ
であって、それぞれはＢＴＢ５６の選択されたエントリ
６３からｋビットの分岐履歴を受けるセレクタ６７を備
え、これに対応する２^ｋ個の予測エントリＰＲＤの中の
１つを選択する。セレクタ６７はデコーダまたはマルチ
プレクサで実現してこの機能を実行する。図３に示すよ
うに、ＰＨＴ５３_３から５３_０はそれぞれ選択されたエ
ントリ６３からｋビットの分岐履歴を受け、与えられた
ｋビットの分岐履歴に対応するエントリＰＲＤの内容に
対応する一組の線ＰＲＥ_３からＰＲＥ_０を通してパター
ン履歴コードを出す。選択された１つのＰＨＴ５３に指
標を付ける際に、例えばいくつかのアドレスヒットや制
御情報などの他の情報を、分岐履歴フィールドＢＨのこ
れらのｋビットと組み合わせてよい。この発明のこの実
施の形態では、各組のＰＲＥは２線を用いて、４状態の
分岐予測モデル（即ち、強く行う、行う、行わない、強
く行わない）の下に、従来の方法で２ビットのパターン
履歴コードを送る。

【００４３】この発明のこの実施の形態では、選択論理
８０はＢＴＢ５６に与えられる選択された１つのＰＨＴ
５３の出力を送る回路を備える。もちろん選択論理８０
は多数のＰＨＴ５３の中の適当な１つに選択的にアドレ
スするようにして実現してよい。この例では、ＰＨＴ５
３_３乃至５３_０からパターン履歴線ＰＲＥ_３乃至ＰＲＥ
_０をそれぞれマルチプレクサ６８の入力に与える。マル
チプレクサ６８はパターン履歴線ＰＲＥ_３乃至ＰＲＥ_０
の組の１つを選択して、線ＴＮＴを通してＢＴＢ入出力
論理６９に与え、これから適当な分岐予測を行う。この
発明のこの実施の形態では、マルチプレクサ６８は、現
在の分岐命令に対応するページテーブルエントリＰＴＥ
_ｊ（後で詳細に説明する）内のグローバルビットＧの状
態に応じて、また線Ｕ／Ｓ上の信号に従って制御され
る。この例では、線Ｕ／Ｓ上の信号は、マイクロプロセ
ッサ１０のコードセグメントＣＳレジスタに含まれる現
在の特権レベル（ＣＰＬ）の状態に対応する。この例で
は、マイクロプロセッサ１０はｘ８６アーキテクチャに
従って作る。後の説明から明らかなように、マルチプレ
クサ６８は分岐予測を行うのに用いる線ＰＲＥ_３乃至Ｐ
ＲＥ_０の適当な組を、分岐命令を出すプログラムの種類
即ちクラスに従って選択する。これについては以下に説
明する。

【００４４】ｘ８６アーキテクチャでは、マイクロプロ
セッサ１０が実行するプログラムはカーネル（最高の特
権）からアプリケーション（最低の特権）まで、異なる
特権レベルに従って分類される。したがって、個々の命
令は、種々の特権レベルに従ってアクセスが保護される
メモリ部分に常駐する。これにより、マルチタスク環境
で動作する多数のアプリケーションプログラムはプログ
ラムやサブルーチンを共有することができる。ｘ８６ア
ーキテクチャのメモリページング保護機構では、メモリ
のこれらの部分をユーザ及びスーパーバイザレベルと呼
ぶ。ユーザ保護レベル（ＣＰＬ＝３）はアプリケーショ
ンプログラムが記憶されているメモリ位置に割り当て、
スーパーバイザ保護レベル（ＣＰＬ＝０からＺ）はオペ
レーティングシステムや拡張やドライバやカーネルが常
駐するメモリ位置に割り当てる。したがってこの例で
は、線Ｕ／Ｓ上の信号は、コードセグメントＣＳ内のＣ
ＰＬの値に基づいて、現在の分岐命令を含むプログラム
の特権レベルを示す。

【００４５】もちろん現在の分岐命令が関連するプログ
ラムの種類は、他の方法で、例えばｘ８６アーキテクチ
ャ内のＣＰＬに対応する多数の信号線により、または他
のアーキテクチャに従うマイクロプロセッサ内の他の種
類の信号により、示してよい。どちらにしても、マルチ
プレクサ６８は現在のプログラムの種類に対応する少な
くとも１つの信号に従って制御され、分岐行動は異なる
種類のプログラムの分岐命令によって異なってよい。こ
の発明の好ましい実施の形態では、ＢＴＢ５６とパター
ン履歴表５３は、アプリケーションプログラム内の分岐
命令（ユーザレベルのメモリに常駐している命令）の分
岐行動の類似性や、オペレーティングシステム内の分岐
命令（スーパーバイザレベルのメモリに常駐している命
令）の分岐行動の類似性や、両方のレベルの共有ルーチ
ン内の命令の分岐行動の類似性や、これらの異なる種類
のプログラム内の分岐命令間の分岐行動の非類似性など
を利用する。これを実現するために、この発明の好まし
い実施の形態では、少なくとも１つのＰＨＴ５３をユー
ザレベルの分岐命令に関して用いるように、また少なく
とも１つの他のＰＨＴ５３をスーパーバイザーレベルの
分岐命令に関して用いるように割り当てる。この実施の
形態では、２つのＰＨＴ５３をユーザレベルの分岐に割
り当て、他の２つのＰＨＴをスーパーバイザレベルの分
岐命令に割り当てる。この発明のこの実施の形態では、
線Ｕ／Ｓ上の信号をマルチプレクサ６８の制御入力の１
つに与えてこの制御を行う。

【００４６】上に述べたように、線Ｕ／Ｓの状態と他の
制御フラグ及びビットを組み合わせ、これを用いて適当
なＰＨＴ５３を選択してよい。マイクロプロセッサの分
野でよく知られているように、また上に述べたように、
ページテーブルエントリを用いて論理アドレスから物理
アドレスへのアドレス変換を行う。上に述べたようにマ
イクロプロセッサ１０では、ＴＬＢ１９はページテーブ
ルエントリＰＴＥのキャッシュとして動作する。それぞ
れは、現在のアドレスが写像するページフレームアドレ
スを含むだけでなく、アドレスが指すメモリのページフ
レームに関するこの技術で知られているいくつかの制御
情報も含む。ペンティアム（Ｒ）プロファミリー・デベ
ロッパーズマニュアル（Ｐｒｏ Ｆａｍｉｌｙ Ｄｅｖ
ｅｌｏｐｅｒ’ｓ Ｍａｎｕａｌ）、第３巻、オペレー
ティングシステム・ライターズガイド（Ｏｐｅｒａｔｉ
ｎｇ Ｓｙｓｔｅｍ Ｗｒｉｔｅｒ’ｓ Ｇｕｉｄｅ）
（インテル、１９９６年）の３−２１ページから３−２
６ページ（参照することによりここに挿入する）に述べ
られているように、ＰＥＮＴＩＵＭ ＰＲＯマイクロプ
ロセッサのアーキテクチャに従うページテーブルエント
リはグローバル（ページ）ビットＧを含む。このビット
が、セットされているときは、変換ルックアサイドバッ
ファ内のページエントリはタスク切替えのときにクリア
されないことを示す。これにより、いくつかのタスクか
らのアクセスが可能な、メモリの共通ページを割り当て
ることができる。

【００４７】例えば、Ｃ＋＋言語で書かれたプログラム
用のライブラリルーチンは、多数のＣ＋＋タスクからア
クセスできるようにグローバルメモリページ内に記憶す
る。Ｃａｌｄｅｒ と Ｇｒｕｎｗａｌｄの論文に関し
て上に述べたように、ライブラリルーチンは他の種類の
プログラムとは異なる分岐行動を持つことが分かった。
したがって、適当なＰＨＴ５３の選択にグローバルビッ
トを用いれば、ページテーブルエントリにグローバルビ
ットを持つマイクロプロセッサに有用である。この発明
のこの実施の形態では、ページテーブルエントリＰＴＥ
_ｊ内のグローバルビットＧの状態（上に述べたように、
タスク切替えのときにそのページエントリがＴＬＢ１９
からクリアされるかどうかを示す）は、上に述べたコー
ドセグメントＣＳから線Ｕ／Ｓで送られて来る信号と共
に、マルチプレクサ６８の制御入力に入る。

【００４８】この発明の好ましい実施の形態の、マルチ
プレクサ６８によるＰＨＴ５３_３から５３_０の選択の例
を次の真理値表に示す。

【表１】

【００４９】この発明の好ましい実施の形態では、マル
チプレクサ６８の制御は、線Ｕ／Ｓ上のユーザ／スーパ
ーバイザ状態と、グローバルビットＧの状態に応じて行
うが、適当なＰＨＴ５３を選択するのに他の制御信号ま
たは情報をこれらの代わりにまたは追加して用いてよ
い。例えば、線ＦＡ上の取出しアドレスの一部と書込み
可能な範囲レジスタの内容とを比較して、取出しアドレ
スが、範囲レジスタが示す範囲内か範囲外かを決定し、
適当なＰＨＴ５３を選択する際のプログラムの種類の識
別子としてこれを用いてよい。または、ページテーブル
エントリＰＴＥ内のこれまで割り当てられていない他の
ビットを用いて、適当なＰＨＴ５３の選択のプログラム
制御を行うことができる。更にまた、セグメント記述子
ＤＥＳＣ内の１つ以上のビットの状態に従ってこの選択
を行ってもよい。セグメント記述子ＤＥＳＣは、ｘ８６
アーキテクチャのマイクロプロセッサの保護モード動作
中にセグメントセレクタが指標付けした、グローバルま
たはローカル記述子テーブル内のエントリである。これ
らのビットは、現在まだ定義されていないビットか、ま
たはセグメント記述子の拡張から得られたＰＨＴ５３の
選択コードを与えるビットである。更にまた、上述の制
御信号と取出しアドレス自身の選択されたサブセットと
を組み合わせて、分岐予測に用いる適当なＰＨＴ５３を
選択してよい。多数のＰＨＴ５３から選択するこれらの
方法は、出願人の仮出願番号第 ／号、１９９６年１２
月１０日出願、「マイクロプロセッサ内で分岐予測に用
いる多数のグローバルパターン履歴表（Ｍｕｌｔｉｐｌ
ｅ Ｇｌｏｂａｌ Ｐａｔｔｅｒｎ Ｈｉｓｔｏｒｙ
Ｔａｂｌｅｓ ｆｏｒ Ｂｒａｎｃｈ Ｐｒｅｄｉｃｔ
ｉｏｎ ｉｎ ａ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）」
（代理人書類番号第ＴＩ−２３７９１Ｐ）に詳細に述べ
られており、これを参照することによりここに挿入す
る。

【００５０】図３に戻って、前に述べたように、線ＴＮ
Ｔ上のマルチプレクサ６８の出力はＢＴＢ入出力論理６
９に与えられる。線ＴＮＴ上の予測コードが「予測され
た行う」分岐を示す場合は、ＢＴＢ入出力論理６９はＢ
ＴＢ内の現在のエントリ６３のＴＡＲＧＥＴ部に対応す
る有効な分岐ターゲットアドレスを与える。またＢＴＢ
入出力論理６９は命令バッファ及び制御６０への線ＡＴ
Ｒに、現在の命令の対応する分岐予測を出す。更にＢＴ
Ｂ入出力論理６９は、実行ユニットからの線ＮＥＷＮに
より、新しく出現した分岐命令の該当するタグ、ターゲ
ット、オフセット、種類、履歴情報を受け、選択された
エントリ６３にこの情報を従来の方法で書き込む。この
技術で知られているように、ＬＲＵなどの制御ビットを
用いて、新しい命令の情報を書き込むエントリ６３を選
択する。

【００５１】またＢＴＢ５６は更新論理７０を備える。
更新論理７０は、前に予測された分岐命令の結果を示す
実行ユニット（例えば、ＡＬＵ４２）からの信号をバス
ＵＰＤに受ける。更新論理７０は従来の回路で、関連す
る分岐の予測が正しかったか誤りだったかに従って、Ｂ
ＴＢ５６内のエントリ６３の内容を更新する。更に、Ｐ
ＨＴ５３が適応性を持つことを考慮して、更新論理７０
はＰＨＴ５３への線ＰＨＵを駆動して、従来の方法によ
り、実行された分岐命令の予測の結果に従って予測コー
ドエントリＰＲＤの内容を更新する。しかしこの発明の
好ましい実施の形態では、更新論理７０が生成した線Ｐ
ＨＵ上の信号は、多数のＰＨＴ５３の中から、終わった
分岐について更新すべき適当なものを選択する。パター
ン履歴表の適応更新はこの技術で知られており、例えば
前に参照したＹｅｈ とｐａｔｔの論文に述べられてい
る。

【００５２】この発明の好ましい実施の形態のＢＴＢ５
６と多数のグローバルパターン履歴表５３の動作を、図
３に関して以下に説明する。もちろん、ＢＴＢ５６は線
ＦＡのアドレスで取り出された非分岐命令では動作しな
い。最近出現しなかった（そしてＢＴＢ５６内に割り当
てられた有効なエントリ６３をこの時点に持たない）分
岐命令については、セレクタ６１はエントリ６３のどの
ＴＡＧフィールドにも一致するタグを見出さないので、
誤り信号、即ち「失敗」信号を命令バッファ及び制御６
０への線ＡＴＲに返す。この場合は、有効な分岐ターゲ
ットアドレスはマルチプレクサ５７へのバスＢＲ ＴＲ
Ｇに与えられず、マルチプレクサ５２は次の論理取出し
アドレスＦＡのために別のソース（一般に取出しポイン
タ５０）を選択する。この分岐命令の実行段階が終わる
と、ＢＴＢ５６は線ＮＥＷＮから得た情報を用いて、Ｂ
ＴＢ入出力論理６９を経て従来の方法で更新され、有効
なエントリ６３がこの分岐命令に割り当てられる。

【００５３】前に出現した、したがって対応するエント
リ６３をＢＴＢ５６内に持つ（即ち、取出しアドレスＦ
Ａの一部がエントリ６３のＴＡＧフィールドと一致し、
対応するエントリ６３のＴＹＰＥ部から分かる）無条件
分岐命令では、ＢＴＢ５６は命令バッファ及び制御６０
への線ＡＴＲに「行う」予測を与え、またマルチプレク
サ５７へのバスＢＲ ＴＲＧにこのエントリ６３のＴＡ
ＲＧＥＴフィールドからターゲットアドレスを与え、マ
ルチプレクサ５２はこれを次の命令アドレスのソースと
して、従来の方法で用いる。これも無条件分岐命令であ
るサブルーチンＲＥＴＵＲＮ命令の場合は、マルチプレ
クサ５７は復帰アドレススタック５５からの線ＲＡ上の
適当な復帰アドレスを選択し、マルチプレクサ５２に次
の命令アドレスのソースとして、従来の方法で与える。

【００５４】ＢＴＢ５６のセレクタ６１が、線ＦＡで送
られる現在の取出しアドレスが有効なエントリ６３を持
つ条件付き分岐命令に対応すると決定した場合は、ＢＴ
Ｂ５６は有効なエントリ６３のｋビットの分岐履歴フィ
ールドＢＨを各ＰＨＴ５３_３から５３_０に送る。これら
のｋビットはその分岐命令の最近のｋ個の予測に対応
し、実際の分岐結果だけを含むこともあり、またはまだ
評価が済んでいない推測的な分岐予測も含むこともあ
る。選択されたエントリ６３のこれらのｋビットの分岐
履歴フィールドＢＨを、一般に現在の分岐命令の現在の
分岐パターンと呼ぶ。この発明の好ましい実施の形態で
は、各ＰＨＴ５３_３から５３_０内のセレクタ６７はこれ
らのｋビットを復号して、現在の分岐パターンと一致す
る予測コードエントリＰＲＤを選択し、選択された予測
コードエントリＰＲＤの内容を、関連する出力線ＰＲＥ
_３からＰＲＥ_０によりマルチプレクサ６８に送る。各予
測コードエントリＰＲＤは好ましくは２ビットコードを
含み、行う、行わない、強く行う、強く行わない、の４
つの予測状態の中の１つを示す。

【００５５】一方、分岐命令を含むメモリの対応する部
分に関するページテーブルエントリＰＴＥ_ｊ内のグロー
バルビットＧの状態と、線Ｕ／Ｓの状態は、マルチプレ
クサ６８を制御して一組の出力線ＰＲＥ_３からＰＲＥ_０
を選択し、線ＴＮＴを経てＢＴＢ５６のＢＴＢ入出力論
理６９に与える。上に述べたように、線ＴＮＴは好まし
くは、行う、行わない、強く行う、強く行わない、の予
測状態の１つを示す２ビットコードを送る。次にＢＴＢ
入出力論理６９は線ＴＮＴ上のコードに基づいて予測を
得、この予測（「行う」または「行わない」）を線ＡＴ
Ｒで命令バッファ及び制御６０に送る。予測が「行う」
の場合は、対応するエントリ６３のＴＡＲＧＥＴフィー
ルドをバスＢＲＴＲＧに与え、マルチプレクサ５７と５
２はこれを次の論理取出しアドレスＦＡとして選択す
る。予測が「行わない」の場合は、バスＢＲ ＴＲＧに
有効なターゲットアドレスを与えず、マルチプレクサ５
２は取出しポインタ５０の増分された出力を次に取り出
す命令のアドレスとして選択する。予測を生成した後
で、かつＢＴＢ５６がエントリ６３の分岐履歴フィール
ドＢＨ内に推測的な分岐履歴を記憶している場合は、更
新論理７０は現在の命令に対応するエントリ６３内の分
岐履歴フィールドＢＨを更新する。命令に関する識別情
報と、予測の生成に用いるＢＴＢ５６内のエントリ及び
ＰＨＴ５３に関する識別情報と共に、現在の分岐命令に
関する予測情報も、パイプラインにより命令と共に送ら
れる。または現在の分岐命令の小さな識別子をパイプラ
インと共に送ってよい。この場合はこの識別子は、ＢＴ
Ｂ５６と該当するＰＨＴ５３を更新するのに用いる取出
しユニット２６のまたはその近くのローカル記憶内の位
置を指す。

【００５６】分岐命令が終わると、該当する実行ユニッ
トは分岐の実際の結果を線ＵＰＤを通して更新論理７０
に送る。更新論理７０は終わった命令に対応するＢＴＢ
５６のエントリ６３内の分岐履歴フィールドＢＨに向け
て適当な信号を生成して、対応する予測が正しいか正し
くないか検査する。更に更新論理７０は分岐の実際の結
果に従って、線ＰＨＵにより、該当するＰＨＴ５３の中
の該当する予測コードエントリＰＲＤを更新する（必然
的に線ＰＨＵには正しいＰＨＴ５３と該当するエントリ
ＰＲＤを選択するのに必要な信号が送られる）。

【００５７】図３に示すようにこの発明の好ましい実施
の形態では、ＰＨＴ読取り／書込み回路８３の制御の下
に、ＰＨＴ５３はバスＰＨＴＢＵＳを経て読取り可能か
つ書込み可能である。この発明のこの実施の形態では、
ＰＨＴ読取り／書込み回路８３は双方向マルチプレクサ
８２とＰＨＴアクセス制御回路８４を備える。マルチプ
レクサ８２の片側はバスＰＨＴＢＵＳに接続し、その反
対側は個々のバスによりＰＨＴ５３に接続する。この例
では、３２ビットバスによりマルチプレクサ８２とＰＨ
Ｔ５３を接続し、１つのＰＨＴ５３の全内容を１動作で
送ることができる。またはより小さなバス（２ビットバ
スＰＲＥを含む）を用いて、複数の読取りまたは書込み
サイクルにより、選択されたＰＨＴ５３の内容をマルチ
プレクサ８２に送ってよい。この場合は、好ましくはマ
ルチプレクサ８２と共に別のレジスタを設けて、選択さ
れたＰＨＴ５３の全内容をバスＰＨＴＢＵＳのデータ線
に乗せる。

【００５８】この例では、マルチプレクサ８２は３２ビ
ットバスにより各ＰＨＴ５３_１からＰＨＴ５３_３に接続
する。上に述べたように、ＰＨＴ５３_０はスーパーバイ
ザレベルのプログラムに関連するがグローバルではな
い。したがってこの発明のこの実施の形態では、ＰＨＴ
５３_０は好ましくは書込み可能でない。それは、この性
質のプログラムの分岐パターン履歴に基づく予測コード
は、ＢＴＢ５６内に保持するのが好ましいからである。
もちろん別の方法として、図３に点線のバス線で示すよ
うに、ＰＨＴ５３_０をマルチプレクサ８２に同様に接続
してよい。各ＰＨＴ５３_１からＰＨＴ５３_３は書込み可
能であって、図３に示すようにマルチプレクサ８２に接
続する。ＰＨＴ５３_２と５３_３は、関連するユーザ特権
レベルを与えられた種々のタスクで動的に書き換えるの
に特に適している。更に、ＰＨＴ５３_１は、関連するグ
ローバルスーパーバイザレベルのプログラム（一般にラ
イブラリ）が共通の分岐行動を持つという特殊な場合だ
け書換えてよい。特に、ＰＨＴ５３_１の内容を保存した
り再ロードしたりするという特殊な場合は、ライブラリ
ルーチンの種類がタスクによって変わる場合に対応する
（例えば、Ｃ＋＋タスクとＣＯＢＯＬタスクの間で切り
替える）。

【００５９】ＰＨＴアクセス制御回路８４はマルチプレ
クサ８２を制御して、バスＰＨＴＢＵＳのデータ線と読
み取りまたは書き込む選択されたＰＨＴ５３を接続し、
また関連する読取り／書込み線Ｒ／Ｗを経て選択された
ＴＰＨＴ５３を制御して、読取りまたは書込みを行わせ
る。ＰＨＴ５３の選択と、読取りと書込みのどちらを行
うかの選択は、バスＰＨＴＢＵＳの制御線によりＰＨＴ
アクセス制御回路８４に伝えられる。この発明の好まし
い実施の形態では、ＰＨＴアクセス制御回路８４は選択
された読取り／書込み線Ｒ／Ｗに該当する信号を出し、
選択されたＰＨＴ５３は読取りか書込みかに従って、そ
の全内容をマルチプレクサ８２に送り、またはマルチプ
レクサ８２から新しい内容を受ける。またＰＨＴアクセ
ス制御回路８４はオペランドユニット４４に適当なハン
ドシェーク信号を送り、バスＰＨＴＢＵ上のデータの送
信を制御する。

【００６０】この発明の好ましい実施の形態では、１つ
以上のＰＨＴ５３の内容の読取りと書込みは、好ましく
はタスク切替えのときに行う。マルチタスクのマイクロ
プロセッサの技術で基本的なことであるが、タスク切替
えは、現在の活動的なタスクを他のタスクにより中断す
る事象である。中断されたタスクはタスク切替えのとき
にその全ての条件を、一般にこの技術でタスク制御構造
と呼ぶ（またはタスク制御プロックとかタスク状態ブロ
ックとも呼ぶ）メモリの一部に保存する。特定すると、
上述のようにマイクロプロセッサ１０を実現するｘ８６
アーキテクチャでは、タスク制御構造は、中断されたタ
スクの条件を記憶するタスク状態セグメント（ＴＳＳ）
を含む。タスク状態セグメントの特定の位置は変動して
よく、一般に主メモリ３０５内に常駐し、実行中の便宜
のためにその写しをレベル２キャッシュ１１やその他の
キャッシュに記憶する。後でタスク切替えを行って前に
中断されたタスクを再開するときなどに、そのタスクの
ＴＳＳの内容を検索してマイクロプロセッサの適当なレ
ジスタや記憶に読み込み、タスクを再開する。この技術
でよく知られているように、任意の時点で活動的なタス
クは１つだけであるが、このようなマルチタスク動作を
行うとマルチ処理のように見える。

【００６１】この発明の好ましい実施の形態では、タス
ク切替えのときに、１つ以上のＰＨＴ５３の内容をＴＳ
Ｓの一部に記憶し、タスクを再び活動的にするタスク切
替えのときにそこから検索して、対応するＰＨＴ５３に
再び読み込む。このようにして、この発明の好ましい実
施の形態のマイクロプロセッサ１０は、分岐パターン履
歴に基づく分岐予測情報をタスク毎に保持するので、よ
り正確に分岐予測を行うことができる。

【００６２】図４を参照して、マイクロプロセッサ１０
が実行する特定のタスクに関連する、この発明の好まし
い実施の形態の例示のＴＳＳ９０のメモリマップを詳細
に説明する。もちろんマイクロプロセッサ１０が実行す
る各タスクは自身のＴＳＳ９０をメモリ内に持ち、各Ｔ
ＳＳ９０は、図４に示すように、またこの発明の好まし
い実施の形態に従って説明するように配列される。ＴＳ
Ｓ９０内の各語はＴＳＳベースアドレスから或るオフセ
ットにある。この例では、ＴＳＳ９０はメモリの中の３
０語を占め、オフセットはＴＳＳ９０のベースアドレス
から最大２９語である。ＴＳＳ９０の内容の多くは、特
に２５語以下のオフセットにあるＴＳＳ９０の内容は、
インテル社製のＰＥＮＴＩＵＭマイクロプロセッサの機
能性を持つマイクロプロセッサでは従来からあるもので
ある。図４に示すように、ＴＳＳ９０は完全なオフセッ
ト及びセグメントレジスタの内容と、異なる特権レベル
（ＣＰＬ０からＣＰＬ２）のスタックのＥＳＰポインタ
及びセグメントＳＳと、タスクのページディレクトリの
ベースアドレスを記憶するＣＲ３レジスタの保存された
内容を含む。またＴＳＳ９０は、Ｉ／Ｏマップベースエ
ントリを含む。これは、保護モードにおいてＩ／Ｏアド
レス空間の保護に用いるＩ／Ｏマップのアドレスであ
る。前のＴＳＳに逆に連結するためのエントリはセグメ
ント記述子を含む。これは、タスクが互いに入れ子にな
っているときに前の中断されたタスクのＴＳＳを参照す
るものである。Ｔビットはテバッグトラップビットで、
これがセットされると、タスク切替えの時にテバッグ例
外になる。ＴＳＳ９０の中のＮ／Ｕと示されているフィ
ールドは用いない。

【００６３】上に述べた従来のＴＳＳエントリの他に、
ＴＳＳ９０はこの発明の好ましい実施の形態の、分岐パ
ターン履歴に基づく予測情報の記憶と検索に用いる別の
エントリを含む。これらの別のエントリはＴＳＳベース
アドレスから２６語オフセットから始まる。ＴＳＳベー
スアドレスから２６語オフセットの下位部分は、動的ロ
ード制御ビットＤＬＢを有するエントリ９２を含む。Ｔ
ＳＳのエントリ９２内のＤＬＢのビット数は書込み可能
なＰＨＴ５３の数に対応し、ＤＬＢの各ビットは１つの
ＰＨＴ５３に関連する。ＰＨＴ５３_１から５３_３だけが
書込み可能（ＰＨＴ５３_０は書込み不可）である図３の
例では、エントリ９２内に３ビットのＤＬＢが与えられ
る。後で詳細に説明するように、ＤＬＢの各ビットは、
ＴＳＳ９０に関連するタスクにタスク切替えを行うとき
にその関連するＰＨＴ５３に専用のパターン履歴データ
をロードするかどうかを示す。一般にＤＬＢのビット
は、必要に応じてタスク自身による、またはオペレーテ
ィングシステムによる命令制御の下にセットされる。

【００６４】またＴＳＳ９０は、この例でＴＳＳ９０内
の２７語から２９語オフセットにあるエントリ９１_１か
ら９１_３を含む。これらは書換え可能なＰＨＴ５３_３か
ら５３_１にそれぞれ対応する。この例でエントリ９１は
３２ビットのサイズを持ち、それぞれ関連するＰＨＴ５
３の内容を記憶する。その内容は、ＴＳＳ９０に関連す
るタスクを中断した最近のタスク切替えのときの条件で
ある。上に述べたように、この場合は分岐履歴の４ビッ
トをＰＨＴ５３に指標付けし、また各ＰＨＴ５３はそれ
ぞれ各２ビットの１６エントリを含んでいるので、１つ
のＰＨＴ５３の全内容を記憶するには３２ビットの記憶
で十分である。

【００６５】２６語オフセットにある語の高位部分のエ
ントリ９４は、ＰＨＴ５３の内容を含むＴＳＳ９０の部
分の、ベースアドレスに対応するフィールドを含む。し
たがって、エントリ９１のベースアドレスはＴＳＳ９０
のベースアドレスとエントリ９４の内容の和のところで
ある。図４に示す例では、エントリ９４の内容は２７語
オフセットに対応する。または、エントリ９１の位置は
ＴＳＳ９０の中の別の場所でよい。この場合は、エント
リ９４の内容は、ＴＳＳ９０のベースアドレスに対する
エントリ９１の位置を示す。

【００６６】次に図５を参照して、この発明の好ましい
実施の形態のタスク切替えルーチンの一部の動作を説明
する。図５の動作は、タスク切替えに必要な適当なシス
テムレベルの動作、例えば中断されたタスクに関するＴ
ＳＳ内の機械条件の情報の記憶や、新たに活動化するタ
スクに必要なＴＳＳからの機械条件の再ロードなど、を
行う一連のプログラム命令内に含まれる。したがって、
図５の動作はマイクロプロセッサ１０内の制御及び実行
回路により行われる。これは従来のオペレーティングシ
ステムの命令シーケンスで一般的である。以下の説明の
便宜上、中断されたタスクをＴＳＳ９０_ｉに関連したタ
スクｉと呼び、新たに活動化するタスクをＴＳＳ９０_ｊ
に関連したタスクｊと呼ぶ。

【００６７】図５に示すタスク切替えプロセスの部分は
決定９５から始まる。ここで、中断されるタスクｉのＴ
ＳＳ９０_ｉ内のビットＤＬＢの状態を調べる。上に述べ
たように、ＴＳＳ９０_ｉ内のＬＢＤのビットがセットさ
れているときは、ＤＬＢのセットされたビットで示され
るＰＨＴ５３については、タスクｉは活動的なときの分
岐予測に自身の分岐パターン履歴に基づく予測情報を用
いることを示す。したがって、専用の予測情報を他のタ
スクにより修正されるのを防ぐために、示されたＰＨＴ
５３の現在の条件をＴＳＳ９０_ｉに記憶する。したがっ
て、ＴＳＳ９０_ｉ内のＤＬＢの任意のビットがセットさ
れている（即ち、決定９５がＹＥＳである）場合は、プ
ロセス９６を行う。図３を参照すると、プロセス９６で
ＰＨＴアクセス制御８４はマルチプレクサ８２を制御し
て、ＴＳＳ９０_ｉ内のＤＬＢのセットされているビット
により示されたＰＨＴ５３を順次にバスＰＨＴＢＵＳに
接続し、また選択されたＰＨＴ５３に関連するセレクタ
６７を制御して、その関連するＰＨＴ５３の内容を順次
に読み取る。これらの内容を順次にバスＰＨＴＢＵＳに
乗せ、メモリ内の、中断されたタスクｉに関連するＴＳ
Ｓ９０_ｉの対応するエントリ９１に記憶する（ロード・
記憶ユニット４０の１つにより）。上に述べたように、
この情報を記憶するＴＳＳ９０_ｉ内のアドレスは、ＴＳ
Ｓベースアドレスと、エントリ９４のＰＨＴエリアベー
スの和から決定する。次に流れは決定９７に進む。ＴＳ
Ｓ９０_ｉ内のＤＬＢのどのビットもセットされていない
（即ち、決定９５がＮＯである）場合も、流れは決定９
７に進む。

【００６８】決定９７では、開始（または再開）するタ
スクｊのＴＳＳ９０_ｊ内のＤＬＢのビットの状態を決定
する。ＴＳＳ９０_ｊ内のＤＬＢのどのビットもセットさ
れていない（決定９７がＮＯである）という条件は、タ
スクｊがＰＨＴ５３の内容を現在の条件で用いることを
示す。したがって、どのＰＨＴ５３も操作せずに流れは
タスク切替えルーチンに進む。ＴＳＳ９０_ｊ内のＤＬＢ
の１つ以上のビットがセットされている（決定９７がＹ
ＥＳである）場合は、タスクｊは自身の分岐パターン履
歴に基づく予測情報を持ち、これをその分岐命令の分岐
予測に用いる。この場合は、流れはプロセス９８に進
む。

【００６９】プロセス９８で、ロード・記憶ユニット４
０の１つがタスクｊのＴＳＳ９０_ｊの対応するエントリ
９１の内容をバスＰＨＴＢＵＳに乗せると同時に、ＰＨ
Ｔアクセス制御回路８４は、決定９７でＤＬＢのビット
がセットされていると決定したＰＨＴ５３のセレクタ６
７に書込み信号を順次出す。プロセス９８で、ＰＨＴア
クセス制御回路８４とマルチプレクサ８２は、決定９７
で示されたＰＨＴ５３のそれぞれについて書込み動作を
繰り返す。各繰返しにおいて線Ｒ／Ｗを通して書込み信
号をセレクタ６７に与えると、選択されたＰＨＴ５３に
ＴＳＳ９０_ｊの対応するエントリ９１の内容がロードさ
れ、タスクｊを中断したタスク切替えのときに前に記憶
した分岐パターン履歴に基づく予測コードを持つ。多数
のＰＨＴ５３をこのようにして書き換えるので、同じタ
スク内の異なるプログラムの種類（例えば、アプリケー
ションコードやライブラリ）の分岐命令は、タスク特有
の分岐パターン履歴に基づく予測情報に基づいて予測す
ることができる。プロセス９８の後、流れは適当なタス
ク切替えルーチンに戻り、従来の方法でタスク切替えプ
ロセスを終わる。

【００７０】したがってこの発明の好ましい実施の形態
の動作の結果、分岐パターン履歴に基づく予測情報は各
タスクの専用の形式で保持され、他のタスク内の命令の
分岐行動により予測情報が修正されるのを防ぐ。更にこ
の発明の好ましい実施の形態では、分岐パターン履歴に
基づく予測情報の記憶と検索はタスク切替えのときに自
動的に行われるので、プログラマがプログラム制御によ
り行わせる必要はない。このようにこの発明により分岐
予測性能が改善される。

【００７１】この発明については種々の別の形態が考え
られる。例えば、多数のＰＨＴを用いることが好ましい
が、この発明は、極端な場合は単一のグローバルＰＨＴ
を用い、また逆の極端な場合は各ＢＴＢエントリ毎に１
つのＰＨＴを用いるなど、他のＢＴＢ構成で用いること
ができる。しかし単一のＰＨＴを用いる場合は、タスク
の開始のときに分岐パターン履歴に基づく予測情報を与
える必要がある。このため、例えば新しいタスクへのタ
スク切替えのときにＰＨＴの内容を記憶する。しかしそ
のタスクが分岐を予測するだけの十分な情報を持たない
場合はＰＨＴの内容に上書きしない。

【００７２】この発明の他の実施の形態も考えられる。
例えば、特にタスク状態セグメントを持たないアーキテ
クチャでは、タスク切替えのときにポインタを書き換え
て、ＰＨＴと同等のもの、即ち分岐パターン履歴に基づ
く予測情報、が与えられるメモリ内の位置を指すように
してよい。この例では、別のタスクはその疑似ＰＨＴと
は別の位置を持ち、タスク切替えのときに単にポインタ
を書き換える。この方法は、オペレーティングシステム
による命令制御の下で処理するのが最もよい。

【００７３】更に別の方法は、上に述べたように１つ以
上のＰＨＴをＢＴＢ内に設けて、機械状態レジスタ（Ｍ
ＳＲ）への読取り及び書込みと同様に、プログラム制御
の下でロード及び記憶の操作に用いることである。この
方法はオペレーティングシステムによる命令制御の下で
も同様に実行できる。

【００７４】更に、任意の上述の実施の形態及びその代
替と組み合わせて、タスク切替えのときに分岐パターン
履歴に基づく予測情報の記憶やロードを選択的に可能に
また不可能にすることができる。例えば、ＭＳＲに可能
／不可能ビットを設けて、その状態により予測情報の記
憶及びロード動作が可能か不可能かを示す。この可能／
不可能ビットのセットとリセットはプログラム制御の下
で行う。

【００７５】この発明について好ましい実施の形態を参
照して説明したが、当業者はこの明細書と図面を参照す
ることにより、この発明の特徴と利点を実現するこれら
の実施の形態の修正や代替を考えることができる。この
ような修正や代替はこの発明の特許請求の範囲内にある
ものである。

【００７６】以上の説明に関して更に以下の項を開示す
る。 （１） 多重タスクモードで動作するマイクロプロセッ
サであって、第１及び第２のタスクに従って命令を実行
する少なくとも１つの実行ユニットと、前記第１及び第
２タスクのそれぞれに関連する部分を含み、また命令を
記憶する部分を含む、メモリと、メモリにアドレスして
前記実行ユニットが実行する命令コードを検索する取出
しユニットであって、前記実行ユニットが実行した分岐
命令の一連の結果を記憶する分岐履歴回路と、前記分岐
履歴回路に結合し、前記分岐履歴回路からの分岐履歴フ
ィールドに対応する予測情報を与える、パターン履歴回
路と、取り出す命令のアドレスを選択する、アドレス指
定回路と、を備える取出しユニットと、前記パターン履
歴回路と前記メモリに結合し、前記第１タスクから前記
第２タスクへのタスク切替えに応じて前記予測情報を修
正する、回路と、を備える、マイクロプロセッサ。

【００７７】（２） 前記メモリは前記第１及び第２タ
スクにそれぞれ関連する第１及び第２タスク制御構造を
備え、前記パターン履歴回路は複数の指標付けされた予
測コードエントリを持ち、また前記分岐履歴回路の分岐
履歴フィールドに対応する予測コードエントリの１つの
内容を出す出力を持ち、また前記修正回路は、パターン
履歴回路からの予測コードエントリを前記メモリに送っ
て前記第１タスク制御構造内に記憶し、また前記第１タ
スクから前記第２タスクへのタスク切替えに応じて、予
測コードエントリを第２のタスク制御構造からパターン
履歴回路に送る、回路、を備える、第１項記載のマイク
ロプロセッサ。

【００７８】（３） 前記少なくとも１つの実行ユニッ
トは前記メモリとの間でデータのロードと記憶を行うロ
ード・記憶ユニットを備え、また前記通信回路は前記パ
ターン履歴回路と前記ロード・記憶ユニットに結合する
バスを備える、第２項記載のマイクロプロセッサ。 （４） 前記分岐履歴回路は、複数のエントリを有し、
各エントリは関連する分岐命令の命令アドレスに対応す
るタグフィールドを持ち、またその関連する分岐命令の
一連の前の分岐を記憶する分岐命令フィールドを持つ、
分岐ターゲットバッファ、を備える、第２項記載のマイ
クロプロセッサ。 （５） 前記分岐ターゲットバッファ内の複数のエント
リは分岐ターゲットアドレスを記憶するターゲットフィ
ールドをそれぞれ有し、また前記アドレス指定回路は、
分岐を行う予測に対応する出力を前記選択論理が出すと
これに応じて、前記関連する分岐命令に対応するエント
リの分岐ターゲットアドレスに対応するアドレスを選択
する、第４項記載のマイクロプロセッサ。

【００７９】（６） 前記パターン履歴回路は、前記分
岐履歴回路に結合し、それぞれ複数の指標付けされた予
測コードエントリを持ち、またそれぞれ前記分岐履歴回
路からの分岐履歴フィールドに対応する予測コードエン
トリの１つの内容を出す出力を持つ、複数のパターン履
歴表、を備え、前記実行ユニットは複数のプログラムの
種類に従って命令を実行し、また前記取出しユニット
は、プログラム種類標識を受けるように結合し、前記プ
ログラム種類標識に対応する前記複数のパターン履歴表
の１つの出力を前記アドレス指定回路に選択的に送る、
選択論理、を更に有する、第２項記載のマイクロプロセ
ッサ。

【００８０】（７） 分岐命令のプログラム種類標識は
前記分岐命令を含むプログラムに対応する特権レベル標
識を備える、第６項記載のマイクロプロセッサ。 （８） 前記特権レベル標識は前記分岐命令に対応する
１ビットのコードセグメントレジスタを備える、第７項
記載のマイクロプロセッサ。 （９） 分岐命令のプログラム種類標識は、前記分岐命
令を含むメモリの一部として少なくとも１ビットのペー
ジテーブルエントリを有する、第６項記載のマイクロプ
ロセッサ。

【００８１】（１０） 前記タスク制御構造はそれぞ
れ、タスク切替えに応じて前記パターン履歴回路からの
予測コードを前記タスク制御構造からロードするかどう
かを示す状態を記憶する、動的ロード制御ビットと、前
記パターン履歴回路からの予測コードを記憶するメモリ
位置、を有する、第２項記載のマイクロプロセッサ。

【００８２】（１１） 前記パターン履歴回路は、前記
分岐履歴回路に結合し、それぞれ複数の指標付けされた
予測コードエントリを持ち、またそれぞれ前記分岐履歴
回路からの分岐履歴フィールドに対応する予測コードエ
ントリの１つの内容を出す出力を持つ、複数のパターン
履歴表、を備え、前記実行ユニットは複数のプログラム
の種類に従って命令を実行し、前記取出しユニットは、
プログラム種類標識を受けるように結合し、前記プログ
ラム種類標識に対応する前記複数のパターン履歴表の１
つの出力を前記アドレス指定回路に選択的に送る、選択
論理、を更に備え、また前記タスク制御構造はそれぞ
れ、タスク切替えに応じて前記複数のパターン履歴表の
関連する１つの予測コードを前記タスク制御構造からロ
ードするかどうかを示す状態を記憶する、複数の動的ロ
ード制御ビットと、前記複数のパターン履歴表の関連す
る１つからの予測コードをそれぞれ記憶する、複数のメ
モリ位置と、を備える、第２項記載のマイクロプロセッ
サ。

【００８３】（１２） 前記メモリは、前記マイクロプ
ロセッサの外部にある主メモリと、前記マイクロプロセ
ッサと共にオンチップであるキャッシュメモリと、を備
え、前記タスク制御構造は主メモリに記憶され、また前
記キャッシュメモリは前記タスク制御構造の写しを含
む、第２項記載のマイクロプロセッサ。 （１３） パイプライン化マルチタスクのマイクロプロ
セッサを操作する方法であって、パイプライン化マイク
ロプロセッサの取出し段階で第１のタスクの分岐命令を
検出し、前記検出ステップに応じて、分岐履歴フィール
ドの少なくとも一部を検索し、前記分岐履歴フィールド
の前記検索された部分に対応する記憶された予測情報か
ら、分岐予測を生成し、前記第１タスクから第２のタス
クへのタスク切替えに応じて、前記予測情報を修正す
る、パイプライン化マルチタスクマイクロプロセッサを
操作する方法。

【００８４】（１４） 分岐予測を生成する前記ステッ
プは、前記検出された分岐命令の分岐履歴フィールドの
検索された部分に対応する、パターン履歴表内に記憶さ
れている予測情報を検索することを含み、前記修正する
ステップは、前記パターン履歴表からの予測情報を前記
第１タスクに関連するメモリの第１のタスク制御構造部
分に記憶し、前記第２タスクに関連するメモリの第２の
タスク制御構造部分から予測情報をロードする、第１３
項記載のパイプライン化マルチタスクマイクロプロセッ
サを操作する方法。

【００８５】（１５） タスク切替えを行う前記ステッ
プは、メモリの前記第１タスク制御構造部分内の動的ロ
ードビットを調べる、ことを更に含み、また前記記憶す
るステップは、メモリの前記第１タスク制御構造部分内
の動的ロードビットが予測情報をメモリの前記第１タス
ク制御構造部分に記憶すべきことを示すと、これにに応
じて行う、第１４項記載のパイプライン化マルチタスク
マイクロプロセッサを操作する方法。 （１６） タスク切替えを行う前記ステップは、メモリ
の前記第２タスク制御構造部分内の動的ロードビットを
調べる、ことを更に含み、また前記ロードするステップ
は、メモリの前記第２タスク制御構造部分内の動的ロー
ドビットが、予測情報がメモリの前記第２タスク制御構
造部分にあることを示すと、これに応じて行う、第１５
項記載のパイプライン化マルチタスクマイクロプロセッ
サを操作する方法。

【００８６】（１７） 分岐予測を生成する前記ステッ
プは、複数のパターン履歴表の中の選択された１つから
検索された分岐履歴フィールドの部分に対応して行い、
タスク切替えを行う前記ステップは、メモリの前記第１
及び第２タスク制御構造部分内の、それぞれ前記複数の
パターン履歴表の１つに関連する複数の動的ロードビッ
トを調べる、ことを更に含み、前記記憶するステップ
は、メモリの前記第１タスク制御構造部分内の１つ以上
の動的ロードビットが、前記複数のパターン履歴表の関
連するものについて予測情報をメモリの前記第１タスク
制御構造部分に記憶すべきことを示すと、これに応じて
行い、また前記ロードするステップは、メモリの前記第
２タスク制御構造部分内の１つ以上の動的ロードビット
が、前記複数のパターン履歴表の関連するものについて
予測情報がメモリの前記第２タスク制御構造部分にある
ことを示すと、これに応じて行う、第１４項記載のパイ
プライン化マルチタスクマイクロプロセッサを操作する
方法。

【００８７】（１８） 前記分岐命令に対応するプログ
ラムの種類を決定することを更に含み、また分岐予測を
生成する前記ステップは、前記決定ステップで決定され
た前記プログラムの種類に従って選択された、複数のパ
ターン履歴表の１つから検索された前記分岐履歴フィー
ルドの部分に対応して行う、第１４項記載のパイプライ
ン化マルチタスクマイクロプロセッサを操作する方法。 （１９） 前記決定するステップは、前記検出された分
岐命令を含むプログラムに対応する特権レベル標識の状
態を調べる、ことを含む、第１８項記載のパイプライン
化マルチタスクマイクロプロセッサを操作する方法。

【００８８】（２０） 前記特権レベル標識は、前記検
出された分岐命令に対応する１ビットのコードセグメン
トレジスタを備える、第１９項記載のパイプライン化マ
ルチタスクマイクロプロセッサを操作する方法。 （２１） 前記決定するステップは、前記検出された分
岐命令を含むメモリの一部について少なくとも１ビット
のページテーブルエントリの状態を調べる、ことを含
む、第１８項記載のパイプライン化マルチタスクマイク
ロプロセッサを操作する方法。

【００８９】（２２） 前記第１及び第２タスクの予測
情報はメモリの第１及び第２部分にそれぞれ記憶され、
前記生成するステップは、前記分岐履歴フィールドの検
索された部分に対応するメモリの前記第１部分から予測
情報を検索することを含み、前記修正するステップは、
メモリの前記第２部分を指すようポインタを書き直し、
前記第２タスク内の分岐命令を検出すると、前記生成す
るステップはメモリの前記第２部分から予測情報を検索
するようにする、ことを含む、第１３項記載のパイプラ
イン化マルチタスクマイクロプロセッサを操作する方
法。

【００９０】（２３） マイクロプロセッサとこれを含
むシステムであって、分岐命令を含むプログラムの種類
に応じて分岐予測を行う。取出しユニット（２６）は分
岐ターゲットバッファ（５６）と、複数のパターン履歴
表（５３）を有する。選択論理（８０）は各分岐命令毎
に、命令を含むプログラムの種類を示す信号を受けて１
つのパターン履歴表（５３）を選択し、これを用いて、
命令アドレスに対応する分岐ターゲットバッファ（５
６）のエントリ内の分岐履歴フィールド（ＢＨ）の一部
に応じて予測コードを生成する。パターン履歴表（５
３）を選択するのに用いる信号の例として、命令の特権
レベル（即ち、ユーザレベルかスーパーバイザレベル）
の指標（Ｕ／Ｓ）がある。タスク切替えの場合は、１つ
以上のパターン履歴表（５３）の内容を、中断されたタ
スクに対応するタスク状態セグメント（９０）に記憶
し、新しいタスクのタスク状態セグメントからのエント
リをパターン履歴表（５３）にロードする。このように
して、マイクロプロセッサをマルチタスク環境で動作さ
せるとき、各タスクは自身の分岐パターン履歴に基づく
予測情報を保持する。

【図面の簡単な説明】

【図１】この発明の好ましい実施の形態のマイクロプロ
セッサとシステムのブロック図。

【図２】この発明の好ましい実施の形態の図１のマイク
ロプロセッサ内の取出しユニットのブロック図。

【図３】この発明の好ましい実施の形態の図１のマイク
ロプロセッサ内の分岐ターゲットバッファとパターン履
歴表と関連する回路のブロック図。

【図４】この発明の好ましい実施の形態のタスク状態セ
グメントの配置を示すメモリマップ。

【図５】この発明の好ましい実施の形態のタスク切替え
ルーチンの一部を示す流れ図。

【符号の説明】

２６ 取出しユニット ５３ パターン履歴表 ５６ 分岐ターゲットバッファ ８０ 選択論理 ９０ タスク状態セグメント

Claims (2)

【特許請求の範囲】
1. 【請求項１】多重タスクモードで動作するマイクロプロ
   セッサであって、 第１及び第２のタスクに従って命令を実行する少なくと
   も１つの実行ユニットと、 前記第１及び第２タスクのそれぞれに関連する部分を含
   み、また命令を記憶する部分を含む、メモリと、 メモリにアドレスして前記実行ユニットが実行する命令
   コードを検索する取出しユニットであって、 前記実行ユニットが実行した分岐命令の一連の結果を記
   憶する分岐履歴回路と、 前記分岐履歴回路に結合し、前記分岐履歴回路からの分
   岐履歴フィールドに対応する予測情報を与える、パター
   ン履歴回路と、 取り出す命令のアドレスを選択する、アドレス指定回路
   と、を備える取出しユニットと、 前記パターン履歴回路と前記メモリに結合し、前記第１
   タスクから前記第２タスクへのタスク切替えに応じて前
   記予測情報を修正する、回路と、を備える、マイクロプ
   ロセッサ。
2. 【請求項２】パイプライン化マルチタスクマイクロプロ
   セッサを操作する方法であって、 パイプライン化マイクロプロセッサの取出し段階で第１
   のタスクの分岐命令を検出し、 前記検出ステップに応じて、分岐履歴フィールドの少な
   くとも一部を検索し、 前記分岐履歴フィールドの前記検索された部分に対応す
   る記憶された予測情報から、分岐予測を生成し、 前記第１タスクから第２のタスクへのタスク切替えに応
   じて、前記予測情報を修正する、パイプライン化マルチ
   タスクマイクロプロセッサを操作する方法。