JPH0661070B2 - Interface conversion device - Google Patents
Interface conversion deviceInfo
- Publication number
- JPH0661070B2 JPH0661070B2 JP63312473A JP31247388A JPH0661070B2 JP H0661070 B2 JPH0661070 B2 JP H0661070B2 JP 63312473 A JP63312473 A JP 63312473A JP 31247388 A JP31247388 A JP 31247388A JP H0661070 B2 JPH0661070 B2 JP H0661070B2
- Authority
- JP
- Japan
- Prior art keywords
- interface
- circuit
- conversion device
- time slot
- interface conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は高速データ通信における各種インターフェース
間の変換装置に関し、特に高速通信処理ＣＰＵを使用し
て各種インターフェースを終端するインターフェース変
換装置に関する。Description: TECHNICAL FIELD The present invention relates to a conversion device between various interfaces in high-speed data communication, and more particularly to an interface conversion device that terminates various interfaces using a high-speed communication processing CPU.
（従来の技術） 従来、この種のインターフェース変換装置では伝送路な
どの各種インターフェースを終端するため、入出力イン
ターフェースごとに専用の回路をもったインターフェー
ス盤を用いて終端を行い、インターフェースの変換を行
っていた。(Prior Art) Conventionally, in this type of interface conversion device, various interfaces such as a transmission line are terminated. Therefore, an interface board having a dedicated circuit for each input / output interface is used for termination to perform interface conversion. Was there.
（発明が解決しようとする課題） 上述した従来のインターフェース変換装置では、各イン
ターフェース対応に専用のインターフェース盤が必要で
あるため、サービスメニューに応じてインターフェース
盤の交換や増設、変更のための各種インターフェース盤
の保管が必要であるという欠点がある。(Problems to be Solved by the Invention) In the above-mentioned conventional interface conversion device, since a dedicated interface board is required for each interface, various interfaces for replacing, adding, or changing the interface board according to the service menu are required. There is a drawback that the board needs to be stored.
本発明の目的は、装置内で共有される信号データバスを
介して複数のインターフェース盤間を接続し、インター
フェース盤において外部インターフェース条件に応じて
任意にモジュールを取替えておき、外部制御に応じて任
意のインターフェース条件に書替えるとともに、タイム
スロットの並び替えを行うことにより上記欠点を除去
し、サービスメニューに応じて容易にインターフェース
盤を設定できるように構成したインターフェース変換装
置を提供することにある。An object of the present invention is to connect a plurality of interface boards via a signal data bus shared in the device, to optionally replace modules in the interface board according to external interface conditions, and to perform optional control according to external control. SUMMARY OF THE INVENTION It is an object of the present invention to provide an interface conversion device configured so that the above disadvantages can be eliminated by rewriting the interface conditions of (1) and rearranging the time slots, and that the interface board can be easily set according to the service menu.
（課題を解決するための手段） 本発明によるインターフェース変換装置は複数のインタ
ーフェース盤をデータバスにより相互接続して構成した
ものであり、インターフェース盤はインターフェース変
換回路を備えたモジュールと、フレームアナライザ手段
と、タイムスロットインターチェンジ回路とを具備して
構成したものである。(Means for Solving the Problem) An interface conversion device according to the present invention is configured by interconnecting a plurality of interface boards by a data bus, and the interface board includes a module having an interface conversion circuit, frame analyzer means, and , And a time slot interchange circuit.
インターフェース変換回路を備えたモジュールは、外部
インターフェース条件に応じて任意に取替え可能なもの
である。The module provided with the interface conversion circuit can be arbitrarily replaced according to the external interface condition.
フレームアナライザ手段は、外部制御により任意のイン
ターフェース条件に書替えるためのものである。The frame analyzer means is for rewriting to arbitrary interface conditions by external control.
タイムスロットインターチェンジ回路は、タイムスロッ
トの並びかえを行うためのものである。The time slot interchange circuit is for rearranging the time slots.
（実施例） 次に、本発明について図面を参照して説明する。(Example) Next, this invention is demonstrated with reference to drawings.
第１図は、本発明によるインターフェース変換装置の一
実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of an interface conversion device according to the present invention.
第１図において、１００，２００，３００，４００はそ
れぞれインターフェース盤、１１０，２１０，３１０，
４１０はそれぞれ入出力端子、９，１０はそれぞれデー
タバス、１１はＣＰＵ、１２はＲＯＭ、１３はＲＡＭ、
１４は警報用入出力回路、１５は入出力装置である。In FIG. 1, 100, 200, 300, 400 are interface boards, 110, 210, 310, respectively.
410 is an input / output terminal, 9 and 10 are data buses, 11 is a CPU, 12 is a ROM, 13 is a RAM,
Reference numeral 14 is an alarm input / output circuit, and 15 is an input / output device.
インターフェース盤１００において、１０１はＣＰＵ、
１０２はＲＯＭ、１０３はＲＡＭ、１０４はデータバ
ス、１０５はタイムスロットインターチェンジ回路、１
０６はフレームアナライザ回路、１０７はレベル変換回
路を備えたモジュールである。In the interface board 100, 101 is a CPU,
102 is a ROM, 103 is a RAM, 104 is a data bus, 105 is a time slot interchange circuit, 1
Reference numeral 06 is a frame analyzer circuit, and 107 is a module equipped with a level conversion circuit.
インターフェース盤２００において、２０１はＣＰＵ、
２０２はＲＯＭ、２０３はＲＡＭ、２０４はデータバ
ス、２０５はタイムスロットインターチェンジ回路、２
０６はフレームアナライザ回路、２０８はレベル変換回
路を備えたモジュールである。In the interface board 200, 201 is a CPU,
202 is a ROM, 203 is a RAM, 204 is a data bus, 205 is a time slot interchange circuit, 2
Reference numeral 06 is a frame analyzer circuit, and 208 is a module equipped with a level conversion circuit.
第１図において、タイムスロットインターチェンジ回路
１０５，２０５は装置内信号データバス９に接続され、
さらに装置内信号データバス９を介して他インターフェ
ース盤１２に接続されている。また、装置内信号データ
バス９とは別に装置内制御信号データバス１０を備えて
おり、データバス１０にはＣＰＵ１１と、ＲＯＭ１２
と、ＲＡＭ１３と、装置警報を出力したり、あるいは制
御したりするための警報用入出力回路１４と、磁気ディ
スクまたはフロッピィディスクなどの入出力装置１５と
が接続されている。In FIG. 1, the time slot interchange circuits 105 and 205 are connected to the in-device signal data bus 9,
Further, it is connected to another interface board 12 via an in-device signal data bus 9. Further, in addition to the in-device signal data bus 9, an in-device control signal data bus 10 is provided, and the data bus 10 includes a CPU 11 and a ROM 12.
The RAM 13, the alarm input / output circuit 14 for outputting or controlling the device alarm, and the input / output device 15 such as a magnetic disk or a floppy disk are connected.
インターフェース盤１００，２００，３００，４００
は、次の第１〜第３のインターフェース条件により設定
される。Interface board 100, 200, 300, 400
Are set according to the following first to third interface conditions.
第１に、インターフェース盤１００，２００のレベル変
換回路を備えたモジュール１０７，２０８を、外部要求
インターフェース条件を満足するモジュールに置換す
る。例えば、レベル変換回路を備えたモジュール１０
７，２０８の機能としてバイポーラとユニポーラとの間
の変換、あるいは光と電気との間の変換がある。First, the modules 107 and 208 provided with the level conversion circuits of the interface boards 100 and 200 are replaced with modules that satisfy the externally required interface conditions. For example, a module 10 including a level conversion circuit
The function of 7,208 is conversion between bipolar and unipolar, or conversion between light and electricity.
第２に、磁気ディスク１５の内部には外部要求インター
フェース条件を満足するためのインターフェース情報が
備えられているので、この情報をインターフェース盤内
のＲＡＭ３へ転送する。この情報には、例えばフレーム
フォーマット、同期方式、同期保護段数、伝送速度、伝
送路警報などが含まれている。Secondly, since the magnetic disk 15 is provided with interface information for satisfying the externally required interface condition, this information is transferred to the RAM 3 in the interface board. This information includes, for example, a frame format, a synchronization method, the number of synchronization protection stages, a transmission speed, a transmission line alarm, and the like.
第３に、インターフェース盤１００，２００内のＲＡＭ
１０３，２０３からのインターフェース情報にもとづい
て、タイムスロットチェンジ回路では信号タイムスロッ
トの並び換えをＣＰＵ１０１，２０１により設定する。
いっぽう、フレームアナライザ回路１０６，２０６にお
いては同期方式、同期保護段数、伝送速度、あるいは伝
送路警報などを同様にしてＣＰＵ１０１，２０１によっ
て設定する。Third, the RAM in the interface boards 100 and 200
In the time slot change circuit, the rearrangement of the signal time slots is set by the CPUs 101 and 201 based on the interface information from the 103 and 203.
On the other hand, in the frame analyzer circuits 106 and 206, the synchronization method, the number of synchronization protection stages, the transmission speed, the transmission line alarm, etc. are set by the CPUs 101 and 201 in the same manner.
以上のインターフェース盤上の設定により、各種の外部
インターフェース条件に対して任意のインターフェース
変換が可能となる。With the above settings on the interface board, arbitrary interface conversion can be performed for various external interface conditions.
（発明の効果） 以上説明したように本発明は、各インターフェース盤に
おいて外部インターフェース条件に応じて任意にモジュ
ールを取替えておき、外部制御に応じて任意のインター
フェース条件に書換えるとともに、タイムスロットの並
び替えを行うことにより、サービスメニューの変更や増
設に対して、わずかの変更で即座に対応することができ
るという効果がある。(Effects of the Invention) As described above, according to the present invention, modules are arbitrarily replaced in each interface board in accordance with external interface conditions, and any interface condition is rewritten in accordance with external control, and time slot arrangement is performed. By changing the service menu, it is possible to immediately respond to a change or expansion of the service menu with a slight change.
第１図は、本発明によるインターフェース変換装置の一
実施例を示すブロック図である。 ９，１０，１０４，２０４……バス １１，１０１，２０１……ＣＰＵ １２，１０２，２０２……ＲＯＭ １３，１０３，２０３……ＲＡＭ １４……警報用入出力回路 １５……入出力装置 １００，２００，３００，４００……インターフェース
盤 １０５，２０５……タイムスロットインターチェンジ回
路 １０６，２０６……フレームアナライザ回路 １０７，２０８……レベル変換回路を備えたモジュールFIG. 1 is a block diagram showing an embodiment of an interface conversion device according to the present invention. 9, 10, 104, 204 ... Bus 11, 101, 201 ... CPU 12, 102, 202 ... ROM 13, 103, 203 ... RAM 14 ... Alarm input / output circuit 15 ... Input / output device 100, 200, 300, 400 ... Interface board 105, 205 ... Time slot interchange circuit 106, 206 ... Frame analyzer circuit 107, 208 ... Module equipped with level conversion circuit
Claims (1)
取替え可能なインターフェース変換回路を備えたモジュ
ールと、外部制御により任意のインターフェース条件に
書替えるためのフレームアナライザ手段と、タイムスロ
ットの並びかえを行うためのタイムスロットインターチ
ェンジ回路とを具備した複数のインターフェース盤をデ
ータバスにより相互接続して構成したことを特徴とする
インターフェース変換装置。1. A module provided with an interface conversion circuit that can be arbitrarily replaced according to external interface conditions, a frame analyzer means for rewriting to arbitrary interface conditions by external control, and a time slot rearrangement. 2. An interface conversion device comprising a plurality of interface boards each having a time slot interchange circuit, and interconnected by a data bus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312473A JPH0661070B2 (en) | 1988-12-09 | 1988-12-09 | Interface conversion device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312473A JPH0661070B2 (en) | 1988-12-09 | 1988-12-09 | Interface conversion device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02157954A JPH02157954A (en) | 1990-06-18 |
| JPH0661070B2 true JPH0661070B2 (en) | 1994-08-10 |
Family
ID=18029629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63312473A Expired - Lifetime JPH0661070B2 (en) | 1988-12-09 | 1988-12-09 | Interface conversion device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661070B2 (en) |
-
1988
- 1988-12-09 JP JP63312473A patent/JPH0661070B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02157954A (en) | 1990-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1816570A3 (en) | Integrated circuit I/O using a high performance bus interface | |
| JPH0661070B2 (en) | Interface conversion device | |
| JP3200821B2 (en) | Semiconductor integrated circuit system | |
| JPH05127788A (en) | Multi-input circuit for switch signal | |
| JPS6028968Y2 (en) | Output direct selection type interface circuit | |
| KR100677198B1 (en) | Ethernet apparatus for digital television | |
| JPH0744415A (en) | Semiconductor integrated circuit device | |
| JP2612636B2 (en) | I / O terminal unit | |
| JPH01127045U (en) | ||
| JPS5864529A (en) | Input and output controller of computer system | |
| JPS63211053A (en) | Connecting circuit | |
| JP3768581B2 (en) | Plant control device | |
| JP2566139B2 (en) | Bus interface circuit | |
| KR900008039B1 (en) | Interface card using multi-bus | |
| JPS6310246A (en) | Address output system for microprocessor | |
| JPS61287298A (en) | One-after-another connection system | |
| JPS6365555A (en) | Ready signal generating device | |
| JPH02152336A (en) | Digital multiplexer | |
| JPH04273713A (en) | Flip-flop circuit with simultaneous operation preventing function | |
| JPH03282665A (en) | Digital input/output device | |
| JPH0527872A (en) | Lsi initialization setting system | |
| JPH1153298A (en) | Memory address latch system | |
| JPS59191634A (en) | Priority deciding system | |
| JPH0355519U (en) | ||
| JPS6277665A (en) | Interruption control circuit |