JPH0656695B2 - Interleave circuit - Google Patents
Interleave circuitInfo
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- JPH0656695B2 JPH0656695B2 JP58070703A JP7070383A JPH0656695B2 JP H0656695 B2 JPH0656695 B2 JP H0656695B2 JP 58070703 A JP58070703 A JP 58070703A JP 7070383 A JP7070383 A JP 7070383A JP H0656695 B2 JPH0656695 B2 JP H0656695B2
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- data
- symbols
- parity
- error correction
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、デイジタルオーデイオ信号やデイジタルビ
デオ信号を磁気記録する場合に適用されるインターリー
ブ回路に関する。TECHNICAL FIELD The present invention relates to an interleave circuit applied when magnetically recording a digital audio signal or a digital video signal.
「背景技術とその問題点」 デイジタルビデオ信号の系列の時間軸上におけるデータ
の順序を記録時に並び換え、記録再生のプロセスで生じ
るドロツプアウトなどによるバーストエラーを分散させ
て、エラー訂正或いはエラーの補間を容易とするインタ
ーリーブが知られている。[Background Art and its problems] The order of data on the time axis of the sequence of digital video signals is rearranged at the time of recording to disperse burst errors caused by dropouts that occur during the recording / playback process, and error correction or error interpolation is performed. Easy interleaving is known.
デイジタルビデオ信号を回転ヘッドにより磁気テープに
記録するヘリカルスキヤン形のデイジタルVTRでは、１
スキヤン単位で完結する符号構成をとることが多い。こ
れは、編集を容易に行なうために必要である。したがつ
て、上述のインターリーブを適用する場合には、たたみ
込み形のインターリーブでなくて、所定長でインターリ
ーブが完結するブロツク完結形のインターリーブが用い
られる。また、エラー訂正能力を向上させるために、１
個のデータに対して２つ以上のエラー訂正符号をほどこ
すことが行なわれる。With a helical scan digital VTR that records a digital video signal on a magnetic tape with a rotary head, 1
It often takes a code configuration that is completed in units of skiyan. This is necessary for easy editing. Therefore, when the above-mentioned interleaving is applied, not the convolutional interleaving but the block-completed interleaving in which the interleaving is completed with a predetermined length is used. In addition, in order to improve the error correction capability, 1
Two or more error correction codes are applied to each piece of data.
一例として、第１図に示すようなブロツク完結形の符号
構成を考える。この第１図に示す例では、一方のエラー
訂正符号（Ｐ符号と称す）の符号長ｎが５で、１ブロツ
ク内のＰ符号の数ｋが４とされている。シンボルDij
は、冗長コードPiの符号系列に属するデイジタルビデオ
データを表わす。また、第１図に示すように、縦方向に
他のエラー訂正符号（Ｑ符号と称す）をほどこし、第２
図に示す番号順で伝送する。この場合には、元の順序が
（Ｄ11，Ｄ12，Ｄ13，Ｄ14…）であるため、Ｐ符号のイ
ンターリーブ長が１となり、Ｑ符号のインターリーブ長
がｎとなる。したがつて、バーストエラーに対するＰ符
号の訂正効果が小さい。As an example, consider a block-completed code configuration as shown in FIG. In the example shown in FIG. 1, the code length n of one error correction code (referred to as P code) is 5 and the number k of P codes in one block is 4. Symbol Dij
Represents digital video data belonging to the code sequence of the redundant code Pi. Further, as shown in FIG. 1, another error correction code (referred to as a Q code) is vertically provided, and
Transmission is performed in the order of the numbers shown in the figure. In this case, since the original order is (D 11 , D 12 , D 13 , D 14 ...), the interleave length of the P code is 1 and the interleave length of the Q code is n. Therefore, the correction effect of the P code on the burst error is small.
そこで、第３図に示すように、（ｋ，ｎ）部分に対して
データの入れ換えをした後、縦方向にＱ符号をほどこ
し、第２図に示す順序で伝送すると、Ｐ符号のインター
リーブ長は、（ｋ−１＝３）となり、効果が向上する。
第１図の座標（ｉ，ｊ）から第３図の座標（ｉ′，
ｊ′）への入れ換えは、次式で表わされる。Therefore, as shown in FIG. 3, after interchanging data in the (k, n) portion, a Q code is provided in the vertical direction and transmitted in the order shown in FIG. 2, the interleave length of the P code becomes , (K−1 = 3), and the effect is improved.
From the coordinates (i, j) in FIG. 1 to the coordinates (i ′,
The replacement with j ′) is represented by the following equation.
ここで、INT(x)は、切り捨てによつて整数を取ることを
意味し、MOD（ｘ，ｉ）は，x/iの剰余を意味する。 Here, INT (x) means taking an integer by truncation, and MOD (x, i) means the remainder of x / i.
Ｑ符号は、入れ換えた後にほどこすので、Ｐ符号の冗長
コードPiの系列に含まれるシンボルの振り分けは任意で
ある。つまり、(1)式を満たせば、(2)式つまりｊから
ｊ′は任意に振り分けて良い。例えば（ｊ′＝ｊ）とす
ると、第４図に示すようになり、Ｐ符号のインターリー
ブ長は、やはり、確保される。第５図Ａは、各シンボル
のサフイツクスｉを示し、第５図Ｂは、入れ換えた後の
各シンボルのサフイツクスｉ′を示す。Since the Q code is given after the replacement, the symbols included in the sequence of the redundant code Pi of the P code can be distributed arbitrarily. That is, if the formula (1) is satisfied, the formula (2), that is, j to j'may be arbitrarily distributed. For example, if (j '= j), the result is as shown in FIG. 4, and the interleave length of the P code is still secured. FIG. 5A shows the suffix i of each symbol, and FIG. 5B shows the suffix i'of each symbol after the replacement.
上述のインターリーブ回路は、Ｐ符号及びＱ符号の夫々
のインターリーブ長が共に大きくすることができる。し
かしながら、(1)式では、（ｋ＝ｎ）の場合及びｋとｎ
が互いに素でない場合に不都合を生じる。例えば第６図
に示すように、（ｎ＝６）（ｋ＝４）の場合を考える
と、４，６とは互いに素でないために、(1)式に従つて
ｉからｉ′への入れ換えを行なうと、第７図に示すよう
に変換される。In the interleave circuit described above, both the interleave lengths of the P code and the Q code can be increased. However, in equation (1), the case of (k = n) and k and n
Inconvenience arises when are not disjoint. For example, as shown in FIG. 6, considering the case of (n = 6) (k = 4), since 4 and 6 are not relatively prime, transposition from i to i ′ is performed according to the equation (1). Then, the conversion is performed as shown in FIG.
（ｉ＝１）（ｉ＝２）（ｉ＝３）（ｉ＝４）の夫々は、
パリテイＰ1，Ｐ2，Ｐ3，Ｐ4を含む系列であり、第７図
の縦方向にＱ符号をほどこして、冗長コードＱ1〜Ｑ6を
生成するので、第７図から明かなように、Ｐ符号の系列
とＱ符号の系列とが重複することになる。例えば冗長コ
ードＱ1を含む系列は、冗長コードＰ1を含む系列の２個
のデータと冗長コードＰ3を含む系列の２個のデータと
を含んでいる。前述のように、ｎとｋとが互いに素の場
合には、デイジタルビデオデータの各々が異なる２つの
系列に含まれるので、Ｐ復号を行なつてＱ復号を行な
い、更に、Ｐ復号を行なう復号によつてエラー訂正を効
果的になしうる。(I = 1) (i = 2) (i = 3) (i = 4)
It is a sequence including the parities P 1 , P 2 , P 3 , and P 4 , and the Q code is given in the vertical direction of FIG. 7 to generate the redundant codes Q 1 to Q 6, which is apparent from FIG. 7. In addition, the P code sequence and the Q code sequence overlap. For example, the series including the redundant code Q 1 includes two data of the series including the redundant code P 1 and two data of the series including the redundant code P 3 . As described above, when n and k are disjoint, digital video data is included in two different sequences, so P decoding is performed, Q decoding is performed, and further P decoding is performed. Therefore, error correction can be effectively performed.
しかしながら、第７図に示すように、デイジタルビデオ
データの各々が含まれるＰ符号及びＱ符号の系列が重複
すると、エラー訂正能力が充分に発揮されない問題点が
生じる。ｎ或いはｋを互いに素にすることは、使用する
エラー訂正符号や、処理の単位のデータ量などによつて
常に可能とは限らない。However, as shown in FIG. 7, if the P code and Q code sequences including each of the digital video data overlap, the error correction capability is not sufficiently exerted. It is not always possible to make n or k relatively prime, depending on the error correction code used, the amount of data in processing units, and the like.
「発明の目的」 この発明は、ｎとｋとが互いに素でない場合において、
データの各々が第１及び第２のエラー訂正符号の互いに
異なる系列に属することを可能とした完結形のインター
リーブ回路の提供を目的とするものである。"Object of the Invention" The present invention is directed to a case where n and k are not relatively prime,
It is an object of the present invention to provide a complete interleave circuit that enables each piece of data to belong to different series of first and second error correction codes.
「発明の概要」 この発明は、ｎ個のシンボルからｍ個の第１のエラー訂
正コードの冗長コードを形成し、第１のエラー訂正コー
ドの冗長コードを形成するｋ個のブロツクを形成し、こ
のｎとｋとが互いに素でない場合に、ｎ側のアドレス変
化をαだけジヤンプして、（ｎ＋α）とｋとが互いに素
になるようにし、第１のエラー訂正コードの互いに含ま
れるｋ個のシンボルから第２のエラー訂正コードの冗長
コードを形成するようにしたものである。SUMMARY OF THE INVENTION The present invention forms m number of redundant codes of a first error correction code from n symbols, and forms k blocks forming a redundant code of a first error correction code, When n and k are not disjoint, the address change on the n side is jumped by α so that (n + α) and k are disjoint, and the k number of the first error correction codes included in each other is k. The redundant code of the second error correction code is formed from the symbol.
「実施例」 この発明の一実施例では、ｋ及びｎ＋αが（ｋ≠ｎ＋
α）で且つｋと（ｎ＋α）とが互いに素である最小の正
の整数αを求め、（ｋ，ｎ＋α）の構成の（ｋ，ｎ）部
分を用いる。このことは、（ｋ，ｎ）のメモリ領域を有
するメモリのｎ側のアドレス変化をαだけジヤンプさせ
ることである。"Embodiment" In one embodiment of the present invention, k and n + α are (k ≠ n +
The minimum positive integer α that is α) and k and (n + α) are relatively prime is obtained, and the (k, n) portion of the configuration of (k, n + α) is used. This means that the address change on the n side of the memory having the (k, n) memory area is jumped by α.
（ｎ＝６）（ｋ＝４）の場合には、（α＝１）となり、
第６図に示す各シンボルのサフイツクスｉは、第８図に
示すように、変換される。第８図において破線図示のよ
うに、（４，７）の領域を考え、横方向に（１，２，
３，４）を繰り返し、最終的に（４，６）の部分を用い
るようになされる。これによつて、Ｑ符号の６個の冗長
コードを夫々形成する系列は、Ｐ符号の４個の冗長コー
ドの各々から取り出された４個のシンボルを含むものと
なる。このときのＰ符号の最小インターリーブ長IPmin
は IPmin＝ｋ−α……(3) である。また、元のシンボルのｉ（第６図参照）から
ｉ′（第８図）への変換は、次式で表わされる。In the case of (n = 6) (k = 4), (α = 1),
The suffix i of each symbol shown in FIG. 6 is converted as shown in FIG. As shown by the broken line in FIG. 8, the region (4, 7) is considered, and (1, 2,
The steps (3, 4) are repeated, and the part (4, 6) is finally used. As a result, the sequence forming each of the six redundant codes of the Q code includes four symbols extracted from each of the four redundant codes of the P code. Minimum interleave length of P code at this time IP min
Is IP min = k-α (3). The conversion of the original symbol i (see FIG. 6) to i ′ (FIG. 8) is represented by the following equation.
ｉ′＝MOD((i-1)・(n+α)＋j,k)＋１……(4) 更に、一般化すると、Ｐ符号長をｎ，Ｑ符号の情報シン
ボル長をｍ、インターリーブの完結する単位の１ブロツ
ク内のＰ符号の冗長コードの数をｋ、Ｑ符号の冗長コー
ドの数をｌ、１ブロツク長をＮとする。つまり、（Ｎ＝
kn＝mｌとする時、ｋとｌが互いに素であるか、又は
（ｋ＝xｌ）又は（ｌ＝yk）（ｘ，ｙは自然数）であれ
ば、同様の符号構成を組むことができる。ｉ→ｉ′の入
れ換えは、次式に従つてなされる。i ′ = MOD ((i-1) · (n + α) + j, k) +1 (4) Further generalizing, the P code length is n, the information symbol length of the Q code is m, and interleaving is completed. It is assumed that the number of P code redundant codes in one block of the unit is k, the number of Q code redundant codes is 1, and one block length is N. That is, (N =
When kn = ml, if k and l are relatively prime or (k = xl) or (l = yk) (x and y are natural numbers), a similar code configuration can be formed. The replacement of i → i ′ is performed according to the following equation.
i′＝MOD（（ｉ−１）・（ｌ＋α）＋ｊ，ｋ）＋１……
(5) 但し、αは、（ｋ≠ｌ＋α）で且つｋと（ｌ＋α）が互
いに素である最小の正の整数であ。i ′ = MOD ((i−1) · (l + α) + j, k) +1 ...
(5) where α is the smallest positive integer that (k ≠ l + α) and k and (l + α) are relatively prime.
第９図に示す例は、（ｎ＝６，ｋ＝３，ｍ＝６，ｌ＝
３）の１ブロツクのデイジタル情報シンボルを示し、こ
の場合には、（α＝１）となり、ｉの振り分け方は、第
１０図に示すようになる。また、各シンボルの他方のサ
フイツクスであるｊの振り分け方を前出の(2)式に従う
と第１１図に示すような符号構成になる。In the example shown in FIG. 9, (n = 6, k = 3, m = 6, l =
3) shows one block of digital information symbols. In this case, (α = 1), and the way of distributing i is as shown in FIG. Further, if the other suffix j of each symbol, j, is distributed according to the above equation (2), a code structure as shown in FIG. 11 is obtained.
上述の第１０図に示すｉの振り分けを行なうことの発明
の一実施例の構成を第１２図に示す。また、第１３図
は、この発明の一実施例のタイムチヤートである。簡単
のため、Ｐ符号及びＱ符号として単純パリテイを用いて
いる。第１２図において、破線で囲んで示す１がＰ符号
のパリテイ発生回路、破線で囲んで示す２がＱ符号のパ
リテイ発生回路、破線で囲んで示す３がＱ符号のパリテ
イ発生回路である。FIG. 12 shows the configuration of an embodiment of the invention for performing the distribution of i shown in FIG. 10 described above. Further, FIG. 13 is a time chart of an embodiment of the present invention. For simplicity, simple parity is used as the P code and the Q code. In FIG. 12, 1 surrounded by a broken line is a P code parity generation circuit, 2 surrounded by a broken line is a Q code parity generation circuit, and 3 surrounded by a broken line is a Q code parity generation circuit.
パリテイ発生回路１は、データセレクタ４、イクスクル
ーシブOR、ゲート５及び１シンボルの遅延量を有するレ
ジスタ６から構成されている。第１３図Ａに示す入力デ
ータがデータセレクタ４及びイクスクルーシブORゲート
１５の一方の入力端に供給される。入力データは、１個
のパリテイシンボルを生成する５個のシンボル毎に１シ
ンボルのデータブランク区間を有しており、このデータ
ブランク区間と一致するタイミングでＨ（高レベル）と
なる第１３図Ｂに示すパリテイセレクトパルスPSLがデ
ータセレクタ４に供給される。また、レジスタ６には、
第１３図Ｊに示すように、パリテイセレクトパルスPSL
の直後にＨとなるクリアパルスが供給される。The parity generation circuit 1 includes a data selector 4, an exclusive OR, a gate 5 and a register 6 having a delay amount of 1 symbol. The input data shown in FIG. 13A is supplied to one input end of the data selector 4 and the exclusive OR gate 15. The input data has a data blank section of one symbol for every five symbols that generate one parity symbol, and becomes H (high level) at the timing that coincides with this data blank section. The parity select pulse PSL shown in B is supplied to the data selector 4. In addition, the register 6
As shown in FIG. 13J, the parity select pulse PSL
Immediately after, a clear pulse that becomes H is supplied.
レジスタ６の出力がイクスクルーシブORゲート５の他方
の入力端子に供給され、レジスタ６がこのイクスクルー
シブORゲート５の出力を貯える。したがつて、レジスタ
６の内容は、１シンボルクロツクのタイミング毎に、Ｄ
11，Ｄ12Ｄ11，Ｄ13Ｄ12Ｄ11，Ｄ14Ｄ13Ｄ12
Ｄ11，Ｄ15Ｄ14Ｄ13Ｄ12Ｄ11（＝Ｐ16）と変
化し、発生したパリテイシンボルＰ16がパリテイセレク
トパルスPSLのタイミングでデータセレクタ４の出力に
取り出される。以下、同様にしてＰパリテイの発生がな
され、パリテイ発生回路１の出力には、第１３図Ｃに示
すように、ＰパリテイＰ16，Ｐ26，Ｐ36を含むデータ系
列が現れる。The output of the register 6 is supplied to the other input terminal of the exclusive OR gate 5, and the register 6 stores the output of the exclusive OR gate 5. Therefore, the contents of the register 6 are set to D at each timing of one symbol clock.
11 , D 12 D 11 , D 13 D 12 D 11 , D 14 D 13 D 12
The generated parity symbol P 16 changes to D 11 , D 15 D 14 D 13 D 12 D 11 (= P 16 ), and is output to the output of the data selector 4 at the timing of the parity select pulse PSL. Thereafter, P parity is generated in the same manner, and a data series including P parity P 16 , P 26 , and P 36 appears at the output of the parity generation circuit 1 as shown in FIG. 13C.
なお、入力データの１ブロツクの最後のシンボルＤ35の
後には、ＰパリテイＰ36と３個のパリテイシンボルを挿
入するためのデータブランク区間が設けられている。A data blank section for inserting P parity P 36 and three parity symbols is provided after the last symbol D 35 of one block of input data.
インターリーブ回路２は、２個のメモリ７，８を有し、
このメモリ７，８に対してパリテイ発生回路１の出力デ
ータが供給される。メモリ７，８の夫々から読出された
データは、データセレクタ９を介して出力される。メモ
リ７，８のリード動作及びライト動作の切替は、第１３
図Ｄに示すモードセレクトパルスMSLによつてなされ
る。ここでは、メモリ７，８の夫々が１ブロツク（パリ
テイを含む）分の２１個のシンボルを記憶できる容量を
有している。そして、メモリ７，８の一方にパリテイシ
ンボルを含む１ブロツク分のシンボルが書込まれる区間
で、その他方からの既に書込まれている１ブロツク分の
シンボルが読出されるようになされ、次の区間では、ラ
イト動作とリード動作とが切替えられるようになされ
る。The interleave circuit 2 has two memories 7 and 8,
The output data of the parity generation circuit 1 is supplied to the memories 7 and 8. The data read from each of the memories 7 and 8 is output via the data selector 9. Switching between read operation and write operation of the memories 7 and 8
This is done by the mode select pulse MSL shown in FIG. Here, each of the memories 7 and 8 has a capacity capable of storing 21 symbols for one block (including parity). Then, in a section in which a symbol for one block including the parity symbol is written in one of the memories 7 and 8, the already written symbol for one block from the other is read out. In the section, the write operation and the read operation are switched.
１０は、（MOD．２１）のカウンタを示し、このカウン
タ１０から、（１，２，３，４，……２１）と歩進する
５ビットのライトアドレスが発生する。このカウンタ１
０の出力がデータセレクタ１１，１２及びROM１３に供
給される。ROM１３は、データをインターリーブするた
めのリードアドレスを発生するもので、予め所定のイン
ターリーブテーブルが書込まれている。このROM１３の
出力がデータセレクタ１１，１２に供給される。Reference numeral 10 denotes a (MOD.21) counter, and from this counter 10, a 5-bit write address that advances to (1, 2, 3, 4, ... 21) is generated. This counter 1
The output of 0 is supplied to the data selectors 11 and 12 and the ROM 13. The ROM 13 generates a read address for interleaving data, and a predetermined interleave table is written in advance. The output of the ROM 13 is supplied to the data selectors 11 and 12.
メモリ７のリード／ライトの制御とデータセレクタ１１
の制御とがモードセレクトパルスMSLによつてなされ、
メモリ８のリード／ライトの制御とデータセレクタ１２
の制御とがインバータ１４を介されたモードセレクトパ
ルスによつてなされる。また、このインバータ１４の出
力によつてデータセレクタ９が制御される。第１３図Ｄ
に示すように、モードセレクトパルスMSLがＨの区間で
は、メモリ７がライド動作を行ない、第１３図Ｅに示す
ライトアドレスがデータセレクタ１１によつて選択さ
れ、メモリ７に供給される。これによつて、一方のメモ
リ７には、パリテイ発生回路１の出力データが書込ま
れ、第９図に示すように１８個のシンボルの書込みがな
される。Read / write control of memory 7 and data selector 11
Is controlled by the mode select pulse MSL,
Read / write control of memory 8 and data selector 12
Is controlled by a mode select pulse passed through the inverter 14. Further, the data selector 9 is controlled by the output of the inverter 14. Fig. 13D
As shown in, the memory 7 performs the ride operation in the section where the mode select pulse MSL is H, and the write address shown in FIG. 13E is selected by the data selector 11 and supplied to the memory 7. As a result, the output data of the parity generation circuit 1 is written in the one memory 7, and 18 symbols are written as shown in FIG.
モードセレクトパルスMSLがＬ（低レベル）の区間で
は、他方のメモリ８がリード動作を行ない、第１３図Ｆ
に示すリードアドレスがデータセレクタ１２によつて選
択され、メモリ８に供給され、データセレクタ９がメモ
リ８から読出されたデータを選択する状態となる。メモ
リ８には、前のブロツクのデータが書込まれているの
で、データセレクタ９の出力には、第１３図Ｇに示す出
力データ（１ブロツク前のデータであるが、同一サフイ
ツクスを付して表わす）が取り出される。このデータセ
レクタ９から現れるデータは、第９図に示すように、イ
ンターリーブされたものである。In the section where the mode select pulse MSL is L (low level), the other memory 8 performs the read operation, and FIG.
The read address indicated by is selected by the data selector 12 and supplied to the memory 8, and the data selector 9 is in a state of selecting the data read from the memory 8. Since the data of the previous block is written in the memory 8, the output data of the data selector 9 is the output data shown in FIG. 13G (the data one block before, but with the same suffix. Represents) is taken out. The data appearing from the data selector 9 is interleaved as shown in FIG.
インターリーブ回路２の出力データがパリテイ発生回路
３に供給される。このパリテイ発生回路３は、データセ
レクタ１５とイクスクルーシブORゲート１６と３シンボ
ル分の遅延を行なうレジスタ１７とから構成されてい
る。データセレクタ１５は、第１３図Ｈに示すパリテイ
セレクトパルスQSLがＨの区間でレジスタ１７の出力を
選択するように制御される。また、レジスタ１７は、第
１３図Ｋに示すように、１ブロツクのデータの後の３シ
ンボル分の期間でＨとなり、この期間にレジスタ１７か
ら出力されるデータを０とする。レジスタ１７の出力が
イクスクルーシブORゲート１６の他方の入力端子に供給
され、このイクスクルーシブORゲート１６の出力がレジ
スタ１７に供給される。The output data of the interleave circuit 2 is supplied to the parity generation circuit 3. The parity generation circuit 3 comprises a data selector 15, an exclusive OR gate 16 and a register 17 for delaying by 3 symbols. The data selector 15 is controlled so as to select the output of the register 17 while the parity select pulse QSL shown in FIG. 13H is H. Further, as shown in FIG. 13K, the register 17 becomes H in the period of 3 symbols after the data of 1 block, and the data output from the register 17 is set to 0 in this period. The output of the register 17 is supplied to the other input terminal of the exclusive OR gate 16, and the output of the exclusive OR gate 16 is supplied to the register 17.
したがつて、レジスタ１７の３シンボルの内容は、（Ｄ
11 Ｄ21，Ｄ31）（Ｄ11Ｄ22，Ｄ21Ｄ32，Ｄ31Ｄ
12……と順次変化し、パリテイセレクトパルスQSLのタ
イミングでは、次のような３個のパリテイシンボルが形
成される。Therefore, the contents of the three symbols in register 17 are (D
11 D 21 , D 31 ) (D 11 D 22 , D 21 D 32 , D 31 D
12 ... Sequentially, and at the timing of the parity select pulse QSL, the following three parity symbols are formed.
Ｑ1＝Ｄ11Ｄ22Ｄ33Ｄ14Ｄ25Ｐ36 Ｑ2＝Ｄ21Ｄ32Ｄ13Ｄ24Ｄ35Ｐ16 Ｑ3＝Ｄ31Ｄ12Ｄ23Ｄ34Ｄ15Ｐ26 これらのパリテイシンボルがデータセレクタ１５により
選択される。したがつて、データセレクタ１５から得ら
れる出力データは、第１３図Ｉに示すものとなる。この
出力データの１ブロックは、第１１図に示されるもので
ある。Q 1 = D 11 D 22 D 33 D 14 D 25 P 36 Q 2 = D 21 D 32 D 13 D 24 D 35 P 16 Q 3 = D 31 D 12 D 23 D 34 D 15 P 26 These parity symbols Is selected by the data selector 15. Therefore, the output data obtained from the data selector 15 is as shown in FIG. 13I. One block of this output data is shown in FIG.
上述のこの発明の一実施例と異なり、エラー訂正符号化
の処理を全て行ない、情報シンボル，冗長シンボルの両
者により構成される１ブロツクのデータをインターリー
ブして伝送しても良い。Unlike the above-described embodiment of the present invention, all error correction coding processing may be performed, and one block of data composed of both information symbols and redundant symbols may be interleaved and transmitted.
例えば第１４図に示す符号は、ブロツク長Ｎが１８、Ｐ
符号長ｎが３、Ｑ符号長ｍ′が３、ブロツク内のＰ符号
語の数ｋが６、Ｑ符号語の数ｌが６のものである。Rij
は，後からほどこした符号のパリテイシンボルである。
この符号は Ｎ＝ｋｎ＝ｍ′ｌ であり，前述のｋとｌに関する条件を満たしている。こ
の時，ｉ→ｉ′への振り分けは，(5)式に従い、かつｊ
→ｊ′について，Ｑ符号のパリテイシンボルの同一のも
のが縦方向に並ぶように振り分ける。この処理によつ
て，符号構成は，第１５図に示すように変換される。こ
の場合，Ｑ符号の同一の系列に含まれるシンボルが縦方
向に並ぶようになされる。For example, in the code shown in FIG. 14, the block length N is 18, P
The code length n is 3, the Q code length m'is 3, the number k of P code words in the block is 6, and the number l of Q code words is 6. Rij
Is a parity symbol with a code given later.
This code is N = kn = m'l, which satisfies the above-mentioned conditions for k and l. At this time, the distribution from i to i ′ is in accordance with the equation (5), and j
→ For j ', sort the same parity symbols of the Q code so as to line up in the vertical direction. By this processing, the code structure is converted as shown in FIG. In this case, the symbols included in the same Q code sequence are arranged in the vertical direction.
この第１５図に示す符号を第１６図に示す順序に従つて
伝送すると，Ｐ符号のインターリーブ長は，（ｋ−１＝
５）となり，Ｑ符号のインターリーブ長は，（ｌ＝６）
となる。When the code shown in FIG. 15 is transmitted in the order shown in FIG. 16, the interleave length of the P code is (k-1 =
5), and the interleave length of the Q code is (l = 6)
Becomes
「発明の効果」 この発明に依れば，ブロツク完結形のインターリーブで
あつて，余分なデータを伝送しなくても良く，また，ブ
ロツク内のデータが２つの符号の夫々の系列の互いに異
なるものに含まれるので，２つの符号の訂正を交互に何
度でもできるために，訂正能力を最大に利用することが
できる。[Advantages of the Invention] According to the present invention, the block-completed interleaving does not require transmission of extra data, and the data in the block are different from each other in each series of two codes. Therefore, since the correction of the two codes can be performed alternately and repeatedly, the correction capability can be maximized.
第１図，第２図，第３図，第４図及び第５図はブロツク
完結形のインターリーブの説明に用いる略線図，第６図
及び第７図はブロツク完結形のインターリーブの他の例
の説明に用いる略線図，第８図はこの発明が適用された
符号構成の一例のシンボルの位置の入れ換えの説明に用
いる略線図，第９図，第１０図及び第１１図はこの発明
が適用された符号構成の他の例の説明に用いる略線図，
第１２図及び第１３図はこの発明の一実施例のブロツク
図及びその説明に用いるタイムチヤート，第１４図，第
１５図及び第１６図はこの発明が適用された符号構成の
更に他の例の説明に用いる略線図である。 １……Ｐ符号のパリテイ発生回路，２……Ｑ符号のパリ
テイ発生回路，３……Ｑ符号のパリテイ発生回路、７，
８……メモリ。1, 2, 3, 4, and 5 are schematic diagrams used to explain block-completed interleaves, and FIGS. 6 and 7 are other examples of block-completed interleaves. And FIG. 8 are schematic diagrams used for explaining the replacement of the positions of symbols in an example of a code configuration to which the present invention is applied, and FIGS. 9, 10, and 11 are schematic diagrams used for explaining the present invention. Is a schematic diagram used for explaining another example of the code configuration to which
12 and 13 are block diagrams of an embodiment of the present invention and a time chart used for the explanation thereof, and FIGS. 14, 15, and 16 are still other examples of the code structure to which the present invention is applied. FIG. 6 is a schematic diagram used to explain FIG. 1 ... P code parity generation circuit, 2 ... Q code parity generation circuit, 3 ... Q code parity generation circuit, 7,
8 ... Memory.
Claims (1)
むｎ個のシンボルと、ｋ個のシンボルとにより構成され
る（ｎ×ｋ）の２次元配列で完結し、ｎとｋとが互いに
素でない場合にインターリーブを行なう回路であって、 少なくとも上記（ｎ×ｋ）シンボルを記憶するためのメ
モリ手段と、 上記メモリ手段と結合され、上記メモリのアドレスを発
生するためのアドレス発生手段であって、ｋと（ｎ＋
α）とを互いに素とするための最小の正の整数をαとす
る時に、アドレスをαだけジャンプさせるアドレス発生
手段と、 上記メモリ手段からのインターリーブされたシンボルに
対して結合され、上記アドレスジャンプによって上記第
１のエラー訂正コードの互いに異なる系列とされたｋ個
のシンボルから第２のエラー訂正コードの冗長コードを
形成する手段とからなるインターリーブ回路。1. A (n × k) two-dimensional array composed of n symbols including a redundant code of a first error correction code and k symbols is completed, and n and k are mutually arranged. A circuit for performing interleaving in the case of non-prime, which is a memory means for storing at least the (n × k) symbols, and an address generation means for generating an address of the memory, which is coupled with the memory means. K and (n +
and α) is the least positive integer for coprime with α, the address jumping means for jumping the address by α and the interleaved symbol from the memory means are combined to generate the address jump An interleaving circuit comprising means for forming a redundant code of the second error correction code from k symbols which are different sequences of the first error correction code.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58070703A JPH0656695B2 (en) | 1983-04-21 | 1983-04-21 | Interleave circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58070703A JPH0656695B2 (en) | 1983-04-21 | 1983-04-21 | Interleave circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59195309A JPS59195309A (en) | 1984-11-06 |
| JPH0656695B2 true JPH0656695B2 (en) | 1994-07-27 |
Family
ID=13439223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58070703A Expired - Lifetime JPH0656695B2 (en) | 1983-04-21 | 1983-04-21 | Interleave circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656695B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234086A (en) * | 2006-02-27 | 2007-09-13 | Toshiba Corp | Semiconductor memory device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2616245B1 (en) * | 1987-06-03 | 1992-07-17 | Aubin Guy | PARITY DETECTOR FOR MULTIPLEX BINARY SIGNALS |
| JP2864492B2 (en) * | 1987-07-29 | 1999-03-03 | ソニー株式会社 | Digital signal recording device |
| JP4438101B2 (en) * | 1997-12-12 | 2010-03-24 | ソニー株式会社 | Optical disc recording / reproducing method, optical disc and optical disc apparatus |
| KR100324768B1 (en) * | 2000-02-29 | 2002-02-20 | 구자홍 | Transmission rate matching apparatus and method for international mobile telecommunication system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736410A (en) * | 1980-08-14 | 1982-02-27 | Sony Corp | Error correcting method for multitrack recording |
-
1983
- 1983-04-21 JP JP58070703A patent/JPH0656695B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234086A (en) * | 2006-02-27 | 2007-09-13 | Toshiba Corp | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59195309A (en) | 1984-11-06 |
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