JPH0654870B2 - AND circuit - Google Patents

AND circuit

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JPH0654870B2
JPH0654870B2 JP59076193A JP7619384A JPH0654870B2 JP H0654870 B2 JPH0654870 B2 JP H0654870B2 JP 59076193 A JP59076193 A JP 59076193A JP 7619384 A JP7619384 A JP 7619384A JP H0654870 B2 JPH0654870 B2 JP H0654870B2
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JP
Japan
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circuit
output
logical product
power supply
oscillator
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JP59076193A
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弘一 蓬原
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Nippon Signal Co Ltd
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Nippon Signal Co Ltd
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03Astable circuits

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  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえば、鉄道信号の処理装置に用いる論理
積回路のように、フェイルセイフな論理積回路に関し、
特に論理積演算発振器と、その出力を増幅する増幅器
と、その出力を整流する整流回路とを備えたフェイルセ
イフな論理積回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fail-safe AND circuit, such as an AND circuit used in a railway signal processing device,
In particular, the present invention relates to a fail-safe logical product circuit including an AND logical operation oscillator, an amplifier that amplifies its output, and a rectifying circuit that rectifies its output.

従来技術 しきい値発振器を用いた論理積演算発振器と、その出力
を増幅する増幅器と、その出力を整流する整流回路とか
らなる論理積回路は、たとえば、特公昭43−1254
8号公報、特公昭45−29054号公報、特公昭51
−38211号公報等、種々提案されている。これら公
知の回路では、論理積回路を構成する前記論理積演算発
振器と前記増幅器を共通の電源とすると共に、論理演算
を行なうための論理積回路間の結合を整流回路によって
行なうのが特徴である。しかし、従来のこの種の論理演
算回路では、論理積演算発振器を電源電圧の枠内のレベ
ル(電源枠内電位)の信号が入力したときに発振するよ
うに構成すると、前記増幅器と整流回路とを交流結合す
るためのコンデンサが短絡したときに、前記論理積回路
の電源電圧がそのまま前記整流回路の出力に生じ、その
結果次段の論理積演算発振器が発振してしまう欠点があ
った。
2. Description of the Related Art A logical product circuit including a logical product operation oscillator using a threshold oscillator, an amplifier for amplifying its output, and a rectifying circuit for rectifying its output is disclosed in, for example, Japanese Patent Publication No. 43-1254.
No. 8, Japanese Patent Publication No. 45-29054, Japanese Patent Publication No. 51
Various proposals have been made such as the -38211 publication. These known circuits are characterized in that the logical product operation oscillator and the amplifier which form the logical product circuit are used as a common power source, and the logical product circuits for performing logical operation are coupled by a rectifier circuit. . However, in the conventional logical operation circuit of this type, when the logical product operation oscillator is configured to oscillate when a signal of a level within the frame of the power supply voltage (potential within the power supply frame) is input, the amplifier and the rectifier circuit are provided. When the capacitor for AC coupling is short-circuited, the power supply voltage of the AND circuit is directly generated at the output of the rectifier circuit, and as a result, the AND operation oscillator of the next stage oscillates.

このため、従来のこの種の論理演算回路では、回路をフ
ェイルセイフにするために、前記論理積演算発振器の発
振開始電位を前記電源電位よりも高くし(電源枠外電位
とし)、この方法として前記整流回路を、その出力を前
記電源電位にクランプするn 倍電圧整流回路にする手段
がとられてきた。しかし、この方法によると、たとえ
ば、ある2値の処理出力をこの演算発振器の入力とする
には、前記処理出力を前記演算発振器の発振開始電圧よ
り低いレベルに変換しなければならず、しかもこの変換
された出力信号で他の発振器を発振させ、その出力を前
記整流によって電源枠外電位の信号にして前記演算発振
器への入力信号としなければならない(そうでないと論
理積演算発振器が発振しない)欠点を有していた。
Therefore, in the conventional logical operation circuit of this type, in order to make the circuit fail-safe, the oscillation start potential of the logical product operation oscillator is set higher than the power supply potential (the power supply potential is outside the frame). Means have been taken to make the rectifier circuit an n-fold voltage rectifier circuit whose output is clamped to the power supply potential. However, according to this method, for example, in order to use a certain binary processed output as an input to this operational oscillator, the processed output must be converted to a level lower than the oscillation start voltage of the operational oscillator, and this Another oscillator must be oscillated by the converted output signal, and its output must be converted into a signal of the potential outside the power supply frame by the rectification to be used as an input signal to the operational oscillator (otherwise the logical product operational oscillator will not oscillate) Had.

発明の目的 本発明は、論理積演算発振器の発振開始電圧を電源枠内
電位にすることができ、整流回路の出力を前記電源電位
にクランプする必要がないフェイルセイフな論理積回路
を提供することを目的とする。
An object of the present invention is to provide a fail-safe AND circuit which can set the oscillation start voltage of a logical product operation oscillator to a potential within the power supply frame and does not need to clamp the output of the rectifier circuit to the power supply potential. With the goal.

発明の構成 上記目的を達成するために本発明では、入力信号に対し
上下にしきい値を持ち、かつ、回路要素が故障すると発
振しないウインドウコンパレータ/論理積演算発振器と
該ウインドウ・コンパレータ/論理積演算発振器の出力
信号を増幅する増幅器と整流回路とを用いて論理積回路
を構成し、該ウインドウ・コンパレータ/論理積演算発
振器の上限のしきい値を該増幅器の電源電位より低くす
ることによって、該ウインドウ・コンパレータ/論理積
演算発振器の上限のしきい値を該増幅器の電源電位より
低いレベルに設定できることを特徴とする。
In order to achieve the above object, the present invention has a window comparator / logical product operation oscillator having threshold values above and below an input signal and not oscillating when a circuit element fails and the window comparator / logical product operation. An AND circuit is configured by using an amplifier that amplifies the output signal of the oscillator and a rectifier circuit, and the upper threshold of the window comparator / AND operation oscillator is set to be lower than the power supply potential of the amplifier. It is characterized in that the upper limit threshold value of the window comparator / logical product operation oscillator can be set to a level lower than the power supply potential of the amplifier.

実施例 以下、図面に示す実施例に基いて本発明を説明する。EXAMPLES The present invention will be described below based on examples shown in the drawings.

第1図は2入力の論理積回路の実施例であり、同図にお
いて、1は上下にしきい値をもち回路要素の故障により
発振しない論理積演算発振器、2は前記論理積演算発振
器1の出力を増幅する増幅器、3は前記増幅器2の出力
を整流する整流回路である。この論理積回路は、論理積
演算発振器1の端子T1,T2 に入力信号が入力され、端
子T3,T4 間に論理積演算発振器1用の電源電圧(E)
が印加され、端子T5 に増幅器2用の電源電圧(V)が
印加され、端子T4 をアース端子とし、整流回路3の出
力端子T6,T7 間の信号を当該論理積回路の出力として
いる。論理積演算発振器1は、第1図では本出願人と同
一人が出願人の一人となっている実開昭55−7967
2号公報で公開されているウインドウコンパレータ回路
を2個縦属接続することによって2入力ウインドウコン
パレータ論理積演算発振器としている。第1図の2入力
ウインドウコンパレータ論理積演算発振器は、2個のウ
インドウコンパレータ回路10 ,11を従属接続して両者の
間に位相反転回路12を挿入して発振できるようにしたも
のであり、本出願人と同一人による特願昭58−175
914号ですでに出願されているものである。
FIG. 1 shows an embodiment of a two-input logical product circuit. In FIG. 1, 1 is a logical product operation oscillator which has upper and lower threshold values and does not oscillate due to a failure of a circuit element, and 2 is an output of the logical product operation oscillator 1. Is a rectifier circuit for rectifying the output of the amplifier 2. In this logical product circuit, input signals are input to the terminals T1 and T2 of the logical product operation oscillator 1, and the power supply voltage (E) for the logical product operation oscillator 1 is provided between the terminals T3 and T4.
Is applied, the power supply voltage (V) for the amplifier 2 is applied to the terminal T5, the terminal T4 is used as the ground terminal, and the signal between the output terminals T6 and T7 of the rectifier circuit 3 is used as the output of the AND circuit. As for the logical product operation oscillator 1, in FIG. 1, the same applicant as the applicant is one of the applicants.
Two window comparator circuits disclosed in Japanese Patent Publication No. 2 are cascade-connected to form a two-input window comparator AND operation oscillator. The two-input window comparator AND logical operation oscillator shown in FIG. 1 is a system in which two window comparator circuits 10 and 11 are connected in cascade and a phase inversion circuit 12 is inserted between them to oscillate. Japanese Patent Application No. 58-175 by the same person as the applicant
It has already been filed under No. 914.

各ウインドウコンパレータ回路 10,11は上下のしきい値
レベルにより定められた窓を有し、端子T1,T2 への入
力信号のレベルが各々定められた前記窓の範囲内にある
ときだけ論理積演算発振器1は発振し、いずれか一方ま
たは両方の入力信号のレベルが前記窓の範囲外のときま
たは回路が故障したときに発振せず、したがって、回路
の故障に対して出力信号が零となるような非対称誤りの
特性を有する既知の回路である。
Each of the window comparator circuits 10 and 11 has a window defined by upper and lower threshold levels, and a logical product operation is performed only when the levels of the input signals to the terminals T1 and T2 are within the defined range of the windows. The oscillator 1 oscillates and does not oscillate when the level of one or both of the input signals is out of the range of the window or when the circuit fails, so that the output signal becomes zero with respect to the circuit failure. It is a known circuit having a characteristic of asymmetrical error.

各ウインドウコンパレータ回路 10,11は、図示の例では
直列に接続された3個のトランジスタQ1,Q2,Q3 又は
Q5,Q6,Q7 と、8個の抵抗R1,R2,R3,R4,R5,R6,
R7,R8 又はR11,R12,R13,R14,R15,R16,R
17,R18とで構成されている。トランジスタQ2 とQ1,
Q3 及びQ6 とQ5,Q7 は、相補の関係にあるトランジ
スタであり、ここではQ2 とQ6 は電源電位(E)とす
る増幅器の役割りをしている。
Each window comparator circuit 10, 11 has three transistors Q1, Q2, Q3 or Q5, Q6, Q7 connected in series and eight resistors R1, R2, R3, R4, R5, R6 in the illustrated example. ,
R7, R8 or R11, R12, R13, R14, R15, R16, R
It is composed of 17 and R18. Transistors Q2 and Q1,
Q3 and Q6, and Q5 and Q7 are complementary transistors, and here, Q2 and Q6 play the role of an amplifier having a power supply potential (E).

ウインドウコンパレータ回路10のトランジスタQ1 のベ
ースにはウインドウコンパレータ回路11のトランジスタ
Q7 の出力がコレクタ抵抗R16,R17により分圧されて
入力され、トランジスタQ2 のベースにはトランジスタ
Q1 の出力が抵抗R2 ,R3 により端子T3 への電源入
力のレベルシフト分を含めて分圧されて入力され、トラ
ンジスタQ3 のベースにはトランジスタQ2 の出力が抵
抗R4,,R5 により分圧されて入力されており、トラン
ジスタQ3 の出力はコレクタ抵抗R6,,R7 で分圧され
て抵抗R8 を介して位相反転回路12に供給される。この
ウインドウコンパレータ回路10は、端子T3 への電源入
力(E)、端子T1 への入力をI1 、抵抗R1,R2,R3,
R6,R7 の抵抗値を各々R1,R2,R3,R6,R7 とする
と、 (R1 +R2 +R3 )E/R3 <I1 I1 <(R6 +R7 )E/R7 が発振の条件となる。
The output of the transistor Q7 of the window comparator circuit 11 is divided by collector resistors R16 and R17 and input to the base of the transistor Q1 of the window comparator circuit 10. The output of the transistor Q1 is input to the base of the transistor Q2 by the resistors R2 and R3. The voltage is input including the level shift of the power input to the terminal T3, and the output of the transistor Q2 is input to the base of the transistor Q3 after being divided by the resistors R4 and R5. Is divided by collector resistors R6, R7 and supplied to the phase inversion circuit 12 via the resistor R8. The window comparator circuit 10 has a power input (E) to the terminal T3, an input to the terminal T1 of I1, resistors R1, R2, R3,
Assuming that the resistance values of R6 and R7 are R1, R2, R3, R6 and R7 respectively, the condition for oscillation is (R1 + R2 + R3) E / R3 <I1 I1 <(R6 + R7) E / R7.

ここに、(R1+R2+R3 )E/R3 と(R6+R7)E/R
7 は論理積演算発振器1が発振するための端子T1 の条
件でこのしきい値間隔は端子T1 の窓と呼ぶ。(R1+R
2+R3 )E/R3 は発振の下限のしきい値、(R6+R7)
E/R7 は発振の上限のしきい値となる。
Where (R1 + R2 + R3) E / R3 and (R6 + R7) E / R
Reference numeral 7 is a condition of the terminal T1 for oscillating the logical product operation oscillator 1, and this threshold interval is called a window of the terminal T1. (R1 + R
2 + R3) E / R3 is the lower threshold of oscillation, (R6 + R7)
E / R7 is the upper threshold value of oscillation.

ウインドウコンパレータ回路11のトランジスタQ5 のベ
ースには位相反転回路12の出力が入力し、トランジスタ
Q6 のベースにはトランジスタQ5 の出力が抵抗R12,
R13により端子T3 への電源入力のレベルシフト分を含
めて分圧されて入力され、トランジスタQ7 のベースに
はトランジスタQ6 の出力が抵抗R14,R15により分圧
されて入力される。このウインドウコンパレータ回路11
は、端子T3 への電源入力を(E)、端子T2 への入力
信号を(12)、抵抗R11,R12,R13,R16,R17の
抵抗値を各々(R11,R12,R13,R16,R17)とする
と、 (R11+R12+R13)E/R13<I2 I2 <(R16+R17)E/R17 が発振の条件となる。ここに、(R11+ R12+ R13)E
/R13と(R16+ R17)E/R17は論理積演算発振器1
が発振するための端子T2 の条件で、このしきい値間隔
は端子T2 の窓と呼ぶ。(R11+ R12+ R13)E/R13
は発振の下限のしきい値、(R16+ R17)E/R17は発
振の上限のしきい値となる。このウインドウコンパレー
タ回路11の出力は、たとえばトランジスタQ6 のコレス
タ出力とすることができる。
The output of the phase inverting circuit 12 is input to the base of the transistor Q5 of the window comparator circuit 11, and the output of the transistor Q5 is input to the base of the transistor Q6.
The voltage is divided and input by R13 including the level shift of the power supply input to the terminal T3, and the output of the transistor Q6 is divided and input by the resistors R14 and R15 to the base of the transistor Q7. This window comparator circuit 11
Is the power input to the terminal T3 (E), the input signal to the terminal T2 is (12), and the resistance values of the resistors R11, R12, R13, R16, R17 (R11, R12, R13, R16, R17). Then, (R11 + R12 + R13) E / R13 <I2 I2 <(R16 + R17) E / R17 is the condition for oscillation. Here, (R11 + R12 + R13) E
/ R13 and (R16 + R17) E / R17 are AND operation oscillator 1
This threshold interval is called the window of the terminal T2 under the condition of the terminal T2 for oscillating. (R11 + R12 + R13) E / R13
Is the lower threshold of oscillation, and (R16 + R17) E / R17 is the upper threshold of oscillation. The output of the window comparator circuit 11 can be the Cholesta output of the transistor Q6, for example.

位相反転回路12は、トランジスタQ4 と2個の抵抗R9,
R10とで構成されている。トランジスタQ4 は、ベース
がウインドウコンパレータ回路10の出力端子に接続さ
れ、コレクタが端子T1 にコレクタ抵抗R9 を介して接
続されているとともに抵抗R10を介してウインドウコン
パレータ回路11のトランジスタQ5 のベースに接続さ
れ、エミッタが端子T3 に接続されている。
The phase inversion circuit 12 includes a transistor Q4 and two resistors R9,
It is composed of R10 and. The transistor Q4 has a base connected to the output terminal of the window comparator circuit 10, a collector connected to the terminal T1 via a collector resistor R9, and a resistor R10 connected to the base of the transistor Q5 of the window comparator circuit 11. , The emitter is connected to terminal T3.

増幅器2は、結合用のコンデンサ20と、その出力側に設
けられた2個の抵抗 21,22と、増幅用のトランジスタ23
と、このトランジスタ23のコレクタ側に設けた抵抗24
と、ベースがトランジスタ23のコレクタに接続されコレ
クタが端子T5 に接続されたトランジスタ25と、トラン
ジスタ23のコレクタとトランジスタ25のエミッタとの間
に設けられたダイオード26とからなり、論理積演算発振
器1の出力がコンデンサ20及び抵抗21を介してトランジ
スタ23のベースに入力し、端子T5 への電源電圧(V)
が抵抗24を介してトランジスタ23のコレクタに入力する
とともにトランジスタ25のコレクタに入力し、トランジ
スタ23のベース側を抵抗22を介して端子T4 、すなわち
アース電位に接続し、トランジスタ23のエミッタを端子
T4 に接続している。端子T5 への電源電圧(V)は、
前記ウインドウコンパレータ回路 10,11の窓の上限のし
きい値よりも高いレベル(電位)に選ばれている。この
増幅器2は、論理積演算発振器1の発振出力により、ト
ランジスタ23及び25がオン・オフして、トランジスタ25
のエミッタの電圧を整流回路3に出力する。従って、こ
の増幅器2の出力信号は、各回路要素20,21,22,23,24,2
5,26のいずれかが故障すると、端子T5 への電源電圧
(V)かアースのいずれかの電位に固定されるか、もし
くは論理積演算発振の出力信号を正常時状態と略同様に
出力する(論理積演算発振器1が発振していない場合は
前記電源電圧(V)かアースのいずれかの電位に固定さ
れる)。この出力信号は上の各回路要素が正常でしかも
論理積演算発振器1が発振しているときだけアース電位
と、電源電圧(V)と整流回路3の負荷で定まる電位の
間で変化する交流出力信号となる(略電源電圧(V)と
アース電位の間で変化する)。
The amplifier 2 includes a coupling capacitor 20, two resistors 21 and 22 provided on the output side thereof, and an amplification transistor 23.
And a resistor 24 provided on the collector side of this transistor 23
And a transistor 25 having a base connected to the collector of the transistor 23 and a collector connected to the terminal T5, and a diode 26 provided between the collector of the transistor 23 and the emitter of the transistor 25. Output is input to the base of transistor 23 via capacitor 20 and resistor 21, and the power supply voltage (V) to terminal T5
Input to the collector of the transistor 23 via the resistor 24 and the collector of the transistor 25, the base side of the transistor 23 is connected via the resistor 22 to the terminal T4, that is, the ground potential, and the emitter of the transistor 23 is connected to the terminal T4. Connected to. The power supply voltage (V) to the terminal T5 is
The level (potential) is selected to be higher than the upper threshold value of the window of the window comparator circuits 10 and 11. In this amplifier 2, the transistors 23 and 25 are turned on and off by the oscillation output of the logical product operation oscillator 1, and the transistor 25
The voltage of the emitter of is output to the rectifier circuit 3. Therefore, the output signal of the amplifier 2 is output to each circuit element 20, 21, 22, 23, 24, 2
If either of 5 and 26 fails, either the power supply voltage (V) to the terminal T5 or the ground potential is fixed, or the output signal of the AND operation oscillation is output in the same manner as in the normal state. (When the AND operation oscillator 1 is not oscillating, it is fixed to either the power supply voltage (V) or the ground potential). This output signal is an AC output that changes between the ground potential and the potential determined by the power supply voltage (V) and the load of the rectifier circuit 3 only when the above circuit elements are normal and the AND operation oscillator 1 is oscillating. It becomes a signal (changes between approximately power supply voltage (V) and ground potential).

整流回路3は、増幅器2の出力、即ち論理積演算発振器
1の発振出力が入力されているときだけ出力ありにな
り、発振出力が入力されていないとき及び回路故障のと
きに出力なしになるフェイルセイフに作られた整流平滑
回路で、入力信号がアース電位にダイオード32を用いて
クランプされている。即ち、図の整流平滑回路は、図示
のように、結合用のコンデンサ30と、その出力側に設け
た2個のダイオード 31,32と、4端子のコンデンサ33と
で構成された公知の倍電圧整流回路であって、電源電位
に重畳されていない。
The rectifier circuit 3 has an output only when the output of the amplifier 2, that is, the oscillation output of the AND logical operation oscillator 1 is input, and is not output when the oscillation output is not input and a circuit failure occurs. A safe rectifying and smoothing circuit in which the input signal is clamped to ground potential using a diode 32. That is, as shown in the figure, the rectifying / smoothing circuit shown in the figure is a known voltage doubler composed of a coupling capacitor 30, two diodes 31 and 32 provided on the output side thereof, and a four-terminal capacitor 33. Rectifier circuit, not superimposed on power supply potential.

この整流回路3の整流出力(Vout)のレベルは、回路
要素 30,31,32,33が正常で、しかも増幅器2からアース
電位と所定レベルの間で変化する信号が入力されている
ときだけ E<Vout<V とすることができ、回路要素30,31,32,33 のいずれかが
短絡又は断線の故障を起すと、略端子T5 に入力される
電源電圧電位(V)又はアース電位となる。
The level of the rectified output (Vout) of the rectifier circuit 3 is E only when the circuit elements 30, 31, 32, 33 are normal and a signal which changes between the ground potential and a predetermined level is input from the amplifier 2. <Vout <V, and when any of the circuit elements 30, 31, 32, and 33 causes a short circuit or disconnection fault, the power source voltage potential (V) or the ground potential is input to the terminal T5. .

この論理積回路において、論理積演算発振器1は端子T
1への入力信号I1が、上限のしきい値を越えていると
トランジスタQ4 がオンのままであり、下限のしきい値
に達していないとトランジスタQ2 がオンのままであ
る。また、端子T2 への入力信号I2 が、上限のしきい
値を越えているとトランジスタQ1 がオンのままであ
り、下限のしきい値に達していないとトランジスタQ6
がオンのままである。
In this AND circuit, the AND operation oscillator 1 has a terminal T
When the input signal I1 to 1 exceeds the upper limit threshold value, the transistor Q4 remains on, and when it does not reach the lower limit threshold value, the transistor Q2 remains on. If the input signal I2 to the terminal T2 exceeds the upper threshold value, the transistor Q1 remains on, and if it does not reach the lower threshold value, the transistor Q6.
Remains on.

しかし、端子T2 への入力信号(I2 )が発振条件を充
足している状態で、端子T1 への入力信号(I1)が発
振条件を充足すると、論理積演算発振器1は、各トラン
ジスタが次のように動作して発振する。すなわち、 Q 2・オフ→Q 3・オフ→Q 4・オン→Q 5・オフ→Q
6・オフ→Q 7・オフ→Q 1・オン→Q 2オン→Q 3・
オン→Q 4・オフ→Q 5・オン→Q 6・オン→…… の過程で発振する。また、端子T1 への入力信号(I1
)が発振条件を充足している状態で、端子T2 への入
力信号(I2 )が発振条件を充足すると、論理積演算発
振器1は、各トランジスタが、Q 6・オフ→Q 7・オフ
→Q 1・オン→Q 2・オン→Q 3・オン→Q 4・オフ→
Q 5・オン→Q 6・オン→Q 7・オン→Q 1・オフ→Q
2・オフ…… の過程で発振する。
However, when the input signal (I1) to the terminal T1 satisfies the oscillation condition while the input signal (I2) to the terminal T2 satisfies the oscillation condition, each of the transistors Works and oscillates. That is, Q 2 · off → Q 3 · off → Q 4 · on → Q 5 · off → Q
6 ・ OFF → Q 7 ・ OFF → Q 1 ・ ON → Q 2 ON → Q 3 ・
It oscillates in the process of ON → Q 4 ・ OFF → Q 5 ・ ON → Q 6 ・ ON → .... In addition, the input signal (I1
) Satisfies the oscillation condition, and the input signal (I2) to the terminal T2 satisfies the oscillation condition, in the AND logic operation oscillator 1, each of the transistors of the logical product operation oscillator 1 is Q 6 OFF → Q 7 OFF → Q. 1 ・ ON → Q 2 ・ ON → Q 3 ・ ON → Q 4 ・ OFF →
Q 5 ・ ON → Q 6 ・ ON → Q 7 ・ ON → Q 1 ・ OFF → Q
2. Off ... Oscillates in the process.

そして、論理積演算発振器1を構成している回路要素R
1 〜R17、Q1 〜Q7 のいずれかに短絡又は断線の故障
が生じても、論理積演算発振器1が発振しない。
Then, the circuit element R that constitutes the logical product operation oscillator 1
Even if one of 1 to R17 and Q1 to Q7 is short-circuited or broken, the AND operation oscillator 1 does not oscillate.

従って、この論理積回路は、入力信号(I1,I2 )のレ
ベルがウインドウコンパレータ回路 10,11の窓内でない
限り論理積演算発振器1が発振せず、整流回路3の出力
端子T6,T7 間に整流出力(Vout)を生じない。そし
て、論理積演算発振器1が発振しているときの整流出力
(Vout)は、 E<Vout<V である。
Therefore, in this logical product circuit, the logical product operation oscillator 1 does not oscillate unless the level of the input signal (I1, I2) is within the window of the window comparator circuits 10, 11, and between the output terminals T6, T7 of the rectifier circuit 3. No rectified output (Vout) is generated. The rectified output (Vout) when the logical product operation oscillator 1 is oscillating is E <Vout <V.

従って、第1図に示す論理積回路に同一の論理積回路を
次段に従属接続して論理回路を構成する場合は、端子T
6 を後続する次段の論理積回路の中の論理積演算発振器
の入力端子T1 又はT2 に接続すればよい。この場合の
論理回路は、論理積演算発振器1として、ウインドウコ
ンパレータ回路 10,11を用い、しかも増幅器2の電源電
位(V)を前記ウインドウコンパレータ回路 10,11の窓
の上限のしきい値よりも高いレベルにしたから、増幅器
2と整流回路3とを交流結合するコンデンサ30に短絡故
障が生じて、たとえ端子T5 の電源電位(V)が整流平
滑回路3に直接入力しても、そのときの整流回路の出力
(Vout)は、前記電源電位(V)になって、次段の論
理積演算発振器1のウインドウコンパレータ回路 10,11
の窓よりも高くなる。これにより、この場合の論理回路
では、後続する論理積回路が発振せず、フェイルセイフ
とすることができる。
Therefore, when the same logical product circuit is cascade-connected to the logical product circuit shown in FIG.
6 may be connected to the input terminal T1 or T2 of the logical product operation oscillator in the subsequent logical product circuit. The logic circuit in this case uses the window comparator circuits 10 and 11 as the logical product operation oscillator 1, and the power supply potential (V) of the amplifier 2 is set to be higher than the upper threshold value of the window of the window comparator circuits 10 and 11. Even if the power supply potential (V) at the terminal T5 is directly input to the rectifying / smoothing circuit 3 due to a short-circuit failure in the capacitor 30 that AC-couples the amplifier 2 and the rectifying circuit 3 because of the high level, The output (Vout) of the rectifier circuit becomes the power supply potential (V), and the window comparator circuit 10, 11 of the AND operation oscillator 1 of the next stage.
Higher than the windows. As a result, in the logic circuit in this case, the subsequent AND circuit does not oscillate, and the fail-safe operation can be achieved.

なお、論理積演算発振器1の電源(E)は増幅器の電源
電位(V)をたとえば抵抗とツェナーダイオードを用い
て分圧してツェナーダイオードの端子電圧を論理積演算
発振器1の電源とする(ツェナーダイオードの端子電圧
を端子T3,T4 の電源とする)公知の方法を用いれば、
第1図の論理積回路は電源電圧Vの1電源回路とするこ
とができる。
The power supply (E) of the logical product operation oscillator 1 divides the power supply potential (V) of the amplifier using, for example, a resistor and a Zener diode, and the terminal voltage of the Zener diode is used as the power supply of the logical product operation oscillator 1 (Zener diode). The terminal voltage of is used as the power source of terminals T3 and T4)
The AND circuit of FIG. 1 can be one power supply circuit of the power supply voltage V.

そうすれば、図1の論理積回路を用いた論理演算回路は
電源電圧Vの電源回路となり、かつ、論理積回路間は、
第1図3で示すように、アース電位にクランプされた整
流回路を介して結合され電源枠内だけで信号が伝達され
る演算回路とすることができる。
Then, the logical operation circuit using the logical product circuit of FIG. 1 becomes a power supply circuit of the power supply voltage V, and between the logical product circuits,
As shown in FIG. 1 and FIG. 3, the arithmetic circuit may be coupled through a rectifier circuit clamped to the ground potential and a signal may be transmitted only within the power supply frame.

発明の効果 以上のように本発明は、入力信号に対し上下にしきい値
レベルを有し、かつ、回路要素の故障で発振しないウイ
ンドウコンパレータ回路を論理積演算発振器として用
い、前記論理積演算発振器の出力信号を増幅するための
増幅器の電源電位を前記ウインドウコンパレータ回路の
上限のしきい値レベルよりも高いレベルにして整流回路
を後続させ論理積回路を構成したから、前記ウインドウ
コンパレータ回路の発振開始電圧を電源電圧の枠内にす
ることができ、整流回路をその出力を前記電源電圧にク
ランプするような倍電圧整流回路としないで、フェイル
セイフに論理積演算回路を構成することができる。
EFFECTS OF THE INVENTION As described above, the present invention uses a window comparator circuit having a threshold level above and below an input signal and not oscillating due to a failure of a circuit element as an AND operation oscillator. Since the power supply potential of the amplifier for amplifying the output signal is set to a level higher than the upper limit threshold level of the window comparator circuit and the rectifier circuit is followed by the AND circuit, the oscillation start voltage of the window comparator circuit is formed. Can be within the frame of the power supply voltage, and the AND operation circuit can be configured in a fail-safe manner without using the rectification circuit as a voltage doubler rectification circuit that clamps its output to the power supply voltage.

また、前段に設ける処理回路の出力レベルを論理積演算
発振器のしきい値より高くし、前記出力レベルを定電圧
回路により前記しきい値まで下げて前記論理積演算発振
器の入力とすれば、定電圧回路が万一故障してその出力
レベルが前記しきい値よりも高くなっても、前記論理積
演算発振器に出力を生じないので、従来のように発振回
路及び整流回路を前段に設けることがなく、一般の処理
回路の直流出力を入力とすることができる効果がある。
Further, if the output level of the processing circuit provided in the preceding stage is made higher than the threshold value of the logical product operation oscillator and the output level is lowered to the threshold value by the constant voltage circuit to be the input of the logical product operation oscillator, it becomes constant. Even if the voltage circuit should fail and its output level becomes higher than the threshold value, no output is generated in the AND logical operation oscillator. Therefore, an oscillator circuit and a rectifier circuit may be provided in the previous stage as in the conventional case. Instead, there is an effect that the DC output of a general processing circuit can be input.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明にかかる論理積回路の一実施例を示す図
である。 1:論理積演算発振器、 2:増幅器、 3:整流回路、 10:ウインドウコンパレータ。
FIG. 1 is a diagram showing an embodiment of a logical product circuit according to the present invention. 1: Logical AND operation oscillator, 2: Amplifier, 3: Rectifier circuit, 10: Window comparator.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】(イ)入力信号に対し上限と下限のしきい
値をもち、前記入力信号がこの上限と下限のしきい値間
にあるときのみ発振して交流を出力し、回路を構成する
要素に故障が生じたときには発振しない論理積演算発振
器と、 (ロ)前記論理積演算発振器の上限のしきい値より高い
電源電位をもち、前記論理積演算発振器の出力信号を増
幅するための増幅回路と、 (ハ)前記増幅回路の出力信号を電源の零電位にクラン
プして整流して出力する整流回路と、 で構成され、 (ニ)前記論理積演算発振器の上限のしきい値を前記増
幅回路の電源電位より低レベルに設定した、ことを特徴
とする論理積回路。
(A) An input signal has upper and lower threshold values, and oscillates and outputs an alternating current only when the input signal is between the upper and lower threshold values to form a circuit. A logical product operation oscillator that does not oscillate when a failure occurs in an element, and (b) a power supply potential higher than the upper limit threshold value of the logical product operation oscillator for amplifying an output signal of the logical product operation oscillator. An amplifier circuit; and (c) a rectifier circuit that clamps the output signal of the amplifier circuit to the zero potential of the power supply and rectifies the output signal, and (d) sets the upper limit threshold of the AND operation oscillator to An AND circuit that is set to a level lower than the power supply potential of the amplifier circuit.
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