JPH0653492A - Semiconductor device and fabrication thereof - Google Patents
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- JPH0653492A JPH0653492A JP20261792A JP20261792A JPH0653492A JP H0653492 A JPH0653492 A JP H0653492A JP 20261792 A JP20261792 A JP 20261792A JP 20261792 A JP20261792 A JP 20261792A JP H0653492 A JPH0653492 A JP H0653492A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関わり、特に、ＭＯＳ（Metal Oxide Semicond
uctor ）型の半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and its manufacturing method, and more particularly to a MOS (Metal Oxide Semicond
uctor) type semiconductor device and its manufacturing method.
【０００２】[0002]
【従来の技術】従来、ＭＯＳ型半導体装置のゲート酸化
膜の膜厚は、ゲート酸化条件により一義的に決定される
ため、ゲート酸化後に、ゲート酸化膜の膜厚を修正する
ことができなかった。従って、前記ゲート酸化膜を形成
した後に、例えば、フッ化タングステン（ＷＦ6 ）を用
いて、タングステンシリサイド膜を形成する場合、前記
フッ素がゲート酸化膜内に侵入して、当該ゲート酸化膜
の膜厚を必要以上に厚くするなど、前記ゲート酸化膜の
膜厚にバラツキが生じるという問題があった。これは、
Ｋ．Ｃ．Ｓａｒａｓｗａｔらにより、ゲート酸化膜内に
フッ素が存在すると、その後の熱処理工程により、当該
ゲート酸化膜の膜厚が増加するという報告により明らか
である（Symp.VLSI Tech.Technical Digest ５１頁、１
９８９年発行）。なお、図８に、フッ素のゲート酸化膜
へのドーズ量とゲート酸化膜の膜厚増加との関係を示
す。2. Description of the Related Art Conventionally, since the thickness of a gate oxide film of a MOS type semiconductor device is uniquely determined by the gate oxidation condition, it is impossible to correct the thickness of the gate oxide film after the gate oxidation. . Therefore, when the tungsten silicide film is formed by using, for example, tungsten fluoride (WF 6 ) after forming the gate oxide film, the fluorine enters the gate oxide film to form a film of the gate oxide film. There is a problem in that the thickness of the gate oxide film varies, for example, when the thickness is increased more than necessary. this is,
K. C. It is clear from the report by Sarasat et al. That the presence of fluorine in the gate oxide film increases the film thickness of the gate oxide film by the subsequent heat treatment step (Symp. VLSI Tech. Technical Digest 51, 1).
Published 989). Note that FIG. 8 shows the relationship between the dose amount of fluorine to the gate oxide film and the increase in the film thickness of the gate oxide film.
【０００３】このため、前記ゲート酸化膜の膜厚増加を
考慮して、当該膜厚のバラツキを吸収する（緩和する）
様なデバイス設計を行っている。また、同一半導体基板
上に、複数の膜厚を有するゲート酸化膜が必要なデバイ
スでは、通常、第１のゲート酸化膜を介して第１のゲー
ト電極を形成した後、前記第１のゲート酸化膜と膜厚が
異なる第２のゲート酸化膜を形成し、この第２のゲート
酸化膜上に第２のゲート電極を形成する方法をとってい
る。即ち、前記ゲート酸化膜は、その膜厚毎にゲート酸
化を行って形成した後、ゲート電極を形成する方法をと
っていた。Therefore, in consideration of the increase in the film thickness of the gate oxide film, the variation in the film thickness is absorbed (relieved).
We are designing such devices. Further, in a device that requires a gate oxide film having a plurality of film thicknesses on the same semiconductor substrate, usually, after forming a first gate electrode through the first gate oxide film, the first gate oxide film is formed. A method of forming a second gate oxide film having a film thickness different from that of the film and forming a second gate electrode on the second gate oxide film is adopted. That is, the gate oxide film is formed by performing gate oxidation for each film thickness and then forming the gate electrode.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、前記従
来例のように、ゲート酸化膜の膜厚のバラツキを吸収す
るデバイス設計を行うと、デバイスの性能を低下させる
という問題があった。また、前記膜厚のバラツキが特に
ひどい場合は、そのゲート酸化膜をエッチングして除去
し、再びゲート酸化膜を形成する方法を行う必要がある
が、この方法を行うとフィールド酸化膜も同時にエッチ
ングされるため、当該フィールド酸化膜の膜厚が薄くな
り、素子分離性能が低下するという問題があった。さら
に、この方法は、手間がかかり、生産性を低下させると
共に、製造コストを増加させるという問題もあった。However, when the device design that absorbs the variation in the film thickness of the gate oxide film is performed as in the conventional example, there is a problem that the device performance is deteriorated. Further, if the variation in the film thickness is particularly severe, it is necessary to perform a method of etching and removing the gate oxide film and forming the gate oxide film again. However, when this method is performed, the field oxide film is also etched at the same time. Therefore, there is a problem that the field oxide film becomes thin and the element isolation performance is deteriorated. Further, this method has problems that it is time-consuming, the productivity is lowered, and the manufacturing cost is increased.
【０００５】また、同一半導体基板上に、異なる膜厚を
有するゲート酸化膜が必要なデバイスでは、ゲート電極
材料の堆積、パターニングは、それぞれのゲート酸化膜
が形成された後に行うため、工程が複雑になるという問
題があった。本発明は、このような問題を解決すること
を課題とするものであり、複雑な工程を行うことなく、
ゲート酸化後のゲート酸化膜の膜厚を高精度で修正する
ことが可能な半導体装置及びその製造方法を提供するこ
とを目的とする。Further, in a device which requires a gate oxide film having a different film thickness on the same semiconductor substrate, the gate electrode material is deposited and patterned after each gate oxide film is formed, so that the process is complicated. There was a problem of becoming. The present invention aims to solve such a problem, without performing complicated steps,
An object of the present invention is to provide a semiconductor device and a manufacturing method thereof capable of correcting the film thickness of a gate oxide film after gate oxidation with high accuracy.
【０００６】[0006]
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板上に、ゲート酸化膜を介して
形成したゲート電極を複数有する半導体装置において、
前記ゲート酸化膜の少なくとも一つは、フッ素を含有し
てなると共に、他のゲート酸化膜と異なる膜厚で形成さ
れてなることを特徴とする半導体装置を提供するもので
ある。To achieve this object, the present invention provides a semiconductor device having a plurality of gate electrodes formed on a semiconductor substrate with a gate oxide film interposed therebetween.
At least one of the gate oxide films contains fluorine and is formed to have a film thickness different from that of other gate oxide films.
【０００７】また、半導体基板上に、ゲート酸化膜を介
して形成したゲート電極を有する半導体装置において、
前記ゲート酸化膜は、フッ素を含有してなることを特徴
とする半導体装置を提供するものである。そして、半導
体基板上に酸化膜を形成する第１工程と、前記酸化膜上
に導電膜を形成する第２工程と、前記導電膜が形成され
た酸化膜または前記導電膜の所望領域に、選択的にフッ
素をイオン注入する第３工程と、前記イオン注入後の半
導体基板に熱処理を行う第４工程と、を含むことを特徴
とする半導体装置の製造方法を提供するものである。Further, in a semiconductor device having a gate electrode formed on a semiconductor substrate via a gate oxide film,
The gate oxide film is provided with a fluorine-containing semiconductor device. Then, a first step of forming an oxide film on the semiconductor substrate, a second step of forming a conductive film on the oxide film, and a selected area of the oxide film on which the conductive film is formed or the conductive film are selected. The present invention provides a method for manufacturing a semiconductor device, which comprises a third step of ion-implanting fluorine, and a fourth step of heat-treating the semiconductor substrate after the ion-implantation.
【０００８】[0008]
【作用】請求項１記載の発明に係る半導体装置は、ゲー
ト酸化膜の少なくとも一つが、フッ素を含有してなるた
め、フッ素が含有されているゲート酸化膜の膜厚を、フ
ッ素が含有されてないゲート酸化膜の膜厚より厚くする
ことができる。即ち、ゲート酸化膜に含有したフッ素の
量（フッ素ドーズ量）により、当該ゲート酸化膜の膜厚
を精度良く制御し、決定することができる。従って、簡
単に、同一半導体基板上に、異なる膜厚を有するゲート
酸化膜が形成された半導体装置を提供することができ
る。In the semiconductor device according to the first aspect of the present invention, since at least one of the gate oxide films contains fluorine, the film thickness of the gate oxide film containing fluorine does not include fluorine. It can be thicker than the thickness of the non-existing gate oxide. That is, the film thickness of the gate oxide film can be accurately controlled and determined by the amount of fluorine contained in the gate oxide film (fluorine dose amount). Therefore, it is possible to easily provide a semiconductor device in which gate oxide films having different film thicknesses are formed on the same semiconductor substrate.
【０００９】また、請求項２記載の発明に係る半導体装
置は、ゲート酸化後、光学的に酸化膜厚を測定し、所望
の酸化膜厚との差分の膜厚を増やすため、増膜に対応し
た量のフッ素をゲート酸化膜に含ませ、熱処理を行うこ
とにより、当該ゲート酸化膜の膜厚を精度良く制御して
決定することができる。そして、請求項３記載の発明に
よれば、前記導電膜が形成された酸化膜の所望領域また
は、前記導電膜の所望領域に、選択的にフッ素をイオン
注入した後、熱処理することで、当該酸化膜の膜厚を精
度良く制御することができる。従って、プロセスマージ
を小さくとったデバイス設計が可能となり、デバイスの
性能を向上することができる。In the semiconductor device according to the second aspect of the present invention, after the gate oxidation, the oxide film thickness is optically measured and the film thickness that is the difference from the desired oxide film thickness is increased. By including the above-mentioned amount of fluorine in the gate oxide film and performing heat treatment, the film thickness of the gate oxide film can be accurately controlled and determined. According to the invention as set forth in claim 3, fluorine is selectively ion-implanted into a desired region of the oxide film on which the conductive film is formed or a desired region of the conductive film, followed by heat treatment. The thickness of the oxide film can be controlled accurately. Therefore, a device design with a small process merge can be performed, and the device performance can be improved.
【００１０】また、同一半導体基板上に、異なる膜厚を
有するゲート酸化膜が形成された半導体装置では、前記
フッ素のイオン注入量により、ゲート酸化膜の膜厚を任
意に決定することができるため、複雑な工程を行うこと
なく、膜厚が異なるゲート酸化膜を形成することができ
る。またさらに、前記フッ素は、導電膜を通して注入す
るため、フォト工程やイオン注入工程時に発生する汚染
がゲート酸化膜中に侵入することがない。従って、前記
ゲート酸化膜は、前記汚染に起因したチャージアップに
よる破壊や劣化が発生することがない。Further, in a semiconductor device in which gate oxide films having different film thicknesses are formed on the same semiconductor substrate, the film thickness of the gate oxide film can be arbitrarily determined by the ion implantation amount of fluorine. It is possible to form gate oxide films having different film thicknesses without performing complicated steps. Furthermore, since the fluorine is implanted through the conductive film, contamination generated during the photo process or the ion implantation process does not enter the gate oxide film. Therefore, the gate oxide film will not be destroyed or deteriorated due to charge-up due to the contamination.
【００１１】[0011]
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。図１ないし図７は、本発明の実施例
に係る半導体装置の製造工程の一部を示す部分断面図で
ある。図１に示す工程では、Ｐ型の半導体基板１に、公
知の方法でＮウエル３及びＰウエル２を形成した後、当
該半導体基板１上に、パッド酸化膜６を形成する。次
に、前記パッド酸化膜６の活性領域（トランジスタとな
る領域）となる部分に、窒化膜を選択的に形成する。次
いで、前記窒化膜をマスクとして、前記Ｐウエル２領域
に、チャネルストッパ用のイオンを注入し、チャネルス
トッパ部４を形成する。その後、選択酸化技術により、
前記半導体基板１の素子分離領域上に、膜厚が６００ｎ
ｍ程度のフィールド酸化膜７を形成する。Embodiments of the present invention will now be described with reference to the drawings. 1 to 7 are partial cross-sectional views showing a part of the manufacturing process of the semiconductor device according to the embodiment of the invention. In the step shown in FIG. 1, after the N well 3 and the P well 2 are formed on the P type semiconductor substrate 1 by a known method, the pad oxide film 6 is formed on the semiconductor substrate 1. Next, a nitride film is selectively formed in a portion of the pad oxide film 6 which will be an active region (a region to be a transistor). Then, using the nitride film as a mask, channel stopper ions are implanted into the P well 2 region to form a channel stopper portion 4. After that, by selective oxidation technology,
A film thickness of 600 n is formed on the element isolation region of the semiconductor substrate 1.
A field oxide film 7 of about m is formed.
【００１２】次いで、図２に示す工程では、図１に示す
工程で得たパッド酸化膜６に、熱酸化を行い、前記半導
体基板１上に膜厚が１５ｎｍ程度のゲート酸化膜８を形
成した後、しきい値調整用のボロンをイオン注入する。
次に、前記ゲート酸化膜８上に、ＣＶＤ（Chemical Vap
or Deposition ）法により、６２０℃程度の温度で、膜
厚が３５０ｎｍ程度の多結晶シリコン膜を堆積し、多結
晶シリコン膜からなる導電膜９を形成する。その後、前
記導電膜９に、リンをドーピングし、当該導電膜９を低
抵抗化する。この時、ソースガスとして、ＰＯＣｌ3 を
使用した。Then, in the step shown in FIG. 2, the pad oxide film 6 obtained in the step shown in FIG. 1 is thermally oxidized to form a gate oxide film 8 having a thickness of about 15 nm on the semiconductor substrate 1. Then, boron for threshold value adjustment is ion-implanted.
Next, a CVD (Chemical Vap) is formed on the gate oxide film 8.
or Deposition) method, a polycrystalline silicon film having a film thickness of about 350 nm is deposited at a temperature of about 620 ° C. to form a conductive film 9 made of the polycrystalline silicon film. Then, the conductive film 9 is doped with phosphorus to reduce the resistance of the conductive film 9. At this time, POCl 3 was used as the source gas.
【００１３】次に、図３に示す工程では、図２に示す工
程で得た導電膜９上に、フォトレジスト膜を塗布した
後、これをパターニングし、最も薄い膜厚で形成したい
ゲート酸化膜８を有するＭＯＳトランジスタ部上に前記
フォトレジスト膜が残存したフォトレジストパターン１
０を形成する。次に、前記フォトレジストパターン１０
をマスクとして、ゲート酸化膜８にフッ素をイオン注入
する。このようにして、フッ素が導入されたゲート酸化
膜１１を形成した。Next, in the step shown in FIG. 3, after applying a photoresist film on the conductive film 9 obtained in the step shown in FIG. 2, the photoresist film is patterned to form the thinnest gate oxide film. Photoresist pattern 1 in which the photoresist film remains on the MOS transistor portion having 8
Form 0. Next, the photoresist pattern 10
Fluorine is ion-implanted into the gate oxide film 8 using the as a mask. Thus, the gate oxide film 11 into which fluorine was introduced was formed.
【００１４】次いで、図４に示す工程では、図３に示す
工程で得たフォトレジストパターン１０を除去した後、
前記導電膜９上に、公知のゲート電極形成用パターンを
形成し、これをマスクとして、導電膜９、ゲート酸化膜
８及びフッ素が導入されたゲート酸化膜１１に、異方性
エッチングを行い、ＭＯＳトランジスタのゲート電極１
２〜１５を形成する。このようにして、前記半導体基板
１のＰウエル２領域にＮ型ＭＯＳトランジスタ部を、Ｎ
ウエル３領域にＰ型ＭＯＳトランジスタ部を形成した。
次に、前記ゲート電極形成用パターンをマスクとして、
半導体基板１のＮ型ＭＯＳトランジスタ部に、不純物と
して、比較的濃度の低いリンをイオン注入し、Ｎ- 拡散
層１６を形成する。同様に、前記ゲート電極形成用パタ
ーンをマスクとして、前記半導体基板１のＰ型ＭＯＳト
ランジスタ部に、不純物として、比較的濃度の低いボロ
ンをイオン注入し、Ｐ- 拡散層１７を形成する。Next, in the step shown in FIG. 4, after removing the photoresist pattern 10 obtained in the step shown in FIG.
A known pattern for forming a gate electrode is formed on the conductive film 9, and the conductive film 9, the gate oxide film 8 and the gate oxide film 11 into which fluorine is introduced are anisotropically etched using this as a mask. Gate electrode 1 of MOS transistor
2 to 15 are formed. In this way, the N-type MOS transistor portion is formed in the P well 2 region of the semiconductor substrate 1,
A P-type MOS transistor portion was formed in the well 3 region.
Next, using the gate electrode forming pattern as a mask,
Phosphorus having a relatively low concentration is ion-implanted as an impurity into the N-type MOS transistor portion of the semiconductor substrate 1 to form an N − diffusion layer 16. Similarly, using the gate electrode forming pattern as a mask, boron having a relatively low concentration is ion-implanted as an impurity into the P-type MOS transistor portion of the semiconductor substrate 1 to form the P − diffusion layer 17.
【００１５】次に、図５に示す工程では、ＣＶＤ法によ
り、図４に示す工程で得たゲート電極１２〜１５上及び
露出した半導体基板１上に、膜厚が２００ｎｍ程度のシ
リコン酸化膜を堆積する。次いで、前記シリコン酸化膜
をエッチバックし、ゲート酸化膜８、フッ素が導入され
たゲート酸化膜１１、及びこれらの上に形成されたゲー
ト電極１２〜１５の側面に、サイドウォール１８を形成
する。次に、前記ゲート電極１２〜１５及びサイドウォ
ール１８をマスクとして、半導体基板１のＮ型ＭＯＳト
ランジスタ部に、不純物として比較的濃度の濃いリンを
イオン注入し、Ｎ+ 拡散層１９を形成する。さらに同様
に、前記ゲート電極１２〜１５及びサイドウォール１８
をマスクとして、前記半導体基板１のＰ型ＭＯＳトラン
ジスタ部に、不純物として比較的濃度の濃いボロンをイ
オン注入し、Ｐ+ 拡散層２０を形成する。その後、前記
半導体基板１に、９００℃で１０分間熱処理を行い、前
記拡散層の活性化を行う。この熱処理により、前記フッ
素が導入されたゲート酸化膜１１の膜厚がゲート酸化膜
８の膜厚より、前記工程で行ったフッ素のイオン注入量
に応じて厚くなった。このように、簡単な工程で、異な
る膜厚を有するゲート酸化膜を形成することができた。Next, in the step shown in FIG. 5, a silicon oxide film having a thickness of about 200 nm is formed on the gate electrodes 12 to 15 obtained in the step shown in FIG. 4 and the exposed semiconductor substrate 1 by the CVD method. accumulate. Then, the silicon oxide film is etched back to form sidewalls 18 on the side surfaces of the gate oxide film 8, the gate oxide film 11 into which fluorine is introduced, and the gate electrodes 12 to 15 formed thereon. Next, using the gate electrodes 12 to 15 and the sidewall 18 as a mask, phosphorus having a relatively high concentration as an impurity is ion-implanted into the N-type MOS transistor portion of the semiconductor substrate 1 to form an N + diffusion layer 19. Further, similarly, the gate electrodes 12 to 15 and the sidewall 18 are formed.
Is used as a mask to ion-implant boron having a relatively high concentration as an impurity into the P-type MOS transistor portion of the semiconductor substrate 1 to form a P + diffusion layer 20. Then, the semiconductor substrate 1 is heat-treated at 900 ° C. for 10 minutes to activate the diffusion layer. By this heat treatment, the film thickness of the gate oxide film 11 into which the fluorine was introduced became thicker than the film thickness of the gate oxide film 8 in accordance with the amount of fluorine ion implantation performed in the above step. Thus, it was possible to form gate oxide films having different film thicknesses by a simple process.
【００１６】次いで、図６に示す工程では、ＣＶＤ法に
より、図５に示す工程で得たゲート電極１２〜１５上、
サイドウォール１８上、露出している半導体基板１上
に、４３０℃で、膜厚が１００ｎｍ程度のシリコン酸化
膜２１を形成する。次に、前記シリコン酸化膜２１上
に、ＣＶＤ法により、４３０℃程度の温度で、膜厚が３
００ｎｍ程度のボロン−リンガラス（ＢＰＳＧ）膜２２
を形成した後、窒素雰囲気中で９００℃、３０分間熱処
理し、当該ボロン−リンガラス膜２２をリフローさせ
る。このようにして、シリコン酸化膜２１及びボロン−
リンガラス膜２２からなる層間絶縁膜２３を形成した。Then, in a step shown in FIG. 6, a CVD method is performed on the gate electrodes 12 to 15 obtained in the step shown in FIG.
A silicon oxide film 21 having a thickness of about 100 nm is formed at 430 ° C. on the sidewall 18 and the exposed semiconductor substrate 1. Next, a film having a thickness of 3 is formed on the silicon oxide film 21 by a CVD method at a temperature of about 430 ° C.
Boron-phosphorus glass (BPSG) film 22 of about 00 nm
After the formation, a heat treatment is performed at 900 ° C. for 30 minutes in a nitrogen atmosphere to reflow the boron-phosphorus glass film 22. In this way, the silicon oxide film 21 and the boron-
An interlayer insulating film 23 made of the phosphor glass film 22 was formed.
【００１７】次に、図７に示す工程では、図６に示す工
程で得た層間絶縁膜２３に、Ｎ+ 拡散層１９及びＰ+ 拡
散層２０と接続するためのコンタクト孔を開口しする。
その後、前記コンタクト孔が開口された層間絶縁膜２３
上及び露出した半導体基板１上に、アルミミウム合金を
スパッタ法により堆積し、これに所望のパターニングを
行い、配線２４を形成する。Next, in the step shown in FIG. 7, a contact hole for connecting to the N + diffusion layer 19 and the P + diffusion layer 20 is opened in the interlayer insulating film 23 obtained in the step shown in FIG.
After that, the interlayer insulating film 23 having the contact holes opened
An aluminum alloy is deposited on the upper and exposed semiconductor substrate 1 by a sputtering method, and desired patterning is performed on the aluminum alloy to form the wiring 24.
【００１８】その後、所望の工程を行い、半導体装置を
完成する。なお、本実施例では、ゲート酸化膜８にフッ
素をイオン注入して、フッ素が導入されたゲート酸化膜
１１を形成したが、これに限らず、導電膜９にフッ素を
イオン注入しても、後の熱処理工程により、当該フッ素
がゲート酸化膜８内に拡散し、フッ素が導入されたゲー
ト酸化膜１１を形成することができる。Thereafter, desired steps are performed to complete the semiconductor device. In this embodiment, fluorine is ion-implanted into the gate oxide film 8 to form the gate oxide film 11 into which fluorine is introduced. However, the present invention is not limited to this. By the subsequent heat treatment step, the fluorine can be diffused into the gate oxide film 8 to form the gate oxide film 11 into which the fluorine is introduced.
【００１９】また、本実施例では、ゲート電極１２〜１
５を形成する導電膜９として、多結晶シリコン膜を使用
したが、これに限らず、ゲート電極形成材料としては、
ポリサイド膜や高融点金属膜などの導電膜を使用しても
よい。そして、本実施例では、リンをイオン注入して、
Ｎ- 拡散層１６及びＮ+ 拡散層１９を形成したが、これ
に限らず、ヒ素など、他のＮ型不純物をイオン注入し
て、Ｎ- 拡散層１６及びＮ+ 拡散層１９を形成してもよ
い。Further, in this embodiment, the gate electrodes 12 to 1
Although a polycrystalline silicon film is used as the conductive film 9 for forming 5, the invention is not limited to this, and as the gate electrode forming material,
A conductive film such as a polycide film or a refractory metal film may be used. Then, in this embodiment, phosphorus is ion-implanted,
Although the N − diffusion layer 16 and the N + diffusion layer 19 are formed, the present invention is not limited to this, and other N type impurities such as arsenic are ion-implanted to form the N − diffusion layer 16 and the N + diffusion layer 19. Good.
【００２０】また、本実施例では、ボロンをイオン注入
して、Ｐ- 拡散層１７及びＰ+ 拡散層２０を形成した
が、これに限らず、ガリウムなど、他のＰ型不純物をイ
オン注入して、Ｐ- 拡散層１７及びＰ+ 拡散層２０を形
成してもよい。そして、配線２４を形成する材料は、ア
ルミニウム合金の他、アルミニウム多層膜など、任意に
選択してよい。In this embodiment, boron is ion-implanted to form the P − diffusion layer 17 and the P + diffusion layer 20, but the present invention is not limited to this, and other P-type impurities such as gallium are ion-implanted. Thus, the P − diffusion layer 17 and the P + diffusion layer 20 may be formed. The material for forming the wiring 24 may be arbitrarily selected from aluminum alloys, aluminum multilayer films, and the like.
【００２１】さらに、本実施例では、２種類の膜厚を有
するゲート酸化膜を形成する場合について説明したが、
フォトレジストパターン１０を代えて繰り返しフッ素を
イオン注入することで、２種類以上の膜厚を有するゲー
ト酸化膜を形成することもできる。また、同一の膜厚を
有するゲート酸化膜の膜厚制御を行うことも可能であ
る。Further, in this embodiment, the case where the gate oxide film having two kinds of film thickness is formed has been described.
It is also possible to form a gate oxide film having two or more kinds of film thicknesses by repeatedly implanting fluorine ions by replacing the photoresist pattern 10. It is also possible to control the film thickness of the gate oxide film having the same film thickness.
【００２２】[0022]
【発明の効果】以上説明したように、本発明に係る半導
体装置は、ゲート酸化膜の少なくとも一つが、フッ素を
含有してなるため、フッ素が含有されているゲート酸化
膜の膜厚を、フッ素が含有されてないゲート酸化膜の膜
厚より厚くすることができる。従って、ゲート酸化膜に
含有したフッ素の量により、当該ゲート酸化膜の膜厚を
精度良く制御することができるため、複雑な工程を行う
ことなく、ゲート酸化膜のダメージが抑制され、且つ、
同一半導体基板上に、膜厚が異なるゲート酸化膜が形成
された半導体装置を提供することができる。また、同一
の膜厚を有するゲート酸化膜の膜厚制御を行うことも可
能となる。As described above, in the semiconductor device according to the present invention, since at least one of the gate oxide films contains fluorine, the thickness of the gate oxide film containing fluorine is It can be made thicker than the film thickness of the gate oxide film not containing. Therefore, the film thickness of the gate oxide film can be accurately controlled by the amount of fluorine contained in the gate oxide film, so that damage to the gate oxide film is suppressed without performing complicated steps, and
It is possible to provide a semiconductor device in which gate oxide films having different film thicknesses are formed on the same semiconductor substrate. It is also possible to control the film thickness of the gate oxide film having the same film thickness.
【００２３】また、本発明に係る半導体装置の製造方法
によれば、前記導電膜が形成された酸化膜の所望領域ま
たは前記導電膜の所望領域に、選択的にフッ素をイオン
注入した後、熱処理することで、当該酸化膜の膜厚を精
度良く制御することができる。従って、プロセスマージ
を小さくとったデバイス設計が可能となり、デバイスの
性能を向上することができる。また、前記フッ素は、導
電膜を通して注入するため、フォト工程やイオン注入工
程時に発生する汚染がゲート酸化膜中に侵入することが
ない。従って、前記ゲート酸化膜は、前記汚染に起因し
たチャージアップによる破壊や劣化が発生することがな
い。Further, according to the method of manufacturing a semiconductor device of the present invention, fluorine is selectively ion-implanted into a desired region of the oxide film on which the conductive film is formed or a desired region of the conductive film, followed by heat treatment. By doing so, the film thickness of the oxide film can be accurately controlled. Therefore, a device design with a small process merge can be performed, and the device performance can be improved. Further, since the fluorine is injected through the conductive film, contamination generated during the photo process or the ion injection process does not enter the gate oxide film. Therefore, the gate oxide film will not be destroyed or deteriorated due to charge-up due to the contamination.
【００２４】また、同一半導体基板上に、異なる膜厚を
有するゲート酸化膜が形成された半導体装置では、前記
フッ素のイオン注入量により、ゲート酸化膜の膜厚を任
意に決定することができるため、複雑な工程を行うこと
なく、膜厚が異なるゲート酸化膜を形成することができ
る。この結果、生産性が向上し、高性能な半導体装置を
低コストで提供することができる。Further, in a semiconductor device in which gate oxide films having different film thicknesses are formed on the same semiconductor substrate, the film thickness of the gate oxide film can be arbitrarily determined by the ion implantation amount of fluorine. It is possible to form gate oxide films having different film thicknesses without performing complicated steps. As a result, productivity can be improved and a high-performance semiconductor device can be provided at low cost.
【図１】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。FIG. 1 is a partial cross-sectional view showing a part of a manufacturing process of a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。FIG. 2 is a partial cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図３】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。FIG. 3 is a partial sectional view showing a part of the manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図４】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。FIG. 4 is a partial sectional view showing a part of the manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図５】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。FIG. 5 is a partial sectional view showing a part of the manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図６】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。FIG. 6 is a partial sectional view showing a part of the manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図７】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。FIG. 7 is a partial sectional view showing a part of the manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図８】フッ素ドーズ量とゲート酸化膜の膜厚増加量と
の関係を示す図である。FIG. 8 is a diagram showing a relationship between a fluorine dose amount and a gate oxide film thickness increase amount.
１ 半導体基板 ８ ゲート酸化膜 ９ 導電膜 １１ フッ素が導入されたゲート酸化膜 １２ ゲート電極 １３ ゲート電極 １４ ゲート電極 １５ ゲート電極 1 Semiconductor Substrate 8 Gate Oxide Film 9 Conductive Film 11 Fluorine-Introduced Gate Oxide Film 12 Gate Electrode 13 Gate Electrode 14 Gate Electrode 15 Gate Electrode
Claims (3)
形成したゲート電極を複数有する半導体装置において、 前記ゲート酸化膜の少なくとも一つは、フッ素を含有し
てなると共に、他のゲート酸化膜と異なる膜厚で形成さ
れてなることを特徴とする半導体装置。1. A semiconductor device having a plurality of gate electrodes formed via a gate oxide film on a semiconductor substrate, wherein at least one of the gate oxide films contains fluorine and another gate oxide film is formed. And a semiconductor device having a different film thickness.
形成したゲート電極を有する半導体装置において、 前記ゲート酸化膜は、フッ素を含有してなることを特徴
とする半導体装置。2. A semiconductor device having a gate electrode formed on a semiconductor substrate via a gate oxide film, wherein the gate oxide film contains fluorine.
程と、前記酸化膜上に導電膜を形成する第２工程と、前
記導電膜が形成された酸化膜または前記導電膜の所望領
域に、選択的にフッ素をイオン注入する第３工程と、前
記イオン注入後の半導体基板に熱処理を行う第４工程
と、を含むことを特徴とする半導体装置の製造方法。3. A first step of forming an oxide film on a semiconductor substrate, a second step of forming a conductive film on the oxide film, and an oxide film on which the conductive film is formed or a desired region of the conductive film. 2. A method of manufacturing a semiconductor device, further comprising: a third step of selectively implanting fluorine ions, and a fourth step of heat-treating the semiconductor substrate after the ion implantation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20261792A JPH0653492A (en) | 1992-07-29 | 1992-07-29 | Semiconductor device and fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20261792A JPH0653492A (en) | 1992-07-29 | 1992-07-29 | Semiconductor device and fabrication thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653492A true JPH0653492A (en) | 1994-02-25 |
Family
ID=16460351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20261792A Pending JPH0653492A (en) | 1992-07-29 | 1992-07-29 | Semiconductor device and fabrication thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653492A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576226A (en) * | 1994-04-21 | 1996-11-19 | Lg Semicon Co., Ltd. | Method of fabricating memory device using a halogen implant |
| KR19990030770A (en) * | 1997-10-06 | 1999-05-06 | 윤종용 | Composite semiconductor device having an asymmetric gate oxide film structure and manufacturing method thereof |
| US5918116A (en) * | 1994-11-30 | 1999-06-29 | Lucent Technologies Inc. | Process for forming gate oxides possessing different thicknesses on a semiconductor substrate |
| US6602751B2 (en) * | 2000-04-17 | 2003-08-05 | Nec Corporation | Method for manufacturing semiconductor devices |
| US7247919B1 (en) * | 2000-08-25 | 2007-07-24 | Micron Technology, Inc. | Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxides MOSFETs |
| JP2007335784A (en) * | 2006-06-19 | 2007-12-27 | Renesas Technology Corp | Semiconductor device and manufacturing method thereof |
-
1992
- 1992-07-29 JP JP20261792A patent/JPH0653492A/en active Pending
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