JPH0653107A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH0653107A JPH0653107A JP4201131A JP20113192A JPH0653107A JP H0653107 A JPH0653107 A JP H0653107A JP 4201131 A JP4201131 A JP 4201131A JP 20113192 A JP20113192 A JP 20113192A JP H0653107 A JPH0653107 A JP H0653107A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置の製造方
法に係わり、特に微細化された回路パタ−ンを形成でき
るリソグラフィ工程に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a lithography process capable of forming a fine circuit pattern.
【０００２】[0002]
【従来の技術】図４は、従来の半導体装置の製造方法に
おけるリソグラフィ工程を示すものである。シリコン基
板１の表面上にはシリコン酸化膜２が設けられ、このシ
リコン酸化膜２の上には多結晶シリコン層３が堆積され
る。この多結晶シリコン層３の上にはポジ型のフォトレ
ジスト膜４が塗布され、このフォトレジスト膜４の上方
には図示せぬフォトリソグラフィ用のマスクが設けられ
る。この後、前記フォトレジスト膜４は、前記マスクを
通して例えば紫外線が照射されることにより露光され
る。この露光された部分の幅、すなわちスペ−ス幅はＳ
とされ、露光されていない部分の幅、すなわち線幅はＬ
とされている。次に、前記露光されたフォトレジスト膜
４は現像される。これにより、フォトレジスト膜４には
線幅がＬでスペ−ス幅がＳのパタ−ンが形成される。
尚、前記線幅Ｌおよびスペ−ス幅Ｓは従来のリソグラィ
工程において最も短く設定されたものである。2. Description of the Related Art FIG. 4 shows a lithography process in a conventional semiconductor device manufacturing method. A silicon oxide film 2 is provided on the surface of a silicon substrate 1, and a polycrystalline silicon layer 3 is deposited on the silicon oxide film 2. A positive photoresist film 4 is applied on the polycrystalline silicon layer 3, and a mask for photolithography (not shown) is provided above the photoresist film 4. After that, the photoresist film 4 is exposed by being irradiated with, for example, ultraviolet rays through the mask. The width of the exposed portion, that is, the space width is S
And the width of the unexposed part, that is, the line width is L
It is said that. Next, the exposed photoresist film 4 is developed. As a result, a pattern having a line width L and a space width S is formed on the photoresist film 4.
The line width L and the space width S are set to be the shortest in the conventional lithographic process.
【０００３】この後、前記フォトレジスト膜４をマスク
として前記多結晶シリコン層３は例えば反応性イオンエ
ッチング（ＲＩＥ）法によりエッチングされる。これに
より、多結晶シリコン層３には前記フォトレジスト膜４
のパタ−ンが転写される。次に、前記フォトレジスト膜
４は除去される。After that, the polycrystalline silicon layer 3 is etched by, for example, the reactive ion etching (RIE) method using the photoresist film 4 as a mask. As a result, the photoresist film 4 is formed on the polycrystalline silicon layer 3.
Pattern is transcribed. Next, the photoresist film 4 is removed.
【０００４】上記のリソグラフィ工程において、パタ−
ンを形成するため、多結晶シリコン層３をエッチングす
る方法としては、高い異方性を有するＲＩＥ（Reactive
IonEtching）法が多用されている。このＲＩＥ法は、
フォトレジスト膜４に形成されたパタ−ンを正確に多結
晶シリコン層３に転写することができる。すなわち、前
記パタ−ンを忠実に多結晶シリコン層３に形成できる。
このため、前記多結晶シリコン層３に極微細化されたパ
タ−ンを形成するには、フォトリソグラフィ用のマスク
に極微細化されたパタ−ンを形成し、このパタ−ンの解
像度を向上させる必要がある。In the above lithography process, the pattern
As a method of etching the polycrystalline silicon layer 3 to form the RIE (Reactive Reactive
Ion Etching) method is widely used. This RIE method
The pattern formed on the photoresist film 4 can be accurately transferred to the polycrystalline silicon layer 3. That is, the pattern can be faithfully formed on the polycrystalline silicon layer 3.
Therefore, in order to form a very fine pattern on the polycrystalline silicon layer 3, the fine pattern is formed on a mask for photolithography to improve the resolution of this pattern. Need to let.
【０００５】上記従来のリソグラフィ工程では、スペ−
ス幅Ｓは線幅Ｌ以上の長さでしか設定することができな
い。これは、フォトリソグラフィ用のマスクを通過した
紫外線がフォトレジスト膜４に照射される際、前記紫外
線が散乱および回析等の干渉現象を引き起こすためであ
る。したがって、線幅Ｌおよびスペ−ス幅Ｓをともに最
も短く設定しても、スペ−ス幅Ｓは線幅Ｌと等しい長さ
にしかフォトレジスト膜４に形成されることがない。す
なわち、線幅Ｌを例えば０．８μｍとすると、スペ−ス
幅Ｓも０．８μｍとなる。In the conventional lithography process described above, the space
The width S can be set only at a length equal to or larger than the line width L. This is because, when the photoresist film 4 is irradiated with the ultraviolet rays that have passed through the mask for photolithography, the ultraviolet rays cause interference phenomena such as scattering and diffraction. Therefore, even if both the line width L and the space width S are set to be the shortest, the space width S is formed on the photoresist film 4 only to the same length as the line width L. That is, when the line width L is 0.8 μm, the space width S is 0.8 μm.
【０００６】[0006]
【発明が解決しようとする課題】ところで、上記のリソ
グラフィ工程において回路パタ−ンを形成する場合、図
４に示すフォトレジスト膜４の線幅Ｌは図示せぬ電極ま
たは配線の幅となる。このため、回路パタ−ンを微細化
する場合、前記線幅Ｌは信号伝送損失等の観点から短く
設定するにも限界があるが、スペ−ス幅Ｓは前記電極ま
たは配線の短絡が生じない程度まで短く設定することが
可能である。したがって、極微細な回路パタ−ンを形成
するには、フォトレジスト膜４のスペ−ス幅Ｓを線幅Ｌ
よりさらに短くすることが要求される。しかし、上記従
来のリソグラフィ工程では、スペ−ス幅Ｓを線幅Ｌより
短くすることができない。By the way, when the circuit pattern is formed in the above-mentioned lithography process, the line width L of the photoresist film 4 shown in FIG. 4 becomes the width of the electrode or wiring not shown. Therefore, when the circuit pattern is miniaturized, the line width L has a limit to be set short from the viewpoint of signal transmission loss and the like, but the space width S does not cause short circuit of the electrodes or wirings. It is possible to set it as short as possible. Therefore, in order to form an extremely fine circuit pattern, the space width S of the photoresist film 4 is set to the line width L.
It is required to be even shorter. However, in the above-mentioned conventional lithography process, the space width S cannot be made shorter than the line width L.
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、フォトレジスト膜にお
ける露光されていない部分の幅を露光された部分の幅よ
り短くすることにより、素子を極微細化および高集積化
した半導体装置の製造方法を提供することにある。The present invention has been made in view of the above circumstances, and an object thereof is to make the width of an unexposed portion of a photoresist film shorter than the width of an exposed portion of an element. It is an object of the present invention to provide a method of manufacturing a semiconductor device in which the semiconductor device is extremely miniaturized and highly integrated.
【０００８】[0008]
【課題を解決するための手段】この発明は、上記課題を
解決するため、導電層の上にレジスト膜を塗布する工程
と、前記レジスト膜を第１のマスクにより露光する工程
と、前記レジスト膜において前記第１のマスクによって
露光されていない領域を第２のマスクにより露光する工
程と、前記レジスト膜を現像する工程とを具備すること
を特徴としている。また、前記レジスト膜は、ネガ型で
あることを特徴としている。In order to solve the above problems, the present invention provides a step of applying a resist film on a conductive layer, a step of exposing the resist film with a first mask, and the resist film. 2. The method is characterized by including the step of exposing the region not exposed by the first mask with the second mask, and the step of developing the resist film. The resist film is a negative type.
【０００９】[0009]
【作用】この発明は、ネガ型のレジスト膜を第１のマス
クにより露光し、前記レジスト膜において第１のマスク
によって露光されていない領域を第２のマスクにより露
光し、前記レジスト膜を現像している。このため、レジ
スト膜における露光されていない部分の幅を、前記第１
および第２のマスクそれぞれによって露光された部分の
幅より短くすることができる。したがって、レジスト膜
に極微細化されたパタ−ンを形成することができる。According to the present invention, the negative type resist film is exposed by the first mask, the region of the resist film which is not exposed by the first mask is exposed by the second mask, and the resist film is developed. ing. Therefore, the width of the unexposed portion of the resist film is set to the first
And the width of the portion exposed by each of the second masks. Therefore, a very fine pattern can be formed on the resist film.
【００１０】[0010]
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１１】図１乃至図３は、この発明の実施例による
半導体装置の製造方法におけるリソグラフィ工程を示す
ものである。シリコン基板１１の表面上には厚さが２０
０オングストロ−ムのゲ−ト酸化膜１２が設けられ、こ
のゲ−ト酸化膜１２の上には厚さが４０００オングスト
ロ−ムのゲ−ト電極材料としての多結晶シリコン層１３
が堆積される。この多結晶シリコン層１３の上にはネガ
型のフォトレジスト膜１４が塗布され、このフォトレジ
スト膜１４の上方にはフォトリソグラフィ用の第１のガ
ラスマスク１５が設置される。この第１のガラスマスク
１５には第１のパタ−ン１５ａが形成されている。この
後、前記フォトレジスト膜１４には前記第１のガラスマ
スク１５を通して例えば紫外線が照射される。これによ
り、フォトレジスト膜１４は露光される。この際、露光
された部分１４ａの幅Ｌは０．８μｍであり、露光され
てない部分の幅ｄは１．６μｍである。1 to 3 show a lithography process in a method of manufacturing a semiconductor device according to an embodiment of the present invention. The surface of the silicon substrate 11 has a thickness of 20.
A gate oxide film 12 having a thickness of 0 angstrom is provided, and a polycrystalline silicon layer 13 serving as a gate electrode material having a thickness of 4000 angstrom is formed on the gate oxide film 12.
Are deposited. A negative photoresist film 14 is applied on the polycrystalline silicon layer 13, and a first glass mask 15 for photolithography is provided above the photoresist film 14. A first pattern 15a is formed on the first glass mask 15. After that, the photoresist film 14 is irradiated with, for example, ultraviolet rays through the first glass mask 15. As a result, the photoresist film 14 is exposed. At this time, the width L of the exposed portion 14a is 0.8 μm, and the width d of the unexposed portion is 1.6 μm.
【００１２】次に、図２に示すように、前記第１のガラ
スマスク１５はフォトリソグラフィ用の第２のガラスマ
スク１６と交換される。この第２のガラスマスク１６に
は第２のパタ−ン１６ａが形成されている。この後、前
記フォトレジスト膜１４において前記第１のガラスマス
ク１５によって露光されていない部分の中央部に前記第
２のガラスマスク１６を通して例えば紫外線が照射され
る。これにより、前記露光されていない部分の中央部は
露光される。この際、前記第２のガラスマスク１６によ
り露光された部分１４ｂの幅Ｌは０．８μｍであり、前
記第２のガラスマスク１６により露光されていない部分
の幅ｄは１．６μｍである。Next, as shown in FIG. 2, the first glass mask 15 is replaced with a second glass mask 16 for photolithography. A second pattern 16a is formed on the second glass mask 16. Then, for example, ultraviolet rays are irradiated through the second glass mask 16 to the central portion of the photoresist film 14 which is not exposed by the first glass mask 15. As a result, the central portion of the unexposed portion is exposed. At this time, the width L of the portion 14b exposed by the second glass mask 16 is 0.8 μm, and the width d of the portion not exposed by the second glass mask 16 is 1.6 μm.
【００１３】この後、図３に示すように、前記第２のガ
ラスマスク１６は取り外され、前記フォトレジスト膜１
４は現像される。これにより、フォトレジスト膜１４に
は線幅Ｌが０．８μｍでスペ−ス幅Ｓが０．４μｍのパ
タ−ンが形成される。After this, as shown in FIG. 3, the second glass mask 16 is removed, and the photoresist film 1 is removed.
4 is developed. As a result, a pattern having a line width L of 0.8 μm and a space width S of 0.4 μm is formed on the photoresist film 14.
【００１４】次に、前記フォトレジスト膜１４をマスク
として、前記多結晶シリコン層１３は例えば反応性イオ
ンエッチング法によりエッチングされる。これにより、
前記ゲ−ト酸化膜１２の上には前記多結晶シリコン層１
３からなる複数の図示せぬゲ−ト電極が形成される。こ
のゲ−ト電極の幅は０．８μｍ、ゲ−ト電極間の幅は
０．４μｍとなっている。この後、前記フォトレジスト
膜１４は除去される。Next, using the photoresist film 14 as a mask, the polycrystalline silicon layer 13 is etched by, for example, a reactive ion etching method. This allows
The polycrystalline silicon layer 1 is formed on the gate oxide film 12.
A plurality of gate electrodes (not shown) composed of 3 are formed. The width of the gate electrode is 0.8 μm, and the width between the gate electrodes is 0.4 μm. Then, the photoresist film 14 is removed.
【００１５】上記実施例によれば、第１のガラスマスク
１５によって露光することにより、フォトレジスト膜１
４に、露光された部分１４ａの幅Ｌが０．８μｍ、露光
されていない部分の幅ｄが１．６μｍのパタ−ンを形成
している。この後、前記フォトレジスト膜１４において
前記第１のガラスマスク１５により露光されていない部
分の中央部を第２のガラスマスク１６によって露光して
いる。この露光された部分の幅Ｌは０．８μｍである。
この結果、前記第１のガラスマスク１５および第２のガ
ラスマスク１６により露光された部分の幅Ｌが０．８μ
ｍ、露光されていない部分の幅Ｓが０．４μｍのパタ−
ンをフォトレジスト膜１４に形成することができる。す
なわち、スペ−ス幅Ｓを線幅Ｌより５０％短くすること
ができるため、極微細化されたパタ−ンをフォトレジス
ト膜１４に形成することができる。したがって、上記の
リソグラフィ工程を用いることにより、素子を極微細化
および高集積化することができる。According to the above embodiment, the photoresist film 1 is exposed by exposing the first glass mask 15 to light.
4 has a pattern in which the width L of the exposed portion 14a is 0.8 μm and the width d of the unexposed portion is 1.6 μm. After that, the central portion of the photoresist film 14 which is not exposed by the first glass mask 15 is exposed by the second glass mask 16. The width L of this exposed portion is 0.8 μm.
As a result, the width L of the portion exposed by the first glass mask 15 and the second glass mask 16 is 0.8 μm.
m, the width S of the unexposed portion is 0.4 μm
Can be formed on the photoresist film 14. That is, since the space width S can be made shorter than the line width L by 50%, an extremely fine pattern can be formed on the photoresist film 14. Therefore, by using the above-mentioned lithographic process, the element can be miniaturized and highly integrated.
【００１６】上記のようなパタ−ンは、マスクＲＯＭの
ＮＡＮＤ型セルゲ−トを形成する際に特に有効である。
すなわち、ゲ−ト電極間のスペ−スをゲ−ト電極間の短
絡が生じない程度まで短くすることにより、前記マスク
ＲＯＭのＮＡＮＤ型セルを極微細化することができる。The above pattern is particularly effective when forming a NAND type cell gate of a mask ROM.
That is, by shortening the space between the gate electrodes to such an extent that a short circuit between the gate electrodes does not occur, the NAND type cell of the mask ROM can be miniaturized.
【００１７】尚、この発明の半導体装置の製造方法は上
記のマスクＲＯＭのＮＡＮＤ型セルゲ−トを形成する際
に用いることに限定されることなく、他の半導体装置を
形成する際において用いることも可能である。The method for manufacturing a semiconductor device of the present invention is not limited to use in forming the NAND type cell gate of the mask ROM described above, but may be used in forming other semiconductor devices. It is possible.
【００１８】[0018]
【発明の効果】以上説明したようにこの発明によれば、
導電層の上にレジスト膜を塗布し、このレジスト膜を第
１のマスクにより露光し、前記レジスト膜において前記
第１のマスクによって露光されていない領域を第２のマ
スクにより露光している。したがって、フォトレジスト
膜における露光されていない部分の幅を露光された部分
の幅より短くすることにより、素子を極微細化および高
集積化することができる。As described above, according to the present invention,
A resist film is applied on the conductive layer, the resist film is exposed by a first mask, and a region of the resist film which is not exposed by the first mask is exposed by a second mask. Therefore, by making the width of the unexposed portion of the photoresist film shorter than the width of the exposed portion, the device can be made extremely fine and highly integrated.
【図１】この発明の実施例による半導体装置の製造方法
におけるリソグラフィ工程を示すものであり、フォトリ
ソグラフィ用の第１のマスクによってフォトレジスト膜
を露光する工程を示す断面図。FIG. 1 is a cross-sectional view showing a lithography process in a method for manufacturing a semiconductor device according to an embodiment of the present invention, the process showing the step of exposing a photoresist film with a first mask for photolithography.
【図２】この発明の実施例による半導体装置の製造方法
におけるリソグラフィ工程を示すものであり、フォトリ
ソグラフィ用の第２のマスクによってフォトレジスト膜
を露光する工程を示す断面図。FIG. 2 is a cross-sectional view showing a lithography step in the method of manufacturing a semiconductor device according to the embodiment of the present invention, showing the step of exposing the photoresist film with the second mask for photolithography.
【図３】この発明の実施例による半導体装置の製造方法
におけるリソグラフィ工程を示すものであり、フォトレ
ジスト膜を現像する工程を示す断面図。FIG. 3 is a sectional view showing a lithography process in a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a process of developing a photoresist film.
【図４】従来の半導体装置の製造方法におけるリソグラ
フィ工程を示す断面図。FIG. 4 is a cross-sectional view showing a lithography process in a conventional semiconductor device manufacturing method.
11…シリコン基板、12…ゲ−ト酸化膜、13…多結晶シリ
コン層、14…ネガ型のフォトレジスト膜、14a,14b …露
光された部分、15…フォトリソグラフィ用の第１のガラ
スマスク、15a …第１のパタ−ン、16…フォトリソグラ
フィ用の第２のガラスマスク、16a …第２のパタ−ン、
Ｌ…露光された部分の幅（線幅）、Ｓ…スペ−ス幅、ｄ
…露光されてない部分の幅11 ... Silicon substrate, 12 ... Gate oxide film, 13 ... Polycrystalline silicon layer, 14 ... Negative photoresist film, 14a, 14b ... Exposed portion, 15 ... First glass mask for photolithography, 15a ... 1st pattern, 16 ... 2nd glass mask for photolithography, 16a ... 2nd pattern,
L ... Width of exposed portion (line width), S ... Space width, d
... width of unexposed area
Claims (2)
と、 前記レジスト膜を第１のマスクにより露光する工程と、 前記レジスト膜において前記第１のマスクによって露光
されていない領域を第２のマスクにより露光する工程
と、 前記レジスト膜を現像する工程と、 を具備することを特徴とする半導体装置の製造方法。1. A step of applying a resist film on a conductive layer, a step of exposing the resist film with a first mask, and a step of exposing a region of the resist film not exposed with the first mask to a second area. And a step of developing the resist film, the method comprising:
特徴とする請求項１記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the resist film is a negative type.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201131A JPH0653107A (en) | 1992-07-28 | 1992-07-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201131A JPH0653107A (en) | 1992-07-28 | 1992-07-28 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653107A true JPH0653107A (en) | 1994-02-25 |
Family
ID=16435924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201131A Pending JPH0653107A (en) | 1992-07-28 | 1992-07-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653107A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014046207A1 (en) | 2012-09-19 | 2014-03-27 | 株式会社ニコン | Line of sight information correction device, line of sight information correction method, line of sight information detection device, line of sight information detection method, spectacle lens design method, spectacle lens manufacturing method, spectacle lens selection device, spectacle lens selection method, line of sight tracking result evaluation device, visual ability notification method, programme, recording medium, spectacle lens, measuring system and measuring method |
| US9645413B2 (en) | 2012-09-19 | 2017-05-09 | Nikon Corporation | Line of sight detection device, display method, line of sight detection device calibration method, spectacle lens design method, spectacle lens selection method, spectacle lens manufacturing method, printed matter, spectacle lens sales method, optical device, line of sight information detection method, optical instrument design method, optical instrument, optical instrument selection method, and optical instrument production method |
-
1992
- 1992-07-28 JP JP4201131A patent/JPH0653107A/en active Pending
Cited By (2)
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| WO2014046207A1 (en) | 2012-09-19 | 2014-03-27 | 株式会社ニコン | Line of sight information correction device, line of sight information correction method, line of sight information detection device, line of sight information detection method, spectacle lens design method, spectacle lens manufacturing method, spectacle lens selection device, spectacle lens selection method, line of sight tracking result evaluation device, visual ability notification method, programme, recording medium, spectacle lens, measuring system and measuring method |
| US9645413B2 (en) | 2012-09-19 | 2017-05-09 | Nikon Corporation | Line of sight detection device, display method, line of sight detection device calibration method, spectacle lens design method, spectacle lens selection method, spectacle lens manufacturing method, printed matter, spectacle lens sales method, optical device, line of sight information detection method, optical instrument design method, optical instrument, optical instrument selection method, and optical instrument production method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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