JPH0652051A - 階層メモリ制御 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、高性能のメモリ制御を実現する。 【構成】複数の命令を受信するとともに、順次記憶する
ための回路と、それぞれがそのバッファに対するアクセ
スを調整するためのバッファ制御回路を有する複数のバ
ッファメモリとを含むメモリ装置が提供される。また、
各バッファ制御回路および受信回路とそれぞれ結合さ
れ、少なくとも一つの他の順次記憶された命令に応答し
て少なくとも一つの残りのバッファをアクセスする間
に、先に順次記憶された命令に応答して、１あるいは複
数のバッファをアクセスするための回路も含まれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般的には、コンピ
ュータグラフィックスカード、より具体的には、高性能
のラスター化するプロセッサに関する。

【０００２】

【従来の技術】図１は、典型的なスカラーコンピュータ
１００のブロック図である。コンピュータは、メモリ１
２０と結合された主プロセッサ、入力装置１３０および
出力装置１４０を含む。入力装置１３０は、キーボー
ド、マウス、タブレットあるいは他の種類の入力装置を
含む。出力装置１４０は、テキストモニタ、プロッタあ
るいは他の種類の出力装置を含む。また、主プロセッサ
は、グラフィックスカード２００を通じてグラフィック
ディスプレイのような出力装置１５０と結合される。グ
ラフィックスカード２００は、主プロセッサ１１０から
グラフィックスに関する命令を受信する。そして、この
グラフィックスカードは、その命令を実行し、グラフィ
ックディスプレイ１５０へのＲＧＢ信号を生成し、それ
によって、ワークステーションプロセッサからの所望の
グラフィックス出力を描画する。

【０００３】

【発明が解決しようとする課題】本発明は、高性能のメ
モリ制御を実現することを目的とする。

【０００４】

【課題を解決するための手段】この発明によれば、複数
の命令を受信するとともに、順次記憶するための回路
と、それぞれがそのバッファに対するアクセスを調整す
る(regulate)ためのバッファ制御手段を含む複数のバッ
ファメモリとを有するメモリ装置が提供される。また、
各バッファ制御回路および受信回路と結合され、少なく
とも一つの他の順次記憶された命令に応答して少なくと
も一つの残りのバッファをアクセスする間に、先の順次
記憶された命令に応答して、１あるいは複数の上記バッ
ファをアクセスするための回路が含まれる。

【０００５】

【実施例】この発明の好適なる実施例では、グラフィッ
クスカード２００は、前置グラフィックスプロセッサ２
１０、ラスター化プロセッサおよび表示コントローラ２
２０（ラスター化回路あるいはラスター化エンジンとし
ても知られている）、フレームバッファ２３０、Ｚバッ
ファ２４０、属性バッファ２５０、およびＲＡＭＤＡＣ
を有している。フレームバッファおよび属性バッファ
は、通常、ＶＲＡＭであり、Ｚバッファは、通常、ＤＲ
ＡＭである。前置グラフィックスプロセッサ２１０は、
世界座標系で図形構成あるいはイメージに関する命令を
主プロセッサから受信し、三角形、ｂｉｔｂｌｔ（ビッ
ト・ブロック転送）、線等を含む基本要素（プリミティ
ブ）と称されるものによって一般的に記述する。また、
前置グラフィックスプロセッサは、ワークステーション
プロセッサからの画素命令を扱うことができる。そし
て、前置グラフィックスプロセッサは、種々の変換、ク
リッピングおよびライティングの命令を実行し、それに
よって図形構成あるいはイメージを略スクリーン座標系
で記述する。この情報は、ラスター化回路２２０へ渡さ
れる。

【０００６】ラスター化回路２２０は、図形構成あるい
はイメージの処理の内部ループを実行する。ラスター化
回路は、典型的には、線基本要素に沿った画素、ディス
プレイ上の二つの領域間の論理的なあるいは算術的な機
能（ｂｉｔｂｌｔの排他的な論理和のような）を行うデ
ィスプレイ上のある領域から他の領域へのコピー、デプ
ス比較試験を行った後に、シェーディングされた画素で
もって三角形状領域（Ｚバッファのグーロー（Ｇｏｕｒ
ａｕｄ）シェーディングされた三角形）の塗りつぶし、
さらに、他の典型的なグラフィックス機能を生成する。
全体的に、ラスター化回路は、前置グラフィックスプロ
セッサからの情報とバッファ中に以前に蓄えられた情報
に基づいてスクリーン座標系において、フレームバッフ
ァ、Ｚバッファおよび属性バッファを更新する。

【０００７】ダブルバッファとされうるフレームバッフ
ァ２３０は、グラフィックディスプレイの各画素に関す
る赤、緑および青の記述を含む。Ｚバッファは、フレー
ムバッファ中に蓄えられた画素のデプスあるいはＺ値の
記述を含む。この情報は、提示された画素を論理試験に
基づき、表示すべきかどうかを決定するうえで、ラスタ
ー化回路にとって有用である。若し、論理試験が偽なら
ば、フレームおよびＺバッファが更新されず、提示画素
よりむしろ現画素が表示される。若し、論理試験が真な
らば、フレームおよびＺバッファが更新され、提示画素
が表示される。この実施例では、フレームバッファは、
１２８０×１０２４画素について２４プレーン（赤、緑
および青のそれぞれで８プレーン）を有し、Ｚバッファ
は、同一の画素数に関して２４ビット／画素を有してい
る。属性バッファ２５０もダブルバッファとされうるも
ので、フレームバッファ中の画素について、それらがウ
インドウ、オーバーレーおよびマイクロコードプレーン
のどれに属するか、それらが書き込み保護されているか
どうか、などのような制御情報を含む。

【０００８】そして、ＲＡＭＤＡＣ２６０は、フレーム
バッファ中の画素の記述と属性バッファからの制御プレ
ーンを使用してアナログＲＧＢ信号ストリームを生成す
る。そして、グラフィックディスプレイ１５０は、この
ＲＧＢ信号ストリームを用いて図形イメージを表示す
る。

【０００９】図２は、ラスター化プロセッサ２２０のブ
ロック図である。入力インターフェイス３００が所定の
プロトコルで、前置グラフィックスプロセッサとの通信
を行う。この通信に基づいて、入力インターフェイス
は、アドレスを復号し、データを適切な内部レジスタに
向け、ラスター化フロントエンド３０５の要求に合致し
たインターフェイスタイミングを生成する。例えば、入
力インターフェイスが三角形内挿回路３１０に対して三
角形基本要素と関係する情報を送る。さらに、入力イン
ターフェイスは、ｂｉｔｂｌｔおよび線描画パラメータ
計算回路３２０に対して、ｂｉｔｂｌｔおよび線基本要
素のアドレス情報を送り、また、対応するデータを幅お
よびフォーマット変換回路３３０へ送る。この実施例で
は、入力インターフェイスは、内部レジスタがデータ受
信可能かどうかを決定する。若し、内部レジスタが使用
可能でないならば、入力インターフェイスが内部レジス
タの書き込み保護を行うとともに、適当な内部レジスタ
がデータ受信可能となるまで、そのデータを遅らせる。
さらに、入力インターフェイスは、妥当なデータを持た
ない内部レジスタの読み出し保護を行う。この入力イン
ターフェイスは、状態情報を含む双方向の通信をコマン
ド翻訳およびスーパーバイザと行う。また、入力インタ
ーフェイスは、ＣＲＴコントローラ３５０に対してある
種のＣＲＴ制御コードを渡す。

【００１０】三角形内挿回路３１０は、アドレスおよび
データスプリッタとして捉えることができる。三角形基
本要素と関係する情報は、三角形内挿回路３１０へ送ら
れ、そして、三角形内挿回路は、この情報を線基本要素
の系列へ分離する。そして、三角形内挿回路は、線基本
要素のために、データからアドレス情報を分離し、この
アドレス情報をｂｉｔｂｌｔおよび線描画パラメータ計
算回路へ渡す。

【００１１】ｂｉｔｂｌｔおよび線描画パラメータ計算
回路３２０は、三角形内挿回路３１０から水平線基本要
素のアドレス情報を受信し、また、入力インターフェイ
ス３００を介してグラフィックスプロセッサからオリエ
ンテーション中のｂｉｔｂｌｔのアドレス情報と線基本
要素とを受信する。そして、このｂｉｔｂｌｔおよび線
描画パラメータ計算回路は、ｂｉｔｂｌｔおよび線基本
要素に関する種々のパラメータを計算し、その情報をｂ
ｉｔｂｌｔおよび線描画シーケンサ３６０へ渡す。そし
て、ｂｉｔｂｌｔおよび線描画シーケンサは、ｂｉｔｂ
ｌｔあるいは線基本要素により作用された各画素のため
の増分画素アドレスを生成する。これとともに、シーケ
ンサは、データ経路３７０に対して制御情報を提供す
る。それから、この情報は、フレームバッファおよびＺ
バッファを更新するために、階層メモリ制御回路３８０
（メモリハイパーバイザと称する）へ渡される。

【００１２】幅およびフォーマット変換回路３３０は、
前置グラフィックスプロセッサあるいは主プロセッサか
らの入力データを目標バッファと互換性のあるフォーマ
ットへ翻訳する。この変換回路は、連続である画素のた
めにデータ文字列を扱う。このデータは、色およびＺ情
報を含む。内挿色信号を有する線は、幅およびフォーマ
ット変換回路に渡されずに、直接的にｂｉｔｂｌｔおよ
び線描画パラメータ計算回路３２０へ渡される。この実
施例では、変換回路は、１ビット画素を２４ビット画素
へ変換でき、フレームバッファ中の単色テキストを二つ
の色のいずれにも拡張させる。さらに、幅およびフォー
マット変換回路３３０は、３２ビットワードを４０ビッ
トワードあるいは他の幅へ変換できるとともに、ラスタ
ー化回路の利用にとって必要なフォーマット変換を行う
ことができる。入力データの幅およびフォーマットが変
換されると、データ経路３７０へデータが渡される。

【００１３】データ経路３７０は、ビットおよび線描画
シーケンサ３６０と協同して、三角形内挿回路３１０
と、幅およびフォーマット変換回路３３０とからのデー
タをメモリハイパーバイザ３８０へ渡す。この協同は、
コマンド翻訳およびスーパーバイザ３４０によって調整
される。また、データ経路は、源および送出先の混合ば
かりでなく、画素の回転および配置のような必要なデー
タ操作を行う。コマンド翻訳およびスーパーバイザ３４
０は、種々の制御信号によって、ラスター化回路２２０
の作用を調整する。これとともに、このコマンド翻訳お
よびスーパーバイザは、入力インターフェイス３００を
介してグラフィックスプロセッサとラスター化回路の状
態を通信する。

【００１４】ＣＲＴコントローラ３５０は、ＣＲＴある
いは表示装置のための種々の制御情報を扱う。これは、
水平および垂直同期信号の再生、フレームブランキン
グ、複合同期信号、および他の制御信号を含む。これら
の信号は、メモリハイパーバイザ３８０を通じてグラフ
ィックディスプレイ装置の活動を調整する。これととも
に、ＣＲＴコントローラは、フレームバッファの動作の
ためのアドレスおよびロード信号を生成する。

【００１５】メモリハイパーバイザ３８０は、フレーム
バッファ制御回路３９０、Ｚバッファ制御回路３９２お
よび属性バッファ制御回路３９４を介して、フレームバ
ッファ、Ｚバッファおよび属性バッファをそれぞれ更新
することを扱う。属性バッファ制御プレーンは、グラフ
ィックスプロセッサによって命令されるように、メモリ
ハイパーバイザにより更新される。フレームバッファ画
素は、Ｚアルゴリズムに従って更新される。すなわち、
論理試験がなされる。若し、論理試験が真であるなら
ば、メモリハイパーバイザ３８０によって、フレームバ
ッファおよびＺバッファが新たな画素値でもって更新さ
れる。このＺアルゴリズムは、画素というよりはむしろ
基本要素のＺ値が比較されて、表示目的についてどの基
本要素が他の前面に存在するかを決定するペインターの
（Ｐａｉｎｔｅｒ’ｓ）アルゴリズムとは異なってい
る。

【００１６】ビットおよび線描画パラメータ計算回路３
２０とシーケンサ３６０とを分離することによって、パ
ラメータが計算され、シーケンサへ渡されると、パラメ
ータ計算回路は、それから、線描画シーケンサがその処
理を完了することを待たずに、次のｂｉｔｂｌｔあるい
は線基本要素を扱うことができる利点が得られる。この
ことは、特に、三角形および台形の基本要素を扱うため
に有用である。すなわち、三角形内挿回路３１０は、三
角形基本要素を水平線基本要素の系列に分離し、この水
平線基本要素がｂｉｔｂｌｔおよび線描画パラメータ計
算回路へ順次渡される。そして、ｂｉｔｂｌｔおよび線
描画パラメータ計算回路と、ｂｉｔｂｌｔおよび線描画
シーケンサとが種々の水平線を扱うためのそれらの処理
を完遂する間に、三角形内挿回路が次の三角形線に移る
ことができる。

【００１７】この実施例では、三角形内挿回路は、三角
形あるいは台形基本要素から分離された線基本要素毎に
１０サイクルの速度で動作し、ｂｉｔｂｌｔおよび線描
画パラメータ計算回路は、線基本要素毎に６サイクルの
速度で動作し、ｂｉｔｂｌｔおよび線描画シーケンサ
は、画素毎に１サイクルの速度で動作する。その結果、
ｂｉｔｂｌｔおよび線描画シーケンサにより引かれた線
基本要素の長さ（すなわち、画素数）は、どの程度の頻
度でシーケンサが線基本要素を引くことを開始できるか
に直接的に影響し、その結果、パラメータ計算回路ある
いはシーケンサは、一方が他方を遅らせるのである。三
角形基本要素を描画する時に、三角形基本要素の幅が結
果の線基本要素の長さを決定する。若し、なるべく小さ
い三角形基本要素を使用するならば、ｂｉｔｂｌｔおよ
び線描画シーケンサは、パラメータ計算回路によって遅
れないことができる。このことは、グーローシェーディ
ングのような小さい三角形の計算に非常に有用である。
若し、一つの三角形基本要素を画素毎に細分化するなら
ば、それは、フォング（Ｐｈｏｎｇ）シェーディングに
略等価である。

【００１８】ラスター化回路の個々のサブシステムは、
この発明をより十分に記述するために、以下に示され
る。引き続いて、これらのサブシステムの相互関係がど
のようなものかより十分に述べるために種々のタイミン
グ図が示される。

【００１９】三角形内挿回路 三角形内挿回路は、アドレスおよびデータスプリッタと
して把握することができる。例えばグーローシェーディ
ングされた三角形は、三角形基本要素を水平線へスライ
スすることによって描画することができる。各線の始点
のＸＹ値および色を計算するために、左エッジに沿って
内挿がされ、各線の端点を見出すために、右エッジに沿
って、内挿がされる。三角形内挿回路には、入力インタ
ーフェイスから以下の１８個のパラメータが与えられ
る。 Ｙmin −三角形の上部のｙ値 Ｙmax −三角形の底部のｙ値 ＸL −三角形の左側の開始ｘ値 ＸR −三角形の右側の開始ｘ値 δＸL −三角形の左側のｘ値のｙ毎の変化 δＸR −三角形の右側のｘ値のｙ毎の変化 Ｒ0,Ｇ0,Ｂ0,Ｚ0 −〔Ｙmin ，Ｘleft〕で規定される初
期の色およびデプス値 δＲS,ＧS,δＢs,δＺS, −左の傾斜およびｘ軸にそれぞれ沿った色およびデ δＲX,δＧX,δＢX,δＺX, プスデルタ

【００２０】これらの１８個のパラメータから、三角形
内挿回路は、描画される三角形のための以下の１１個の
出力パラメータを生成する。それらの７個は、引くべき
各水平線のために渡される。 Ｙ −水平線に関する垂直アドレス ＸL −その線の左端点の開始ｘ値 ＸR −その線の右端点の開始ｘ値 Ｒ −線の初期赤色 Ｇ −線の初期緑色 Ｂ −線の初期青色 δＲ−デルタ赤色 δＧ−デルタ緑色 δＢ−デルタ青色 Ｚ −初期Ｚ δＺ−デルタＺ

【００２１】図３は、三角形データ構造入力パラメータ
中のパラメータと描画される三角形基本要素の間の関係
を示す（δが大文字のデルタに換えられている）。一例
として、三角形基本要素の上部の左側の画素（ＸL およ
びＹmin における）は、Ｒ0，Ｇ０，Ｂ０およびＺ０の
初期の色およびデプス値を有する。Ｙmin の下の水平線
上の左側の画素は、ＸL ＋δＸL のＸ値と、Ｒ0 ＋δＲ
S ，Ｇ0 ＋δＧS ，Ｂ0 ＋δＢS ，Ｚ0 ＋δＺS の色お
よびデプス値とを有している。

【００２２】三角形は、内挿された３−Ｄ線の色の系列
として描画される。三角形内挿回路は、１１個の出力パ
ラメータを計算し、それらを線描画およびパラメータ計
算回路に渡す。新たな三角形が描画されようとする時
に、内挿の必要が要求されない故に、その最初の線のた
めのパラメータが線描画およびパラメータ計算回路に直
ちに送られる。次の三角形内挿ループでは、各パスにお
いて７個の新たなアドレスおよび色パラメータが生成さ
れる。

【００２３】以下の全体的な順序制御が三角形内挿回路
によってなされる。第１に、三角形内挿回路は、入力イ
ンターフェイスから三角形基本要素の１８個のパラメー
タを受信する。第２に、最初の線基本要素にための出力
パラメータが生成され、三角形の一つの水平間隔が塗り
つぶされる。Ｙ１，Ｙ２，ＸL ，ＸR （Ｙに等しいＹ１
およびＹ２を有する）がｂｉｔｂｌｔおよび線描画パラ
メータ計算回路３２０へ渡され、Ｒ、Ｇ、Ｂ、δＲ、δ
Ｇ、δＢ、Ｚ、δＺがデータ経路３７０へ渡される。第
３に、新たなパラメータＸL 、ＸR 、Ｙ、Ｒ、Ｇ、Ｂ、
Ｚが計算され、計算される次の線基本要素のために蓄え
られる。そして、Ｙmax が検出され、それによって、最
後の生成すべき線基本要素が指示されるまで、第２およ
び第３のステップが反復される。

【００２４】図４は、この実施例による三角形内挿サブ
システムのブロック図であり、この回路は、入力パラメ
ータから出力パラメータを計算するために使用される。
三角形内挿回路３１０は、バッファ（レジスタファイ
ル）管理制御回路（ＴＢＦ ＦＳＭ）４００、三角形内
挿およびパラメータ受け渡し管理回路（ＴＲＩ ＦＳ
Ｍ）４０１、アドレスマップ回路４０２、比較回路４０
３、レジスタファイルの３６個の３２ビットワードの記
憶装置４０４、内挿用のキャリールックアヘッド加算回
路４０５およびその累算レジスタ４０６、並びに線生成
サブシステム（アドレス決め、色およびＺ内挿）へのデ
ータバス４０７を含む。アドレスマップ回路は、ルック
アップテーブルであり、バッファ管理制御回路４００、
受け渡し制御回路４０１および入力インターフェイス３
００からの入力を復号することによって、物理レジスタ
ファイルアドレスを作成する。比較回路４０３は、三角
形終了の状態を検出する。キャリールックアヘッド加算
回路４０５が内挿用に使用される。

【００２５】レジスタファイル４０４は、二つの三角形
基本要素のためのパラメータを保持するのに十分な記憶
容量を有している。これによって、三角形の動作がダブ
ルバッファとされる。すなわち、内挿制御回路４０１が
バッファの他の半分を利用している間に、新たな三角形
用のデータがバッファのアイドル部分にロードされるバ
ッファ管理制御回路４００は、二つのバッファの分離状
態を保証する。レジスタファイルが二つの書き込みポー
トと三つの読み出しポートとを有する。レジスタファイ
ルの一つの書き込みポート（Ｗ１）が新たなデータをロ
ード用に割り当てられる。他の書き込みポート（Ｗ０）
が計算結果を蓄えるために、内挿制御回路によって使用
される。アイドルバッファのアイドル半分が一杯になる
まで、三角形内挿作業と並列に、新たなデータがアイド
ルバッファ内へロードされることができる。３個の読み
出しポートは、パラメータを渡し、計算するために使用
される。

【００２６】内挿制御回路４０１で用いられるＴＲＭ
ＦＳＭアルゴリズムは、よりスループットを上げるよう
に、調整されている。線生成の初期サイクルは、その三
角形パスによって作成されたアドレス情報だけを必要と
する。実際に線を引くことを開始するまで、色パラメー
タが不要である。このことを利用するために、三角形計
算動作は、最初に線アドレス決めパラメータが生成され
てから、次に色およびデプスパラメータが生成されるよ
うに、順序制御される。内挿パスの最初では、線生成回
路が使用可能か検査される。若し、この検査が肯定的で
あれば、上述のものと異なったパラメータ受け渡し順序
制御が使用される。アドレスパラメータは、累算回路か
らそのまま一度に手放され、色およびデプスパラメータ
の生成が継続している間に、線順序制御が開始する。そ
して、色およびデプスパラメータが遅れて渡される。そ
れから、パラメータ計算回路３２０は、三角形内挿回路
が色およびデプス情報の処理を継続している間に、線ア
ドレスを処理する。三角形制御回路は、直ちに次のパス
を開始でき、若し、現三角形が完了し、そのアイドルバ
ッファが一杯であれば、新たな三角形でさえも開始する
ことができる。

【００２７】図５は、三角形内挿回路によって達成され
る並列を示すタイミング図である。明瞭とするために、
ＴＲＩ ＦＳＭの状態図が含まれている。水平軸が時間
経過を示す。垂直軸が各サイクルでなされるタスクを示
す。例えば時点Ｔ０からＴ１では、３個の線アドレス決
めパラメータ（Ｙ０、ＸL ０、ＸR ０）がレジスタファ
イルから線描画パラメータ計算回路へ転送され、一方、
３個の新たなレジスタファイルアドレスが時点Ｔ２への
ジャンプに備えて、ラッチへクロックで取り込まれる。
時点Ｔ４からＴ５では、３個のデルタ色値が転送されて
おり、一方、Ｙをインクリメントするために必要な読み
出しアドレスが用意される。Ｔ８からＴ９では、ＸR が
蓄えられており、Ｚｉが計算されており、Ｒｉを計算す
るためのアドレスが準備されている。

【００２８】ｂｉｔｂｌｔおよび線描画パラメータ計算回路 ｂｉｔｂｌｔおよび線描画パラメータ計算回路３２０
は、ｂｉｔｂｌｔおよび線描画シーケンサ３４０のため
のアドレス決め情報を前処理する。シーケンサ３６０
は、各画素アドレスを計算し、色内挿の速度を制御し、
また、メモリハイパーバイザとの通信を行う。メモリア
ドレス決めを二つのタスク（アドレス処理タスクおよび
画素アドレス決めタスク、各タスクが別のサブシステム
によってなされる）へ区切ることによって、２番目の線
あるいはｂｉｔｂｌｔの処理を開始するのに先行して、
最初の線あるいはｂｉｔｂｌｔが部分的に処理されるこ
とのみが必要とされる。これは、ブレゼンハム（Ｂｒｅ
ｓｅｎｈａｍ）(FUNDAMENTALSOF INTERACTIVE COMPUTER
GRAPHICS" 第２版、J.D.Foley,A.Van Dam 著、74〜81
頁参照) およびＤＤＡ("FUNDAMENTALS OF INTERACTIVE
COMPUTER GRAPHICS"第２版、J.D.Foley,A.Van Dam 著、
73〜74頁参照) の両者の線計算に対しても適用する。こ
のことは、三角形基本要素を描画する時に、特に有用で
ある。

【００２９】４個の線入力アドレスパラメータが処理さ
れ、ブレゼンハムアルゴリズムパラメータと同様に、線
方向および象限情報が作成される。ｂｉｔｂｌｔ入力
は、コピーされる前に画素が重ね書きされないように、
ＸおよびＹにおけるどの方向に、その画素の読み出しお
よび書き込みが進行されねばならないかを決定するため
に、処理される必要がある。線基本要素の入力および出
力パラメータは以下のものである。

【００３０】線入力： Ｙ１−第１の端点のｙ値 Ｙ２−第２の端点のｙ値 Ｘ１−第１の端点のｘ値 Ｘ２−第２の端点のｘ値 線出力： Ｙstart −Ｙ１ Ｙend −Ｙ２ Ｘstart quot −Ｘ１／５ Ｘend quot −Ｘ２／５ Ｘstart rem −Ｘ１／５の割算の余り Ｘend rem −Ｘ２／５の割算余り Ｄ term，Ｉ１，Ｉ２−ブレゼンハムアルゴリズムパラ
メータ Slope GT １ −＞１の線の傾き Slope pos −正の傾き Ｘ１ ＧＴ Ｘ２ −Ｘ１＞Ｘ２

【００３１】ｂｉｔｂｌｔの入力および出力パラメータ
は以下のものである。 ＢｉｔＢｌｔ入力 Ｘsource −コピーされるブロックの最下位Ｘアド
レス Ｙsource −コピーされるブロックの最下位Ｙアド
レス Ｘdestination −ブロック宛先の左上隅のＸアドレス Ｙdestination −ブロック宛先の左上隅のＹアドレス Width −幅の画素数 Height −高さの画素数 ＢｉｔＢｌｔ出力 Ｘsrc start ｄ５−源ブロックに関する開始Ｘアド
レス Ｘsrc end ｄ５ −源ブロックに関する終止Ｘアド
レス Ｙsrc start −源ブロックに関する開始Ｙアド
レス Ｙsrc end −源ブロックに関する終止Ｙアド
レス Ｘdest start ｄ５−送出先ブロックに関する開始Ｘ
アドレス Ｘdest end ｄ５ −送出先ブロックに関する終止Ｘ
アドレス Ｙdest start −送出先ブロックに関する開始Ｙ
アドレス Ｙdest end −送出先ブロックに関する終止Ｙ
アドレス Ｘmasks （４） −５画素グループ中でどのブロッ
クがブロック境界で操作されるかを指示する５ビットマ
スク

【００３２】いずれの順序制御においても、パラメータ
計算回路は、図形基本要素の混合が可能である。例えば
ｂｉｔｂｌｔは、ＤＤＡ線を先に置くことができ、そし
て、折れ線セグメントの順序制御、三角形間隔の系列等
を先に行うことができる。パラメータ計算回路のアイド
ル状態によって、初期化が起こり、それによってどのサ
イクルも無駄にならない。さらに、そこにおいて出力パ
ラメータがシーケンサへ渡されるパラメータ計算回路の
最終状態は、最終的なパラメータ計算を行う。その結果
として、最後の出力値がパラメータ計算回路内のレジス
タよりむしろ、シーケンサへ直接的に渡される。然も、
このサブシステムは、ある処理ステップの期間で、５個
までの計算動作〔（ａ＋ｂ）、（ａ−ｂ）、（ｂ−
ａ）、（ａ−ｂ）×２、ａ−ｂ×２、ａ×２、ａ＜ｂ、
ａ＞ｂ、ａ＝ｂ、ａ／５を含む〕を同時に行うことがで
き、高いスループットが維持される。

【００３３】図６は、ｂｉｔｂｌｔおよび線描画パラメ
ータ計算回路データ流れのブロック図である。入力イン
ターフェイス３００および三角形内挿回路３１０から入
力パラメータが受信される。そして、出力パラメータが
マルチプレクサ５１０、インバータ５２０、キャリール
ックアヘッド加算回路５３０、割算回路５４０およびレ
ジスタ５５０によって、入力パラメータから計算され
る。

【００３４】図７は、ブレゼンハム線順序制御について
の細部および強調を有するパラメータ計算回路３２０に
関する状態流れ図である。この制御回路は、図６に示さ
れるマルチプレクサおよびレジスタを切り替え、パラメ
ータ計算順序制御を遂行する。一例として、ステップｓ
ｌｐ ｇｔ１では、変数ｄｘがｄｙと比較される。若
し、ｄｙがｄｘより大きいならば、引かれる線の傾きが
４５°より大きい角度とされ、ｓｌｐ ｇｔ１ ｏｎｅ
フラグがセットされる。ステップｄ ｔｅｒｍでは、ｓ
ｌｐ ｇｔ１ ｏｎｅフラグが試験され、図と付随する
コメントに示されるように、どのように、ｄｔｅｒｍ変
数が計算されるかが決定される。

【００３５】Ｂｉｔｂｌｔおよび線描画シーケンサ ｂｉｔｂｌｔおよび線描画シーケンサは、フレームバッ
ファアドレスを計算し、色内挿の速度を制御し、メモリ
ハイパーバイザとの通信を行う。シーケンサは、データ
経路３７０と共に働いて、シーケンサからのアドレス情
報およびデータ経路からの対応データを座標方式で渡
す。

【００３６】線に関してのブレゼンハムおよびＤＤＡア
ルゴリズムのいずれかが使用されて、入力アドレスパラ
メータが処理され、画素アドレスおよびライトイネーブ
ルが生成される。ｂｉｔｂｌｔ入力は、コピーされる前
に画素が重ね書きされないように、その画素をＸおよび
Ｙにおけるどの方向に書き込みおよび読み出しを進めね
ばならないかを決定する。シーケンサ用の入力および出
力パラメータは、下記のものである。

【００３７】線入力 Ｙstart −Ｙ１ Ｙend −Ｙ２ Ｘstart quot −Ｘ１／５ Ｘend quot −Ｘ２／５ Ｘstart rem −Ｘ１／５の割算の余り Ｘend rem −Ｘ２／５の割算余り Ｄ term，Ｉ１，Ｉ２−ブレゼンハムアルゴリズムパラ
メータ Slope GT １ −＞１の線の傾き Slope pos −正の傾き Ｘ１ ＧＴ Ｘ２ −Ｘ１＞Ｘ２

【００３８】ＢｉｔＢｌｔ入力 Ｘsrc start ｄ５−源ブロックに関する開始Ｘアド
レス Ｘsrc end ｄ５ −源ブロックに関する終止Ｘアド
レス Ｙsrc start −源ブロックに関する開始Ｙアド
レス Ｙsrc end −源ブロックに関する終止Ｙアド
レス Ｘdest start ｄ５−送出先ブロックに関する開始Ｘ
アドレス Ｘdest end ｄ５ −送出先ブロックに関する終止Ｘ
アドレス Ｙdest start −送出先ブロックに関する開始Ｙ
アドレス Ｙdest end −送出先ブロックに関する終止Ｙ
アドレス Ｘmasks （４） −５画素グループ中でどのブロッ
クがブロック境界で操作されるかを指示する５ビットマ
スク

【００３９】出力： PixXaddr −８ビットフレームバッファアドレス PixYaddr −１０ビットＹフレームバッファアドレ
ス WeMask −５ビット画素ライトイネーブルマスク MemReadReg −フレームバッファ読み出し要求 MemWriteReg −フレームバッファ書き込み要求 DestNotSource −動作が送出先あるいは源かを指示する
フラグ

【００４０】図８は、ｂｉｔｂｌｔおよび線描画シーケ
ンサのデータ流れのブロック図である。ｂｉｔｂｌｔお
よび線パラメータ計算回路３２０は、ｂｉｔｂｌｔおよ
び線描画シーケンサ３６０に対するデータを提供するも
のと示される。シーケンサ３６０は、アドレス決め制御
６１０、論理演算ユニット（演算ユニットとしても知ら
れている）６２０、６３０、６４０、メモリ要求制御６
５０、およびメモリインターフェイス６６０を含んでい
る。演算ユニットは、パラメータ計算回路によって提供
されたデータから基本要素を描画するうえで必要な計算
を行う。演算ユニット６２０および６３０がＹ変数を扱
い、演算ユニット６４０がＸ変数を扱う。アドレス決め
制御６１０は、演算ユニットの動作と、メモリインター
フェイスへ渡されるそれらの動作の結果とを制御する。
メモリ要求制御６５０は、メモリインターフェイスの動
作を制御する。メモリインターフェイスは、メモリハイ
パーバイザへ渡すために、データを蓄え、フォーマット
化する。さらに、メモリ要求制御およびメモリインター
フェイスの動作によって、アドレス決め制御および演算
ユニットが並列で高速で機能される。

【００４１】入力インターフェイス 図９は、図２中に示される入力インターフェイス３００
のより詳細なブロック図である。アドレスデコーダ７０
０は、レジスタ７０２およびデコーダ７０４を有する。
デコーダは、どの種類の要求が保留されているかを決定
し、この要求を全体要求、三角形要求等のような異なる
種類へ分類する。また、保護されることがない雑要求も
ある。つまり、割り込みレジスタは、読み出しあるいは
書き込みが常に可能である。前置プロセッサ２１０から
の要求、読み出し／書き込みおよびストローブライン、
およびラスター化プロセッサ機能ブロックからのビジー
信号がレジスタ保護検査回路７１０へ入力される。この
レジスタ保護検査回路は、インターフェイス７１２およ
びインターフェイス制御回路状態マシーン７１４を有す
る。検査回路は、要求の種類をビジーラインの現状態と
比較し、レジスタ動作を進めるかどうかを決定する。動
作が進めることができる時に、前置プロセッサに対して
レディラインが明示され、書き込みストローブラインが
正しい機能ブロックに対して明示される（レジスタ動作
が書き込みの場合）。

【００４２】図１０は、動作中の入力インターフェイス
の状態図である。コマンド翻訳およびスーパーバイザ３
４０、三角形内挿回路３１０、ｂｉｔｂｌｔおよび線描
画パラメータ計算回路３２０、およびデータ経路３７０
は、入力インターフェイスに対して、それらの内部レジ
スタの書き込み（または読み出し）が可能な時を指示す
る各ビジー信号を提供する。内部レジスタが前置プロセ
ッサによって書き込まれる（または読み出される）時
に、入力インターフェイスは、関連する機能ブロックか
らのビジー信号を試験することによって動作を進めても
良いかどうかを決定する。若し、レジスタ動作が進めて
も良いならば、入力インターフェイスがレディ信号を前
置プロセッサに対して戻す。若し、レジスタ動作が読み
出しならば、データが前置プロセッサへ送られる。若
し、レディ動作が書き込みならば、内部レジスタがスト
ローブされ、そこへ新たなデータがロードされる。若
し、レジスタ動作が進められないならば、機能ブロック
が動作を許可するまで、入力インターフェイスがレディ
を与えない。各ブロックのビジー信号の状態は、単なる
ビジー指示子以上のものでも可能である。若し、ブロッ
クが入力ＦＩＦＯを有しているならば、ビジーは、ＦＩ
ＦＯ一杯信号と対応することができる。

【００４３】レジスタ保護構成は、状態レジスタの試験
を除去することにより、全体的な性能を改善する。次の
レジスタロードに進むことができる時には、状態レジス
タを試験し、レジスタがロードされうることを決定する
のに費やされる時間は、常に無駄である。動作のため
に、二三のロードされるパラメータのみが必要で、動作
が迅速（短い線のように）な時には、この性能の向上が
著しい。これらの場合では、ビジーでないことを指示す
る状態レジスタを読むのに必要な時間は、パラメータを
ロードするための時間よりも、相対的に長い。

【００４４】また、レジスタ保護構成は、動作のオーバ
ラップを容易とする。一例として、ｂｉｔｂｌｔおよび
線描画パラメータ計算回路３２０が線を補間している間
に、パラメータが三角形内挿回路へロードされることが
できる。これによって、なされる動作の混合が存在する
時に、性能が向上する。動作の開始時に、コマンド翻訳
およびスーパーバイザ３４０が別々のビジー信号を有
し、それによって、以前の動作が完了するまでは、開始
動作レジスタの更新が阻止される。

【００４５】いくつかのレジスタは、１種類の動作に特
定されるが、他のものは、１以上のものに共通である。
入力インターフェイスによって、各内部レジスタが１ま
たは複数のビジー信号によって保護される。このことに
より、一例として、送出先バッファ選択（フレームバッ
ファ、Ｚバッファあるいは属性バッファ）が動作中のバ
ッファ選択の変更を阻止するために、非活動状態の全て
のビジー信号を要求するにもかかわらず、線のＸＹアド
レスが線描画回路ビジー信号によって単独で保護され
る。この区別を行うことによって、簡単なＤＭＡコント
ローラがラスター化プロセッサ中のいずれのレジスタを
いかなる順序でもロードすることができる。入力インタ
ーフェイスは、不適切な時点でレジスタがロードされる
ことを防止する。ＤＭＡコントローラは、メモリ中の表
示リストからラスター化プロセッサへのコピーをセット
されうる。ラスター化プロセッサが動作を完了する時
に、パラメータの次のセットがロードされうる。全体的
なレジスタ制御（例えばバッファ選択）への変更ばかり
でなく、異なる動作が混合されることが可能である。

【００４６】ｂｉｔｂｌｔおよび線描画パラメータ計算
回路３００からのビジー、およびデータ経路３７０から
のビジーのようなデータビジー信号とアドレスとを分離
することによって、簡単なＤＭＡインターフェイスによ
る処理が可能である。この場合には、保護機構によっ
て、以前の文字ｂｉｔｂｌｔが遂行される間に、各連続
文字のアドレス情報（送出先Ｘ、Ｙ）の入力がなされ
る。そして、この保護機構が新たな文字イメージを扱う
ことが可能なレートでデータ経路を与える

【００４７】メモリハイパーバイザ ハードウエアでＺおよび属性比較を実現するには、いく
つかの方法がある。その一つは、フレーム、属性および
Ｚバッファ用の単一のメモリ制御回路を持つことであ
る。ラスター化フロントエンドがアドレス、色およびＺ
デプス情報を生成し、現にアクセスが必要とされるバッ
ファを決定し、適切なバッファをアクセスするために、
メモリ制御回路に対して要求を送る。メモリ制御回路が
動作を終了した時に、ラスター化回路が処理されるべき
次の要求を送る。Ｚおよび／または属性比較が活動状態
である間では、いくつかのメモリ要求がひとつの画素を
書き込むために、ラスター化フロントエンドによって、
送出先に送られねばならない。

【００４８】この実現の効率は、主として３つの理由で
制限される。第１に、唯一のメモリ制御回路の存在のた
めに、全てのバッファアクセスが順序制御でなされねば
ならない。第２の理由は、Ｚおよび／または属性バッフ
ァを読み出す処理、ラスター化フロントエンドへデータ
を送る処理、比較を行う処理、どのバッファを次にアク
セスするかを決定する処理、並びにメモリ制御回路に対
する適切な要求を送る処理は、多数のパイプライン段を
必要とすることである。この動作の系列あるいはループ
は、画素毎にされねばならない。このループを通り抜け
るのに必要な時間は、最大のメモリの帯域幅での動作に
とって、殆ど常に、長すぎる。第３の理由は、それがＺ
および／または属性比較を終了し、現画素を送出先バッ
ファに対して書き込むまでは、ラスター化フロントエン
ドがラスター化（すなわち、アドレス、色およびＺデプ
スの生成）を開始できないことである。言い換えると、
若し、画素がラスター化されてないならば、Ｚおよび／
または属性比較を行うことが不可能である。画素のラス
ター化およびバッファをアクセスするのに必要な時間が
変化するので、メモリバンクがラスター化される画素を
待っていたり、またはラスター化がメモリアクセスが完
了するのを待っているインスタンスが多く存在する。こ
の待ち状態によって、全体の性能が低下する。

【００４９】図１１は、図２中のメモリハイパーバイザ
のより詳細なブロック図である。並列的な独立のメモリ
制御回路８００、８０１および８２０がＺ、および属性
バッファのためにそれぞれ用いられる。これによって、
フレームバッファを書き込んでいる間に、属性バッファ
を読み出すような複数のメモリ要求を同時に実行するこ
とが可能となる。バッファがバスを共有するために、た
とえ二つのメモリ要求を同時に実行することができない
としても、共有バスが最大速度で走るように、メモリ制
御回路をオーバラップさせることができる。

【００５０】ハイパーバイザ８３０が比較動作およびメ
モリ制御回路を起動し、制御するのに使用される。それ
は、メモリ制御回路に近く（すなわち、少数のパイプラ
イン段）、それによって、比較結果が迅速に利用され
る。これによりデータバスをより効率的に利用できる。

【００５１】ラスター化フロントエンド要求がハイパー
バイザの前段で、パイプラインあるいはバッファ８４０
へ挿入される。これは、ラスター化フロントエンドおよ
びメモリバンク間の性能における違いを緩和させ、それ
によって、それぞれがより多くの機会に最大速度で動作
される。このことにより、メモリバンクがラスター化さ
れる画素を待ったり、あるいはラスター化フロントエン
ドがメモリアクセスが完了するのを待つインスタンスを
大幅に低減できる。さらに、ハイパーバイザが現動作を
実行している間に、次のメモリ動作の実行を開始するこ
とがてきる。

【００５２】読み出しおよび書き込み要求がラスター化
フロントエンドによって、ハイパーバイザへ送られる。
ハイパーバイザが要求を受信可能な時に、これがラスタ
ー化フロントエンドに対して許諾を送り、要求と関連す
る必要な全てのデータをラッチする。許諾を受信する時
に、たとえハイパーバイザが最初の要求を完了していな
くとも、ラスター化フロントエンドは、要求が完了した
として、次の要求の生成を開始する。

【００５３】読み出しおよび書き込み動作に加えて、メ
モリデータの保全を確実とするために、リフレッシュ動
作がＶＲＡＭおよびＤＲＡＭの両者についてされねばな
らない。また、グラフィックディスプレイ上にメモリ内
容を表示するために、ＶＲＡＭについて、シリアルレジ
スタロードがされねばならない。これらの動作のいずれ
かあるいは両者がなされる必要がある時に、割り込みが
ハイパーバイザに送られる。ハイパーバイザがフロント
エンド読み出しまたは書き込み要求を完了し、必要なリ
フレッシュ／シリアルロード動作が完了するまで、動作
を休止し、そして、ラスター化要求の処理を再開する。

【００５４】メモリ要求のパイプライン化、同期化およ
び順序制御は、いくつかの例によって、より容易に理解
される。図１２は、図２の装置がフレームバッファへの
書き込み、Ｚおよび属性比較を行う系列をどのように処
理するかを示す。まず、ラスター化フロントエンド（図
２）がパイプラインへ書き込み要求を入れる。ハイパー
バイザが直ちにどの比較オプション（この例では、属性
およびＺ）を行わねばならないかを決定する。次のサイ
クルでは、読み出し要求が属性メモリ制御回路へ送られ
る。この制御回路が非活動状態であるので、それが直ち
に許諾をハイパーバイザへ送り、アドレスをラッチす
る。その次のサイクルで、許諾を受信する時になされる
動作をハイパーバイザが考え、Ｚメモリ制御回路に対し
て読み出し要求を送る。この例では、Ｚおよびフレーム
バッファが共通データバスを共有するので、フレームバ
ッファメモリ制御回路がデータバスを完了するまでは、
Ｚメモリ制御回路が待たねばならない。この待ち期間
は、全てののメモリ制御回路間の種々のビジー信号の授
受により決定される。適切な待ち期間の後に、Ｚメモリ
制御回路がハイパーバイザへ許諾を送る。次に、書き込
み要求がＺメモリ制御回路へ送られる。若し、Ｚおよび
／または属性比較が偽であるならば、Ｚメモリ制御回路
が許諾を送った後に書き込み動作を中断する。最後に、
書き込み要求がフレームバッファ制御回路へ送られる。
また、比較が偽の場合に、フレームバッファ制御回路が
許諾を送った後に書き込み動作を中断する。

【００５５】図１３は、ラスター化回路が属性比較だけ
を有するフレームバッファへの書き込みの系列をどのよ
うに処理するかを示す。まず、ラスター化フロントエン
ド（図２）がパイプラインへ書き込み要求を入れる。ハ
イパーバイザが直ちにどの比較オプション（この例で
は、属性比較のみ）を行わねばならないかを決定する。
次のサイクルでは、読み出し要求が属性メモリ制御回路
へ送られる。この制御回路が非活動状態であるので、そ
れが直ちに許諾をハイパーバイザへ送り、アドレスをラ
ッチする。この許諾を受信する時に、ハイパーバイザが
フレームバッファ制御回路に対して書き込み要求を送
り、同時に、属性フレームバッファに対して読み出し要
求を送る（この属性読み出し要求は、パイプライン中の
要求Ｎ＋１のためのもので、定期的なプロセッサ要求の
前に一つのパイプライン段階が獲得される）。若し、属
性比較が偽であるならば、フレームバッファ制御回路が
許諾を送った後に書き込み動作を中断する。

【００５６】タイミング図 パイプラインおよびインタロックの動作は、いくつかの
例によって一層理解される。図１４は、図２のラスター
化回路２２０がｂｉｔｂｌｔの系列がその後に続く、線
の系列をどのように処理するかを示す。箱が各サブシス
テムがいつビジーであるかを示す。隣接するコマンド間
の区別の手助けのために、斜線が付されている。線に関
する順序制御は、以下の通りである。線の端点が入力イ
ンターフェイス３００を通じてロードされ、最終値がコ
マンド翻訳回路３４０に対する開始信号であり、若し、
それがビジーあるいは使用される計算されたパラメータ
のその最後のセットを待っているかのいずれでもないと
きには、コマンド翻訳回路がパラメータ計算回路３２０
を始動させ、パラメータ計算回路が描画シーケンサ３６
０のための必要な値を作成し、描画シーケンサがメモリ
ハイパーバイザ３８０に対して、メモリ要求を作成す
る。一つのサブシステムが最初の線を完了すると、直ち
に次の線について作業することが可能となる。このよう
に、パラメータ計算回路は、描画シーケンサが線１につ
いて作業している間に、線２について作業する。最初の
線が開始すると、メモリハイパーバイザがビジーに維持
される。若し、線３の後にｂｉｔｂｌｔが続くと、描画
シーケンサが線を終了する前でも、コマンド翻訳回路が
ｂｉｔｂｌｔについてのパラメータ計算回路を始動させ
る。従って、コマンドの二つの異なる型がオーバラップ
方式で処理され、また、メモリハイパーバイザが最大の
利用率を維持する。

【００５７】図１５は、図２の装置が三角形の系列をど
のように処理するかを示す。隣接する三角形に関連する
動作間の区別の手助けのために、斜線が付されている。
順序制御は、以下の通りである。三角形のパラメータが
入力インターフェイスを通じてロードされ、最終値がコ
マンド翻訳回路に対する開始信号であり、若し、それが
ビジーでなければ、コマンド翻訳回路が三角形内挿回路
２２０を始動させ、三角形内挿回路が線（あるいは間
隔）の系列をそれが受け付け可能ならば、パラメータ計
算回路に与え、パラメータ計算回路が描画シーケンサの
ための必要な値を作成し、描画シーケンサがメモリハイ
パーバイザ３８０に対して、メモリ要求を作成する。２
個の三角形パラメータバッファがあり、一つの三角形が
ロードされると、直ちに第２のものもロードされるよう
になされる。第３の三角形は、最初のものが完全に内挿
されるまでは、ロードされることができない。三角形の
最初の間隔が始動されると、メモリハイパーバイザがビ
ジーに維持される。三角形内挿回路は、パラメータの２
個のセットのための内部記憶装置を有しており、その結
果、次の三角形の新たなパラメータを受信するのに、入
力インターフェイスがビジーである間に、一つの三角形
が完了した後の使用されない時間区間が存在しない。

【００５８】図１６は、図２の装置が入力データのフォ
ーマット変換を要求する外部ｂｉｔｂｌｔ（文字拡張の
ような）の系列をどのように処理するかを示す。隣接す
るｂｉｔｂｌｔに関する動作間の区別の手助けのため
に、斜線が付されている。順序制御は、以下の通りであ
る。ｂｉｔｂｌｔのパラメータが入力インターフェイス
を通じてロードされ、最終値がコマンド翻訳回路に対す
る開始信号であり、若し、それが受け付け可能であれ
ば、コマンド翻訳回路がパラメータ計算回路を始動さ
せ、パラメータ計算回路が描画シーケンサおよびフォー
マット変換回路３３０のための必要な値を作成し、それ
をフォーマット変換回路に渡す入力インターフェイスを
介してｂｉｔｂｌｔデータが到来し始めることが可能と
なり、データ経路３７０がフォーマット変換回路からの
データを持つと、描画シーケンサがメモリハイパーバイ
ザに対して、メモリ要求を作成する。フォーマット変換
回路は、内部ＦＩＦＯを有し、その結果、それが描画シ
ーケンサを追い越すことができ、それによって、入力イ
ンターフェイスが早く終了する。そして、ｂｉｔｂｌｔ
２に関するパラメータがロードされ、全体の順序制御が
再開される。若し、フォーマット変換回路のＦＩＦＯが
十分に大きく、且つ入力インターフェイスロードがメモ
リハイパーバイザよりも速く画素を書き込むことできる
ならば、メモリが利用可能に維持される。入力データの
各ビットに関して、一般的に３バイト（２４ビット画
素）である出力データの画素が生成されるので、このこ
とは、文字に関しては、間違いなく真実である。

【００５９】オーバラップ動作は、可能ないつでも、現
動作が完了する前に次の動作を始めさせる、種々の状態
マシーン間のインタロックを有することによって支援さ
れる。入力インターフェイスによって、現に使用されて
ないか、もはや安定状態であることが要求されない、レ
ジスタに新たな値がロードされることができる。このコ
マンド翻訳回路は、どのサブシステムが以前のコマンド
に含まれるかを決定し、若し、新たなコマンドのための
最初の活動状態のブロックが以前のコマンドを処理する
のにビジーでなければ、新たなコマンドを開始させる。
一例として、図１７に示すように、若し、新たなコマン
ドが三角形であって、以前のコマンドが線であったなら
ば（ｂｉｔｂｌｔも同様）、コマンド翻訳回路が三角形
内挿回路に三角形始動信号を送る。それから、三角形内
挿回路が三角形の最初の水平間隔を作成を進めるが、ｂ
ｉｔｂｌｔおよび線描画パラメータ計算回路が受け付け
可能であるまでは、その間隔のためのパラメータ計算が
遅らされる。若し、線が十分に長い（あるいはｂｉｔｂ
ｌｔが十分に大きい）ならば、メモリハイパーバイザが
以前の動作を完了する前に、入力インターフェイスが三
角形をロードする。三角形の最初の線も、メモリを利用
可能としたままで、以前の線が描画される間に計算され
る。しかしながら、ｂｉｔｂｌｔが三角形の後に続く時
には、入力インターフェイスは、三角形の最後の線が完
了する後までは、そのｂｉｔｂｌｔパラメータがロード
されることを防止する。これによって、最後の線の長さ
に依存するメモリ利用中のギャップがなくなる。図１７
では、小さいギャップが示されているが、殆どの線は、
ギャップが存在しないようにするのに十分に長い。

【００６０】この発明は、特定の実施例を参照して十分
に述べられているが、他に変わりうる実施例は、当業者
にとって明らかであろう。例えば線描画のためのブレゼ
ンハムアルゴリズムは、２つのサブシステムより多いも
のによってなされる、２つの順序タスクより多いものへ
分けることができる。

【００６１】

【発明の効果】本発明によれば、高性能のメモリ制御が
実現される。

【図面の簡単な説明】

【図１】典型的なスカラーコンピュータのブロック図で
ある。

【図２】好適なラスター化プロセッサおよび表示コント
ローラのブロック図である。

【図３】三角形データ構造中のパラメータおよび描画さ
れる三角形基本要素間の関係を示す図である。

【図４】三角形内挿サブシステムの好適な実施例の図で
ある。

【図５】三角形内挿回路により達成される並列を示すタ
イミング図である。

【図６】ｂｉｔｂｌｔおよび線描画パラメータ計算回路
のデータの流れのブロック図である。

【図７】ｂｉｔｂｌｔおよび線描画パラメータ計算回路
の状態流れ図である。

【図８】ｂｉｔｂｌｔおよび線描画シーケンサのデータ
流れのブロック図である。

【図９】図２に示される入力インターフェイスのより詳
細なブロック図である。

【図１０】図６Ａに示される入力インターフェイスの状
態図である。

【図１１】図２に示されるメモリハイパーバイザより詳
細なブロック図である。

【図１２】図２のメモリハイパーバイザがフレームバッ
ファへの書き込みの系列をどのように処理するかを示す
図である。

【図１３】図２のメモリハイパーバイザがフレームバッ
ファへの書き込みの系列をどのように処理するかを示す
図である。

【図１４】図２のラスター化プロセッサおよび表示コン
トローラがイメージ基本要素の種々の種類をどのように
処理するかを示すタイミング図である。

【図１５】図２のラスター化プロセッサおよび表示コン
トローラがイメージ基本要素の種々の種類をどのように
処理するかを示すタイミング図である。

【図１６】図２のラスター化プロセッサおよび表示コン
トローラがイメージ基本要素の種々の種類をどのように
処理するかを示すタイミング図である。

【図１７】図２のラスター化プロセッサおよび表示コン
トローラがイメージ基本要素の種々の種類をどのように
処理するかを示すタイミング図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダリル・ジョン・ココスツカ アメリカ合衆国、テキサス州、オウスティ ン、ロンサム バレー トレイル 5910 (72)発明者 スティーブン・フィリップ・ラーキィ アメリカ合衆国、テキサス州、オウスティ ン、スコッツマン ドライブ 8911

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数の命令を受信するとともに、順次記
   憶するための手段と、 それぞれがそのバッファに対するアクセスを調整するた
   めのバッファ制御手段を有する複数のバッファメモリ
   と、 各バッファ制御手段および上記受信手段と結合され、少
   なくとも一つの他の順次記憶された命令に応答して少な
   くとも一つの残りのバッファをアクセスする間に、先の
   順次記憶された命令に応答して、１あるいは複数の上記
   バッファをアクセスするための手段とからなるメモリ装
   置。
2. 【請求項２】 請求項１記載のメモリ装置であって、 上記バッファ制御手段のそれぞれが残りのバッファ制御
   手段の動作と独立して、各自のバッファへのアクセスを
   制御することを特徴とする装置。
3. 【請求項３】 請求項２記載のメモリ装置であって、 上記バッファ制御手段が相互結合されることを特徴とす
   る装置。
4. 【請求項４】 請求項３記載のメモリ装置であって、 上記記憶手段手段がファーストイン・ファーストアウト
   バッファを有することを特徴とする装置。
5. 【請求項５】 メモリ装置中の情報のアクセスを制御す
   るための方法であって、 複数の命令を受信するとともに、順次記憶するためのス
   テップと、 複数のバッファのそれぞれに対するアクセスを調整する
   ためのステップと、 少なくとも一つの他の順次記憶された命令に応答して少
   なくとも一つの残りのバッファをアクセスする間に、先
   の順次記憶された命令に応答して、１あるいは複数の上
   記バッファをアクセスするステップとからなる方法。
6. 【請求項６】 画素情報を含むグラフィックス命令を生
   成するための手段と、複数の上記命令を受信するととも
   に、順次記憶するための手段と、 それぞれがそのバッファに対するアクセスを調整するた
   めのバッファ制御手段を有する複数のバッファメモリ
   と、 各バッファ制御手段および上記受信手段と結合され、少
   なくとも一つの他の順次記憶された命令に応答して少な
   くとも一つの残りのバッファをアクセスする間に、先の
   順次記憶された命令に応答して、１あるいは複数の上記
   バッファをアクセスするための手段と、 上記バッファの少なくとも一つに記憶された画素情報を
   表示するための手段とからなるグラフィックス表示シス
   テム。
7. 【請求項７】 メモリ装置中の情報のアクセスを制御す
   る請求項５記載の方法であって、 上記複数のバッファに対するアクセスを調整するステッ
   プが複数のバッファ制御手段によってなされ、各バッフ
   ァ制御手段が上記複数のバッファの一つのためのアクセ
   スを調整することを特徴とする方法。
8. 【請求項８】 メモリ装置中の情報のアクセスを制御す
   る請求項７記載の方法であって、 上記バッファ制御手段のそれぞれが残りのバッファ制御
   手段の動作と独立して、各自のバッファへのアクセスを
   調整することを特徴とする方法。
9. 【請求項９】 メモリ装置中の情報のアクセスを制御す
   る請求項７記載の方法であって、 上記記憶のステップがファーストイン・ファーストアウ
   ト処理を使用してなされることを特徴とする方法。
10. 【請求項１０】 請求項６記載のグラフィックス表示シ
    ステムであって、 上記バッファ制御手段のそれぞれが残りのバッファ制御
    手段の動作と独立して、各自のバッファへのアクセスを
    制御することを特徴とする方法。
11. 【請求項１１】 請求項１０記載のグラフィックス表示
    システムであって、 上記バッファ制御手段が相互結合されることを特徴とす
    る方法。
12. 【請求項１２】 請求項１１記載のグラフィックス表示
    システムであって、 上記記憶手段がファーストイン・ファーストアウトバッ
    ファを有することを特徴とする方法。