JPH06504867A - マイクロプロセッサ アップグレード ソケット用の信号巡回回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マイクロプロセッサ　アップグレード ソケット用の信号巡回回路 発明の背景 発明の分野 本発明は、パーソナルコンピュータに関し、特にパフォーマンスを改善するため に、アップグレードしたマイクロプロセッサをオプションソケットに差し込むこ とによってアップグレードされるパーソナルコンピュータに関する。

先行技術の記述 コンピュータテクノロジの進歩が、驚異的速度で進行する。

モダンなコンピュータの速度及び性能の改良は、前世代のテクノロジがより高速 より優れたコンピュータでとって代わられる前に、市場に出回らない程急速に進 行する。進歩のベースが科学者、エンジニア及びマニアにとって驚異的である一 方で、企業と歩調を保とうとする消費者にイライラを募らせている。

まだパソコンの価格が過去２０年に互って劇的に下がったといえども、コンピュ ータは個人とビジネス消費者のためにメイン投資を示している。不幸にも新しい テクノロジが発展すると、コンピュータが迅速に陳腐化し、その市場価格が急降 下する。

この結果、旧システムを新規システムで置換することは、新規システムに出費が かさみ、旧システムで非常に僅かなリターンを受け取ることを含む。

コンピュータテクノロジの進歩の中核は、マイクロプロセッサの性能の改良にあ る。先進的マイクロプロセッサの利益を享受するためには、消費者が予め−通り のコンピュータを買い、可能なら少数の交換できる構成要素を抜き取って彼の古 いシステムを捨てなければならないであろう。種々の製造業者による多くの一連 のコンピュータデザインが同一であったが、マイクロプロセッサデザインは、シ ステムが非互換性になるに十分に変化していた。この結果、旧プロセッサは単純 に新規プロセッサに置換できず、全部のコンピュータをモダンなシステムに配置 替えをしなければならない。

コンピュータシステムをアップグレードするコストを減少させる努力においては 、製造業者はプロセッサを置換することができて、コンピュータシステムの残り の部品を保持する方法を探究し始めた。幾つかの製造業者は、マイクロプロセッ サがコンピュータのマイクロプロセッサ回路カードを差し替えることによって交 換できるコンピュータを生産した。コンピュータシステムのパフォーマンスを改 善するために、消費者は、新しいプロセッサカードを買うことのみが要求された 。古いカードはコンピュータから外され、新しいカードに置換することができる 。

これは改善であったが、このアップグレード方法が必要以上に高価なままであっ た。全体のプロセッサカードが置き換えられなければならなかったので、古いプ ロセッサカード上の回路と部品とチップの全てが無駄になった。消費者は、新し いプロセッサのコストのみでなく、新しいカード上の全部品のコストも、互換性 カードを製作するに発生する費用も吸収しなければならなかった。

現在マイクロプロセッサの好ましい１つのラインは、ＩＢＭＰＣ／ＡＴのような アイ・ビー・エム社によって最初に生産されたものと互換性をとったパソコンの 基礎を形成したインテル社のプロセッサである。現在、このラインは、８０８８ から８０４８６に及ぶ。特に好ましいユニットは、性能順に３８６ＳＸと３８６ ＤＸと４８６　ＳＸと４８６ＤＸを含む。それゆえに交換できるプロセッサカー ド上のこれらのマイクロプロセッサを使うことは、普通である。特に関心事は４ ８６ＤＸと４８６ＳＸと同族の４８７ＳＸである。

は特有の関心について存在する。４８６ＳＸは、数値コプロセッサを内蔵しない ４８６ＤＸと見なされることができる。数値コプロセッサが必要な時には、４８ ７ＳＸがシステムに挿入される。それ故、インテル社の推奨によれば、数値コプ ロセッササポートができるように２つのフルなソケットがプロセッサカードに必 要である。これは、既に高集積度の交換できるプロセッサカードに主なスペース 問題を発生させる。

これらのコスト及び高集積度問題を救済するために、研究員は、連続した変化度 を持って全体のプロセッサカードを置換することなしにシステムプロセッサを置 き換える方法を探究し始めた。例えば、１９９１年９月１１日に出願された米国 特許出願シリアル番号０７／７５７，７２２によるコンピュータシステムは、単 にソケットがら旧プロセッサを外し、それをより高性能のプロセッサに置換し、 種々のスイッチを適当にセットすることによって、マイクロプロセッサが４８６ ＳＸマイクロプロセツサから４８７ＳＸマイクロプロセツサに或いは４８６ＳＸ や４８７ＳＸがら４８６ＤＸマイクロプロセツサにアップグレードするのを許容 している。

この方法が効果的であるが、コンピュータシステムは、現在インテルによって提 供されたがなり高価で、エキシチックなパソコンマイクロプロセッサである４８ ６プロセツサフアミリに限定されてしまう。プロセッサの比較的安いライン（３ ８６家族）が相当安くなって、全く一般的なってきている。不幸にも、４８６プ ロセツサをアップグレードする可能性を持って３８６システムから始めることを 望むユーザは、全プロセッサカードの交換が最良であるアップグレードできるシ ステムに先立って、フィールドに普及したオプションの同じ不足に直面すること を強いられた。

発明の要約 本発明によるコンピュータシステムでは、マイクロプロセッサは、プロセッサカ ードを交換しないで３８６家族マイクロプロセツサから４８６家族マイクロプロ セツサにアップグレードすることができる。このコンピュータは、インテルの８ ２３９５キヤツシユシステムを共有するシステムにロッジされた３８６ＤＸメイ ンＣＰＵを含む。更に、コンピュータは、４８６ＳＸ、４８７ＳＸ、４８６ＤＸ や４８６ＤＸ２マイクロプロセツサが差し込める単一の予備ソケットを含む。こ れらのマイクロプロセッサのいずれもソケットに差込むことができる。キャッシ ュシステムは、適当なスイッチをセットすることによってトライステートテスト モードに入り、メインＣＰＵの動作を中断する。

４８６ＳＸと４８７ＳＸと４８６ＤＸ／ＤＸ２全部は、信号番号が異なりながら 異なるピン配列を持っている。各プロセッサのピン配列の変化を修正するために は、コンピュータシステム信号が、異なるマイクロプロセッサのために異なるピ ンに巡回しなければならない。この巡回の制御は、使用されたマイクロプロセッ サの形式に従ってセットされる１セツト３つのスイッチによって達成される。更 に特定のシステム信号は、１セツト６つのスイッチを用いてシステム部品間を再 巡回させてソケットが空の時、或は占有されている時のコンピュータの適当な操 作を形成する。これら全スイッチを最適にセットするによって、修正信号がアッ プグレードしたマイクロプロセッサの各ピンに供給されて、キャッシュシステム をテストモードに留め、メインＣＰＵが基本的に不活発となり、アップグレード プロセッサがコンピュータシステムを制御する。これは、単に、アップグレード プロセッサをソケットに置き、スイッチをセットし、システムをリセットするこ とによって、コンピュータシステムが３８６マイクロプロセツサから４８６マイ クロプロセツサにアップグレードするのを許容する。

本発明のより良い理解は、好ましい実施例の以下の詳細な記述を添付図面と関連 して考慮したときに得られる。

図面の簡単な説明 第１図は本発明と協働するコンピュータシステムのブロック図である。

第２Ａ、２Ｂ及び２０図は、それぞれ４８６ＤＸと４８７ＳＸと４８６ＳＸマイ クロプロセツサの上がら見たピン配列図である。

第３図は、特定のアップグレードソケットピンに種々の信号を巡回させる回路の 概略図である。

第４図は、システム部品間に種々の信号を巡回させる回路のブロック図である。

第５図は、キャッシュシステムにＦＬＵＳＨ＊及びＵＰＧＲＡＤＥ＊信号を巡回 させる回路のブロック図である。

好ましい実施例の説明 金弟１図を参照して、符号Ｃは、通常本発明と協働するコンピュータシステムを 示している。システムＣは、４つのバスを経て相互接続した多くのブロック素子 から構成される。この明細書を通して、信号名に続くアステリスクは、信号が論 理ローレベルでアクティブで、常にアステリスクなしの信号の反転信号であるこ とを示す。角括弧内の番号或は範囲を持つ信号名は、バスにおける特定のビット 或は位置を参照している。

メインＣＰＵ２０は、数値コプロセッサ２２及びキャッシュシステム２４に接続 される。通常Ｐ即ちプロセッサバス２６として参照されるバスは、メインＣＰＵ ２０と数値コプロセッサ２２とキャッシュシステム２４を結ぶために使われる。

好ましくは、メインＣＰＵ２０がインテル社８０３８６ＤＸ−２５マイクロプロ セッサであり、数値コプロセッサが８０３８７であり、キャッシュシステム２４ が、８２３９５キヤツシユコントローラである。好ましくは、背面インターフェ イスとして用いられる８２３９５は、４８６グループと類似及び互換性がとれて いる。第２或はＨ即ちホストバス２８は、コンピュータシステムＣにおける種々 の他の素子にキャッシュシステム２４を接続するために使われる。例えば、アッ プグレードＣＰＵソケット３０がインテルで開発された４８６家族の種々のアッ プグレードソケットを受け入れるために提供される。レベル２即ち二次キャッシ ュ３２も操作のためにホストバス２８に接続されている。一般にＰバス２６のよ うな種々のバス及びホストバス２８が三つの部分、例えばＰＡとＰＤとＰＣＣパ スいはＨＡかＨＤとＨＣバスのようなアドレス部分とデータ部分と制御部分から 構成されることが理解される。

メインＣＰＵ２０及びアップグレードソケット３０も、ＰＣバス及びＨＣバスに よってＣＰＵユテイリテイ制御（ＣＵＣ）回路３６に接続される。このＣＵＣ３ ６は、コンピュータＣの入力／出力（Ｉｌｏ）バスの型式であるＸデータ・バス ６０に接続していている。ＣＵＣ３６は雑多なＣＰＵ制御とインターフェイス機 能を実行する。

好ましい実施例では、メモリコントローラ３４がコンピュータシステムＣで用い たメモリの制御を形成するために、ホストバス２８に接続している。今、コンピ ュータシステムＣのメモリ部分を説明すると、メモリコントローラ３４がローア ドレスストローブ（ＲＡＳ）デコード及びバッファユニット３８に接続されて、 同ユニット３８に制御信号を供給する。このメモリコントローラ３４はメモリ即 ちＭバスによってベースメモリ４０にも接続している。好ましくは、ベースメモ リ４０が適宜回路基板に半田付けされたダイナミックなランダムなアクセスメモ リ　（Ｄ　ＲＡＭ）を複数使うことによって展開される。メモリソケット４２は 、好ましくは単一インラインメモリモジュール（ＳＩＭＭ）を収容するようにな っている。ＲＡＳデコーダ３８からのＲＡＳ出力が、メモリソケット４２に供給 される。メモリコントローラ３４は、メモリ制御ＭＣ及びメモリアドレスＭＡ信 号をベースメモリ４０およびメモリソケット４２に順に接続されたバッファ４４ に供給する。データ信号は、ＨＤババス接続されたＥＩＳＡパスバッファ（ＥＢ Ｂ）　４６によってメモリソケット４２と基本のメモリ４０へ運ばれる。

好ましい実施例では、コンピュータシステムＣが第１図のＳバス４９として明示 されるＩＳＡ外部バスを利用する。ＭＢＣとして参照されたコントローラバス５ ０は、Ｈバス２８及びＳバス４９間である必要な制御機能を形成し、Ｓバス制御 即ちＳＣラインを形成する。ＭＢＣ５０に接続されるのは、ＩＳＡバスシステム と互換性があり、コンピュータシステムＣの種々のタイマ、直接メモリアクセス （ＤＭＡ）コントローラ及び割込みコントローラロジックを含むＥＩＳＡシステ ム周辺回路４８である。このＭＢＣ５０は、ＬＡ及びＳＡアドレスラインを展開 するためにＨＡババス接続されたアドレスＥＢＢ５１と、ＳＤラインを展開する ためにＨＤババスびＳＤバス間に接続されたＥＢＢ５３とを制御する。Ｓバス４ ９に接続されるのは、オプション回路基板を収容するＩＳＡコネクタ５７である 。

Ｓバス３６から展開されるのは、Ｘバス６０として参照された第４及び残りのバ スである。このＸバスは、Ｓバス４９に接続され、多くのアドレスデコーディン グ操作を形成するシステムグルーチップ（ＳＧＣ）５５の手段によって展開され る。この５ＧＣ５５は、ＳＡラインに接続されてＸＡアドレスラインを展開する バッファ６２と、ＳＤライン及びＸＤライン間に形成されるバッファ６４とを制 御する。ＳＣ制御ラインは、Ｘバス６０の制御を手伝うために直接に使われる。

コンピュータシステムＣ中の種々の内部部品が、Ｘバス６０に接続している。

例えば、コンピュータシステムＣのＢｉＯ２を含んでいる読出専用メモリ即ちＲ ＯＭ６６は、Ｘバス６０に接続され、同様にＸバスには、実時間クロック（ＲＴ Ｃ）　、ＣＭＯＳメモリ６８とキーボードコントローラ７０とフロッピー・ディ スクコントローラ７２と多重周辺コントローラ７４が接続される。コンピュータ システムＣのために画像出力を形成するために、ビデオシステム５２に接続して いるモニター５４と共にビデオシステム５２は、Ｘバスに接続している。追加的 に、音声システム５６は、Ｘバス６０に接続されて、内部スピーカと、音声シス テム５６に接続され得る外部の増幅器及びスピーカのためのジャック５８とを持 っている。キーボードコントローラ７０は、キーボード及びマウスシステム７６ に接続されてユーザ入力を形成し、一方フロッピー・ディスクコントローラ７２ がフロッピー・ディスクドライブ７８に接続されている。多重周辺コントローラ ７４は、並列インターフェイス８０に接続された並列ポートと、シリアル・イン タフェース８２に接続された直列ポートと、ハードディスク装置８４に接続され たハードディスクインターフェイスとを含む。

第１図に示すコンピュータシステムＣは、本発明と協働するコンピュータシステ ムの一例であり、種々の変形が勿論当業者にとって明らかに展開できる。

好ましい実施例のシステムＣは、インテルによって製作された４形式のアップグ レードマイクロプロセッサ即ち４８６　ＳＸと４８７ＳＸと４８６ＤＸと４８６ ＤＸ２と互換性がある。この論議の意図のために、４８６ＤＸに対するいかなる 基準も、ピン配列が同一であると、４８６ＤＸ２に対する基準を含む。

各マイクロプロセッサ形式は、種々の性能特性と特質とを持ち、同じ基本設計と ビン配列を共有するマイクロプロセッサのファミリーを含む。第２Ａ、２Ｂ、２ Ｃ図及び下記の第１表に示すように、３形式のアップグレードマイクロプロセッ サの各々は、５つのビンを除いて共通のピン配列を共有する。コンピュータシス テムの種々の信号へのこれら５つのビン接続は、使われたマイクロプロセッサの 特定の形式に従って変化させなければならない。

ピン番号　４８６ＳＸ　４８７ＳＸ　４８６ＤＸＡ１３　ＮＣＦＥＲＲ＊　ＮＣ Ａ１５　ＮＭＩ　ＩＧＮＮＥ＊　ＩＧＮＮＥＪＢ１４　ＮＣＵＰＧＲＡＤＥ＊　 ＮＣ Ｂ１５　ＮＣＮＭＩ　ＮＭＩ Ｃ１４ＮＣＮＣＦＥＲＲ＊ ビンＡ１３が４８７ＳＸチツプのＦＥＲＲ＊　（浮動小数点誤差）信号を生成す る。アステリスク（＊）は信号がローでアサートされ、ハイでネゲートされるこ とを示す。ＦＥＲＲ＊信号は、ローにアサートされた時に、浮動小数点誤差が発 生したことを示す。このＦＥＲＲ＊信号は、ＣＵＣ３６に供給される。４８６３ Ｘと４８６ＤＸマイクロプロセツサでは、ピンＡ１３が使用されず、未接続であ る。

４８６ＤＸマイクロプロセツサではＦＥＲＲ＊信号がピンＣ１４で生成される。

しかしながら、ピンＣ１４は、４８６ＳＸと４８７ＳＸマイクロプロセツサで使 われなくて、それで、それらのマイクロプロセッサのために接続しない。

ピンＢ１５が、４８７ＳＸと４８６ＤＸマイクロプロセツサのコンピュータシス テムからＮＭＩ（マスクできなり）割込）信号を受信する。このＮＭＩ信号がＥ ＳＰ４８によって生成されて、アップグレードソケットに供給される。ＮＭＩ信 号は、／’％イにアサートされた時に、潜在的に致命的エラーがシステムに発生 したことを示す。この割り込みはディセーブルできず、アクティブであるならば 常にサービスされる。ピンＢ１５は４８６ＳＸマイクロプロセツサで使われなく て、それゆえに未接続のままである。

４８６ＳＸマイクロプロセツサのために、ピンＡ１５は、ＮＭＩ信号を受信する 。他方、４８７ＳＸと４８６ＤＸマイクロプロセツサのために、ピンＡ１５が、 ＩＧＮＮＥ＊（数値誤差無視）信号を受信するべきである。このＩＧＮＮＥＪ信 号はローにアサートされ、ハイにネゲートされる。ＩＧＮＮＥ＊信号は、ＣＵＣ ３６によってローにアサートされた時にプロセッサに数値誤差を無視して、浮動 小数点命令を実行し続けるように命令する。ＩＧＮＮＥ＊信号がハイにネゲート された時には、先の浮動小数点命令がエラーを起こすならば、プロセッサが非制 御浮動小数点命令を凍結する。このＩＧＮＮＥ＊信号は、４８６ＳＸマイクロプ ロセツサによって使われない。

ピンＢ１４は、４８７ＳＸマイクロプロセツサでだけに使われた余分なピンであ る。このピンＢ１４は、ローにアサートされ、ハイにネゲートされるＵＰＧＲＡ ＤＥ＊信号を生成する。

ＵＰＧＲＡＤＥ＊信号は、ローにアサートされた時にプロセッサがアップグレー ドソケットにあることを種々のシステム部品に示す。４８６ＳＸと４８６ＤＸマ イクロプロセツサのＢ１４位置のピンが接続されない。

金弟３図を参照すると、本発明によるコンピュータシステムは、アップグレード マイクロプロセッサのどの形式も収容できるアップグレードソケット３０を含む 。好ましい実施例では、１組のスイッチ１６０と１６２と１６４がピンＡ１３と Ｃ１４とＢ１４とＢ１５とＡ１５とから或はへの信号の巡回を制御する。各スイ ッチ１６０と１６２と１６４は２位置で、好ましくは表面実装型のスイッチであ る。スイッチ１６０がピンＣ１４の巡回を制御する。上記したように、ピンＣ１ ４は４８６　ＳＸと４８７ＳＸマイクロプロセツサのために未接続であるべきで あるが、４８６ＤＸマイクロプロセツサのＦＥＲＲ＊信号を生成する。スイッチ １６０は、１つの側が接地され、他の側が抵抗１６６に接続している。この抵抗 １６６の他端は、５ボルト電源に接続されて、スイッチ１６０がオープンした時 に、ハイ（ＨＩＧＨ）信号が抵抗１６６とスイッチ１６０間のノードに生成され る。これら抵抗１６６とスイッチ１６０が非反転トライステートバッファ１６８ の反転イネーブル人力に接続している。

このバッファ１６８はもしイネーブルならば、信号がバッファ１６８を通るのを 可能にする。もしバッファ１６８がイネーブルされないならば、バッファ１６８ は、トライステートモードにあって、オープン回路のように行動する。バッファ １６８の人力がピンＣ１４に接続され、バッファ１６８の出力がＣＵＣ３６のＦ ＥＲＲ＊入力に接続されている。バッファ１６８は、そのイネーブル入力でＬＯ Ｗ信号によってイネーブルされる。従って、スイッチ１６０がクローズされる時 には、ロー信号がバッファ１６８のイネーブル入力でアサートされて、マイクロ プロセッサのピンＣ１４をＦＥＲＲ＊信号に接続する。それゆえに４８６ＤＸマ イクロプロセツサが使われるとき、スイッチ１６０はクローズされるべきである 。さもなければ、ピンＣ１４を未接続にして、スイッチ１６０を開くべきである 。

同様に、スイッチ１６２がピンＢ１４の巡回およびＵＰＧＲＡＤＥ＊信号を制御 する。このスイッチ１６２は、一端が接地され、他端が抵抗１７０に接続してい る。抵抗１７０は、５ボルト電源に接続している。抵抗１７０とスイッチ１６２ は、前述のバッファ１６８と同一である非反転トライステートバッファ１７１の 反転イネーブル入力に接続している。バッファ１７１の人力がアップグレードソ ケット３０に接続され、バッファ１７１の出力がＵＰＧＲＡＤＥ＊信号に接続し ている。

ピンＢ１４は、５ボルト電源に接続されたプルアップ抵抗１７７にも接続されて 、バッファ１７１が活発化された時にハイ信号を生成するが、ソケット３０のピ ンＢ１４が接続されない。

これら抵抗１７０およびスイッチ１６２は、接地入力とＵＰＧＲＡＤＥ＊信号に 接続した出力を持つ第２の非反転トライステートバッファ１７９の非反転イネー ブル入力にも接続している。スイッチ１６２が閉塞した時には、ロー信号が各バ ッファ１７１及び１７９のイネーブル人力でアサートされて、第１のバッファ１ ７１をイネーブルし、ピンＢ１４をＵＰＧＲＡＤＥ＊信号に接続させる。もし、 ４８７ＳＸマイクロプロセツサがソケット３０にあるならば、ＵＰＧＲＡＤＥ＊ 信号がローにアサートされる。もし、スイッチ１６２が閉塞した時に、他のプロ セッサがソケット３０にあり、或はソケット３０が空であるならば、ＵＰＧＲＡ ＤＥ＊信号がプルアップ抵抗１７７によってハイに引き上げられる。他方、スイ ッチ１６２がオープンな時には、ハイ信号が各バッファ１７１及び１７９のイネ ーブル入力でアサートされる。この結果、第２のババッファ１７９がイネーブル されて、ロー信号をアサートする接地にＵＰＧＲＡＤＥ＊信号が接続される。ア ップグレードマイクロプロセッサがソケット３０にある時に、ＵＰＧＲＡＤＥ＊ 信号がローであるべきであるので、４８６　ＳＸか４８６ＤＸが挿入されるとき 、スイッチ１６２は開かれるべきである。他方、ソケット３０がからのとき、ス イッチ１６２はクローズされるべきである。もし、４８７ＳＸマイクロプロセツ サがソケット３０に置かれるならば、プロセッサが適当に直かれるとき、４８７ ＳＸプロセツサのピンＢ１４がＵＰＧＲＡＤＥ＊信号にロー値を生成するので、 スイッチ１６２が閉じるべきであり、下記に示す理由から閉塞状態に留まること が好ましい。

同様に、スイッチ１６２と他のスイッチ１６４は、アップグレードソケット３０ のピンＡ１３の巡回を制御する。ピンＡ１３は、４８７ＳＸマイクロプロセツサ と共に使われる時に、ＣＵＣ３６のＦＥＲＲ＊入力に接続されるべきであり、４ ８６ＳＸと４８６ＤＸマイクロプロセツサの場合では接続されない。

ために連想しない。他のスイッチ１６４は一端が接地される。

スイッチ１６４の他端は、順に５ボルト電源に接続した抵抗１７４に接続してい る。これら抵抗１７４とスイッチ１６４は、２人力ＯＲゲート１７５の第１の入 力に接続され、抵抗１７０とスイッチ１６２が他人力に接続されている。ＯＲゲ ート１７５の出力は非反転トライステートバッファ１７２の反転イネーブル入力 に接続されている。バッファ１７２の人力がＣＰＵソケット３０のピンＡ１３に 接続され、バッファ１７２の出力がＦＥＲＲ＊信号に接続されている。両方のス イッチ１６２及び１６４がクローズされる時には、ロー信号がバッファ１７２の イネーブル入力でアサートされて、ピンＡ１３をＦＥＲＲ＊信号に接続する。も し４８７ＳＸマイクロプロセツサが用いられたならば、ピンＡ１３がＦＥＲＲ＊ 信号にのみ接続されるべきであるので、両方のスイッチ１６２及び１６４は、も し４８７ＳＸマイクロプロセツサがソケット３０にあるのみならば、クローズさ れるべきである。

プルアップ抵抗１７３は、４８６ＳＸマイクロプロセツサがインストールされた 時或いは偶然に起こるがもじれない時のような、スイッチ１６０と１６２が開口 した時にどんなエラー信号も供給されないように、５ボルト電源及びＣＵＣ３６ のＦＥＲＲ＊入力間に接続されている。それ故、ＦＥＲＲ＊入力は全状態におい て既知のレベルで存在して、浮遊しない。

勿論、スイッチ１６４が、ＣＰＵソケット３０のピンＢ１５及びピンＡ１５への 信号巡回を制御する。スイッチ１６４と抵抗１７４は、２つの非反転トライステ ートバッファ１７６と１７８の反転イネーブル入力及びインバータ１８０の入力 に接続される。インバータ１８０の出力が、他の非反転トライステートバッファ １８２の反転イネーブル人力に接続している。この配列によると、第１組の２つ のバッファ１７６と１７８がイネーブルされる時に、第３バツフア１８２がディ セーブルされ、第３バツフア１８２がイネーブルされる時には、逆に第１組の２ つのバッファ１７６及び１７８がディセーブルされる。スイッチ１６４がクロー ズされるとき、最初の２バツフア１７６と１７８は可能にされ、スイッチ１６４ が開かれるとき、バッファ１８２はディセーブルされる。第１バツフア１７６は 、入力がＮＭＩ信号に接続され、出力がピンＢ１５に接続している。第２バツフ ア１７８は、入力がＩＧＮＮＥ＊信号に接続され、その出力がピンＡ１５に接続 している。それゆえにスイッチ１６４がクローズされる時には、ピンＢ１５がＮ ＭＩ信号を受信し、ピンＡＩ５がＩＧＮＮＥ＊信号に接続される。

しかしながら、スイッチ１６４が開口する時には、最初の２つのバッファ１７６ と１７８がディセーブルされる。それゆえにピンＢ１５が接続されない。しかし ながら、ピンＡ１５は、イネーブルされた第３バツフア１８２の出力に接続して いる。

第３バツフア１８２の人力がＮＭＩ信号に接続している。４８６５Ｘマイクロブ ロセツザが使われている時には、ピンＢ１５が未接続であり、ピンＡ１５がＮＭ Ｉ信号を受信すべきである。

４８７ＳＸか４８６ＤＸマイクロプロセツサが使われている時には、ピンＢ１５ がＮＭＩ信号を受信すべきで、ピンＡ１５がＩＧＮＮＥ＊信号を受信すべきであ る。それゆえにスイッチ１６４は、４８６ＳＸマイクロプロセツサ用に開口すべ きであり、４８７ＳＸか４８６ＤＸマイクロプロセツサ用に閉塞されるべきであ る。

アップグレードプロセッサが使われない時には、スイッチ１６０が開口即ちオフ であり、スイッチ１６２が閉塞即ちオンであり、スイッチ１６４がオーブン即ち オフであるべきである。

スイッチ１６０のこのセツティングがバッファ１６８をトライステートにさせる 。スイッチ１６２及び１６４のこれらのセツティングがバッファ１７２及び１７ ９をトライステートにさせ、バッファ１７１を活性化させるが、４８７ＳＸがな いと、ＵＰＧＲＡＤＥ＊信号が抵抗１７７によってハイにプルアップされる。そ れで、これらのセツティングは、アップグレードソケット３０からの切換え出力 を効果的にディセーブルする。

下記第２表は、３種類のマイクロプロセッサのため、及びアップグレードマイク ロプロセッサが使用されなくて、メインＣＰＵ２０がコンピュータシステムＣを 制御した時の使用のための、スイッチ１６０と１６２と１６４の適当なセツティ ング３８６ＤＸ　４８６ＳＸ　４８７ＳＸ　４８６ＤＸ１６０　ＯＦＦ　ＯＦＦ 　ＯＦＦ　０Ｎ１６２　ＯＮ　ＯＦＦ　ＯＮ　０ＦＦ １６４　ＯＦＦ　ＯＦＦ　ＯＮ　ＯＮ これら３つのスイッチが適当にセットされた時には、３種類のアップグレードプ ロセッサのいずれかがソケット３０に使用されたか、或いは未使用である。もし 、アップグレードプロセッサがシステムに置かれるならば、ＵＰＧＲＡＤＥ＊信 号がローに主アサートされる。このＵＰＧＲＡＤＥ＊信号はローでアサートされ 、ハイでネゲートされて、システムがアップグレードされた時に、特定の部品に 提示される。金弟４図を参照すると、ＵＰＧＲＡＤＥ＊信号は、インバータ１９ ０の人力と２人力ＡＮＤゲート１９２の１つの入力に供給される。アップグレー ドソケット３０に接続されるＦＬＵＳＨ＊信号はＡＮＤゲート１９２の他の入力 に接続されている。このＦＬＵＳＨ＊信号は、コンピュータシステムＣが８２３ ９５キヤツシユ２４の内容或いはアップグレードプロセッサ内のキャッシュを無 効にすることを望む時に、ＣＵＣ３６によって生成される。しかしながらこの実 施例では、８２３９５を用いたキャッシュシステム２４のＦＬＵＳＨ＊入力が、 後述するように、キャッシュシステム２４をトライステートテストモードに移行 させるための５ＡＨＯＬＤ　（システムアドレスＨＯＬＤ）信号と関連して使わ れる。それゆえに、インバータ１９０の出力が８２３９５キヤツシユシステム２ ４の５ＡＨＯＬＤ入力に接続され、ＡＮＤゲート１９２の出力が８２３９５キヤ ツシユシステム２４のＦＬＵＳＨ＊入力に接続されている。プロセッサ命令に応 答してＣＵＣ３６で発生されるＦＬＵＳＨ＊信号及びＵＰＧＲＡＤＥ＊信号は、 アップグレードマイクロプロセッサが後述されるようにシステムを制御できるよ うに、８２３９５キヤツシユシステム２４をそのトライステートテストモードに 移行させるために用いられる。ＵＰＧＲＡＤＥ＊信号は、他のシステム構成要素 に供給されて、アップグレードマイクロプロセッサが挿入されたことを示しても よい。

これら３つのスイッチが適当にセットされた時には、アップグレードマイクロプ ロセッサがソケット３０に差し込まれた時はいつでも、ＵＰＧＲＡＤＥ＊信号が ローにアサートされる。

アップグレードマイクロプロセッサがホストバスを制御できるようにするために は、８２３９５キヤツシユシステム２４がそのトライステートテストモードに置 かれなければならない。

キャッシュシステムの５ＡＨＯＬＤとＦＬＵＳＨ＊入力は、両方共後述されるよ うに、キャッシュシステム２４をテストモードに入れさせるためにアサートされ なければならない。従って、反転ＵＰＧＲＡＤＥ＊信号が５ＡＨＯＬＤ入力に直 接に接続される。更に、ＡＮＤゲート１９２の出力は、ＵＰＧＲＡＤＥ）ｋがネ ゲートされるならばＦＬＵＳＨ＊信号に追従し、ＵＰＧＲＡＤＥ＊がアサートさ れる時にローに保持されるように、ＵＰＧＲＡＤＥ＊信号は、ＦＬＵＳＨ＊信号 とアンド（論理積をとる）される。ＡＮＤゲート１９２出力は、アップグレード プロセッサが存在する時はいつでもキャッシュシステム２４の８２３９５をテス トモードに置くことができるキャッシュシステムのＦＬＵＳＨ＊入力に供給され る。これの代りの実施例においては、ＡＮＤゲートは、８２３９５のメモリのテ ストを許容するために、ＡＮＤゲート１９２と同じ機能を実行して、適当に計時 されたＦＬＵＳＨ＊信号の展開を許容するプログラムできる論理配列（ＰＡＬ） で置換されてもよい。

８２３９５キヤツシユシステム２４をテストモードに置くためには、５ＡＨＯＬ ＤとＦＬＵＳＨ＊入力がリセット信号の立下がり端の間にアサートされなければ ならない。それゆえにアップグレードマイクロプロセッサが差し込まれた時には 、システムがリセットされて再起動される。アップグレードプロセッサがあると き、反転したＵＰＧＲＡＤＥ＊信号が自動的に生成されて、５ＡＨＯＬＤ人力即 ちキャッシュシステム２４に直接に接続される。更に、ＵＰＧＲＡＤＥ＊信号は 、ＡＮＤゲート１２２を通してキャッシュシステムのＦＬＵＳＨ＊入力をローに ホールドする。この結果、８２３９５キヤツシユシステム２４は、ＲＥＳＥＴ信 号の立下り縁でテストモードに入り、その出力をハイインピーダンスにさせて、 通常のシステム信号に返答しない。キャッシュシステム２４は、システムが不活 発に駆動された５ＡＨＯＬＤ及びＦＬＵＳＨ＊信号でリセットされるまで、テス トモードに留まる。従って、アップグレードプロセッサがソケット３０に留まる 限り、アップグレードプロセッサは、８２３９５キヤツシユシステム２４からの 干渉なしでホストバスを制御する。

他方、ソケット３０が空で、スイッチ１６０と１６２と１６４が適当にセットさ れるの時には、メインＣＰＵ２０がシステムを制御して、キャッシュシステム通 常通りに働く。アップグレードプロセッサなしでは、ＵＰＧＲＡＤＥ＊がネゲー トされ、５ＡＨＯＬＤ入力がローに留まる。更に、ＡＮＤゲートの出力が、ＦＬ ＵＳＨ＊信号に追従する。かくして、システムがリセットされた時には、キャッ シュシステム２４が通常通りにフラッシュ（総入換え）されて、機能を続行する 。

現在のシステムをアップグレードすることは、簡単である。

システムへの電力を遮断した時に、アップグレードマイクロプロセッサがアップ グレードソケット３０に置かれる。正しい信号巡回を形成するために、スイッチ １６０と１６２と１６４は、用いられた形式のアップグレードプロセッサに従っ て上記開示に従ってセットされる。その後システムに電源が投入される。

主メインＣＰＵ２０は、その電源投入手順を始めると、キャッシュシステム２４ をアドレスし、スタートアップベクトル（ルーチン）を呼び出し、答えが受信さ れるまで待機する。キャッシュシステム２４が返答するまで、メインＣＰＵ２０ は操作を中断して、待つ。従って、キャッシュシステム２４がスタートアップベ クトルを形成するまで、メインＣＰＵ２０は、他のいかなるシステム部品と交信 しない。しかしながら上述されるように、キャッシュシステム２４は「眠ってい るＪと、返答しない。他方、アップグレードプロセッサはリセットされて、ホス トバスに接続されている。アップグレードプロセッサがそのスタートアップベク トルのためにキャッシュシステム２４を頼らないので、アップグレードプロセッ サは、メインＣＰＵ２０が不在であった如く、操作と機能を始める。それで、キ ャッシュシステム２４が「眠っている」状態に留まり、メインＣＰＵ２０操作が 保留され、アップグレードプロセッサは、コンピュータシステムを制御する。

殆どのキャッシュシステム２４ホストバスインターフエイスがアップグレードマ イクロプロセッサのホストバスインターフェイスと同一であるので、キャッシュ システム２４の殆どの信号が、アップグレードソケット３０の対応信号に直接に 接続されてもよい。それでもなお、アップグレードホストバス及びキャッシュシ ステムホストバスインターフェイスは、メインＣＰＵ２０が、もしホストバスで アップグレードソケット３０の対応信号に直接に結線されたならばエラーを起こ して、キャッシュシステム２４の性能を落とすある信号のためにプロセッサバス を使うので、全部相互結線できない。この結果、幾つかの信号は、多重されなけ ればならなくて、アップグレードソケット３０及び好ましい８０３８６メインＣ ＰＵ２０及び好ましい８０３８７コプロセツサ２２の間で切り換えられる。しか しながら、これら幾つかの信号のタイミングが臨界的であるので、多くの従来の ＥＩＳＡチップセットによって発生した信号が、効果的に能動部品でアップグレ ードソケット３０に切り換えることができない。従って、本実施例の信号が１セ ツト６つのスイッチで手動で再巡回される。これの代わりに、ＵＰＧＲＡＤＥ＊ 信号に基づいたスイッチングによるリレーに類似したゼロ遅延ロジック制御スイ ッチを用いることができる。しかしながら、システムは、切換及び多重が電気的 に実行されるように、タイミング例外を補償するために、特定用途向は集積回路 （ＡＳＩＣ）を用いて再設計されてもよいことが注目されべきである。

令弟５図を参照すると、ＭＢＣ５０が、第１の手動スイッチ２００に接続された ＨＨＯＬＤ　（ホストバスホールド）信号を発生する。このスイッチの他の端子 がＣＵＣ３６のＨＯＬＤＩ入力及びプルダウン抵抗２０２に接続している。ＣＵ Ｃ３６のＨＯＬＤＩ入力は、プロセッサが、ホストバス２８に直接に置かれたア ーキテクチャのために、ＣＵＣ３６内のホールド論理とインターフェイスするた めに用いられる。このＨＨＯＬＤ信号は、他のマスターがホストバスを持たなけ ればならない時にアサートされて、アップグレードマイクロプロセッサが使われ ている時にＣＵＣ３６のＨＯＬＤＩ入力に供給されなければならない。それゆえ に、スイッチ２００は、アップグレードソケット３０がからの時に、開いて、Ｈ ＯＬＤＩ入力をローレベルに保持する。他方、アップグレードプロセッサが挿入 された時には、スイッチ２００が閉じて、ＭＢＣ５０がＨＨＯＬＤ信号をＣＵＣ ３６のＨＯＬＤＩ入力に供給できるようにしている。メインＣＰＵ２０からのＰ ＬＯＣＫ＊信号は、非反転イネーブル入力がＵＰＧＲＡＤＥ＊信号を受信する非 反転バッファ２０１に供給される。バッファ２０１の出力が抵抗２０３によって ５ボルトにプルアップされ、ＣＵＣ３６のＰＬＯＣＫ＊入力に接続されている。

それで、アップグレードマイクロプロセッサが使われない時には、ＰＬＯＣＫ＊ 信号がＣＵＣ３６に供給されるが、アップグレードプロセッサがある時に、ＣＵ Ｃ３６のＰＬＯＣＫ＊入力がプルアップされ、即ち不活発にされる。

ＰＬＯＣＫ＊信号は、所望ならば、プロセッサのロックサイクルの修正を許容す るために、ＣＵＣ３６のＨＨＯＬＤ入力と共に使われる。この様に、ＣＵＣ３６ は、ＰＬＯＣＫ＊入力でのＰＬＬ０ＣＫ＊信号或いはＨＯＬＤＩ入力でのＨＨＯ ＬＤ信号を受信して、ロックされたサイクルの所望制御を許容する。バッファ２ ０１は、好ましい実施例のＨＨＯＬＤ信号とタイミングが臨界的でないならば、 ＰＬＯＣＫ＊信号と共に使われることができる。

メインＣＰＵ２０とアップグレードソケット３０両者は、ＨＬＤＡ　（ホールド 確認）出力を含む。ホールドリクエストがアサートされた時には、プロセッサが 他のシステムバスマスタにバスを譲ったことを示して、制御プロセッサがＨＬＤ Ａ信号をアサートすることによって返答する。修正プロセッサがＨＬＤＡ信号を アサートできるようにするするためには、スイッチ２０４及び２０６がプロセッ サの各ＨＬＤＡ出力及びＣＵＣ３６のＰＨＬＤＡ　（プロセッサホールド確認） 入力間に接続される。従って、アップグレードソケット３０がからであるならば 、アップグレードソケット３０とＰＨＬＤＡ入力の間のスイッチ２０４が開き、 メインＣＰＵ２０とＰＨＬＤＡ入力の間のスイッチ２０６が閉じられる。逆に、 アップグレードプロセッサがソケット３０に差し込まれた時には、アップグレー ドソケットスイッチ２０４が閉じ、メインＣＰＵスイッチ２０６が開く。

同様に、メインＣＰＵ２０とアップグレードソケット３０両者は、有効アドレス がアドレスバスに存在することを示すＡＤＳ＊（アドレス状態）出力信号を供給 する。本システムでは、適当なＡＤＳ＊信号がＣＵＣ３６のＰＡＤＳ＊　（プロ セッサアドレス状態）入力に供給されなければならない。ＣＵＣ３６は、ある特 別のサイクル及び状態の間に準備が整ったことを示すために、この入力を使う。

それゆえに、スイッチ２０８が、主メインＣＰＵ２０ＡＤＳ＊出力及びＰＡＤＳ ）ｋ入力間に形成され、他のスイッチ２１０がアップグレードソケット３０ＡＤ Ｓ＊出力及びＰＡＤ　Ｓ　＊人力間の接続を制御する。もし、アップグレードプ ロセッサがアップグレードソケット３０にあるならば、アップグレードスイッチ ２１０が閉じ、メインＣＰＵスイッチ２０８が閉じる。アップグレードソケット ３０が空であるならば、スイッチがその逆となる。

最後に、数値コプロセッサ２２は、数値コプロセッサ拡張からのエラー状態を示 すＥＲＲＯＲ＊信号を生成する。アップグレードソケット３０がからである時に は、ＥＲＲＯＲ＊信号が、閉じたスイッチ２１２を通してＣＵＣ３６に供給され る。同様に、４８７ＳＸと４８６ＤＸマイクロプロセツサは、浮動小数点誤差が 発生した時に、バッファ１６８及び１７２に関して信号が上述のように巡回する ＦＥＲＲ＊信号を生成して、第５図に説明的に示されたＦＥＲＲ＊信号を展開す る。それゆえに、メインＣＰＵスイッチ２１２は、アップグレードプロセッサが あるならば、開かなければならない。アップグレードソケットＨＬＤＡ及びＡＤ Ｓ＊出力と異なり、どんなスイッチも、アップグレードソケット切換ロジックが らのＦＥＲＲ＊信号及びＣＵＣ３６間の接続を制御しない。アップグレードプロ セッサが存在する時には、バッファ１６８及び１７２がディセーブルされて、ど の信号もＦＥＲＲ＊ラインに供給されない。追加的にアップグレードプロセッサ が存在しないで、スイッチ２１２が閉じられ、数値コプロセッサ２２も存在しな いばらば、抵抗１７３がＣＵＣ３６へのＦＥＲＲ＊入力をプルアップする。

上述したように、ＣＵＣ３６は、ＵＰＧＲＡＤＥ＊信号を使うことによって、ス イッチ２００と２０４と２０６と２０８と２１０と２１２で形成される切り換え を自動的に扱い所望ならばタイミング問題を解決するように再設計することがで きる。

それゆえに本発明に従ったシステムは、システム基板或はプロセッサ基板の置換 を必要とせず、或いは余分のソケット及び幾つかのスイッチによる僅がな出費で 、８０３８６／８２３９５システムを４８６プロセツサ家族システムにアップグ レードすることができる。

本発明の以上の開示及び説明は記述的及び説明的であり、例証された回路及び構 成の詳細と同様に、寸法、形状、材料、部品、回路素子と配線接続及び接点の種 々の変形が本発明の精神を逸脱しないでなされてもよい。

Ｆｉｇ、ヱＡ Ｆｉｇ、　２Ｂ Ｆｉｇ、　２Ｃ ［！１ｌａｔ１審輔牛 国際調査報告 フロントページの続き （８１）指定図　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＥ、ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＰＴ、ＳＥ） 、０Ａ（ＢＦ、ＢＪ、ＣＦ、ＣＧ、　ＣＩ、　ＣＭ、　ＧＡ、　ＧＮ、　ＭＬ、 　ＭＲ，ＮＥ、　ＳＮ。

ＴＤ、　ＴＧ）、　ＡＵ、　ＢＲ，ＣＡ、　ＦＩ、　ＧＢ、ＪＰ。

ＫＲ，ＮＺ

Claims (1)

1. 【特許請求の範囲】 １、バスと、 前記バスに接続されたメインマイクロプロセッサシステムと、前記バスに接続さ れて、アップグレードマイクロプロセッサを収容できるアップグレードソケット と、前記アップグレードソケットに接続されて、前記アップグレードソケットが アップグレードマイクロプロセッサを収容したことを示す信号を形成するアップ グレード信号手段と、前記アップグレード信号に応答し、前記メインマイクロプ ロセッサシステムに接続されて、同メインマイクロプロセッサシステムの動作を 保留し、前記アップグレード信号がアサートされた時に、前記メインマイクロプ ロセッサシステムを前記バスから効果的に未接続する保留手段とを備えたコンピ ュータシステム。 ２、前記アップグレード信号手段は、アップグレードマイクロプロセッサの存在 を検知して、結果として前記アップグレード信号を発生することを特徴とする請 求の範囲第１項に記載のコンピュータシステム。 ３、前記メインマイクロプロセッサシステムは、マイクロプロセッサと、前記マ イクロプロセッサ及び前記バスの間に接続されるキャッシュメモリシステムとを 含み、このキャッシュメモリシステムは、コンピュータシステムリセットの後に アサートされた前記アップグレード信号の受信時に、未接続及び不活発状態に入 り、前記マイクロプロセッサが前記キャッシュメモリシステムから応答のために 状態待機に入ることを特徴とする請求の範囲第１項に記載のコンピュータシステ ム。 ４、前記アップグレードソケットが、複数のアップグレードマイクロプロセッサ の１つを交換できるように収容する単一ソケットを含み、 前記アップグレードマイクロプロセッサの各々は複数の信号を持ち、これら信号 の幾つかは、前記アップグレードマイクロプロセッサの幾つかが、他の前記アッ プグレードマイクロプロセッサから異なった信号を授受し、即ち異なったピンか らの類似信号を授受するように、前記アップグレードマイクロプロセッサ間で変 化することを特徴とする請求の範囲第１項に記載のコンピュータシステム。 ５、前記可変アップグレードマイクロプロセッサ信号に対応するアップグレード ソケット信号と、各マイクロプロセッサ毎の前記可変ピンに協働するコンピュー タの信号との間の接続を形成するマイクロプロセッサ信号制御手段を更に備えた 請求の範囲第４項に記載のコンピュータシステム。 ６、前記バスに接続されて、前記メインマイクロプロセッサシステム及び前記ア ップグレードソケットに接続する制御ロジックを備え、この制御ロジックが前記 マイクロプロセッサシステム或いは前記アップグレードからの信号を受信しなけ ればならない入力を含み、これら信号が接続的でなく、前記メインマイクロプロ セッサシステム或いは前記アップグレードソケットからの前記信号を前記制御ロ ジックに選択的に接続する手段を更に備えた請求の範囲第１項に記載のコンピュ ータシステム。 ７、前記アップグレード信号手段は、 接地、出力アップグレード信号及びイネーブル入力に接続される入力を持つ第１ のバッファと、 この第１のバッファをイネーブル及びディセーブルするために、前記第１のバッ ファイネーブル入力に接続されるスイッチ手段とを備えた請求の範囲第１項に記 載のコンピュータシステム。 ８、前記アップグレード信号手段は、 前記アップグレードソケットのピン及びハイレベルの信号源に接続された入力と 、前記第１のバッファの出力に接続された出力と、前記第１のスイッチ手段に接 続されたイネーブル手段とを持つ第２のバッファを備え、 前記第１のバッファイネーブル入力及び前記第２バッファイネーブル入力は、前 記第１及び第２バッファの１つだけが、所定時間でイネーブルされるように反対 の信号レベルに応答する請求の範囲第７項に記載のコンピュータシステム。 ９、バスと、 メインマイクロプロセッサと、 前記バスに接続されて、アップグレードマイクロプロセッサを収容できるアップ グレードソケットと、前記アップグレードソケットに接続されて、前記アップグ レードソケットがアップグレードマイクロプロセッサを収容したことを示す信号 を形成するアップグレード信号手段と、前記マイクロプロセッサ及び前記バス間 に接続され、前記アップグレード信号手段に結合するキャッシュメモリシステム とを備え、このキャッシュメモリシステムは、前記アップグレード信号がアサー トされた時に、操作を中断し、トライステートモードに入るコンピュータシステ ム。 １０、前記メインマイクロプロセッサは、前記キャッシュメモリシステムが前記 トライステートモードに入る時に、不活発なようにされる請求の範囲第９項に記 載のコンピュータシステム。 １１、前記バスに接続されて、前記メインマイクロプロセッサ及び前記アップグ レードソケットに接続する制御ロジックを備え、この制御ロジックが前記マイク ロプロセッサシステム或いは前記アップグレードからの信号を受信しなければな らない入力を含み、これら信号が接続的でなく、前記メインマイクロプロセッサ システム或いは前記アップグレードソケットからの前記信号を前記制御ロジック に選択的に接続する手段を更に備えた請求の範囲第１０項に記載のコンピュータ システム。 １２、前記アップグレードソケットは、アップグレードマイクロプロセッサの複 数のいかなるものも受信することができる請求の範囲第９項に記載のコンピュー タシステム。 １３、前記メインマイクロプロセッサが８０３８６マイクロプロセッサであり、 前記キャッシュメモリシステムが、８２３９５キャッシュコントローラを含み、 前記複数のアップグレードマイクロプロセッサが、４８６ＳＸマイクロプロセッ サと４８７ＳＸマイクロプロセッサと４８６ＤＸマイクロプロセッサを含む請求 の範囲第１２項に記載のコンピュータシステム。