JPH0650352U - IC socket with built-in delay board - Google Patents

IC socket with built-in delay board

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JPH0650352U
JPH0650352U JP8817692U JP8817692U JPH0650352U JP H0650352 U JPH0650352 U JP H0650352U JP 8817692 U JP8817692 U JP 8817692U JP 8817692 U JP8817692 U JP 8817692U JP H0650352 U JPH0650352 U JP H0650352U
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JP
Japan
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delay
socket
board
pins
built
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JP8817692U
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Japanese (ja)
Inventor
努 鈴木
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安藤電気株式会社
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Abstract

(57)【要約】 【目的】 デバイスのピン間を遅延させる場合に外付け
回路を不要とし、容易に所望のピン間の遅延を行える作
業効率性の良好な遅延基板内蔵型ICソケットを提供す
ること。 【構成】 遅延基板内蔵型ICソケットは、固定板3、
ソケットピン4、遅延基板5、絶縁板24およびICソ
ケット8により構成される。遅延基板5は、装着された
デバイスの所望のピン間に一定の遅延を与えるために使
われる遅延回路を内蔵した遅延基板である。この遅延基
板5は、取り付けるICソケット8の形状と概ね同一の
形状であり、装着されるデバイスのピンに対応して穴1
5が穿設されている。遅延基板にたとえば遅延したいピ
ン間の出力ピンと、入力ピン用の穴15にはコンデンサ
などを用いた遅延回路が配線されている。
(57) [Abstract] [Purpose] To provide an IC socket with a built-in delay board that does not require an external circuit when delaying between pins of a device and can easily perform a delay between desired pins with good work efficiency. thing. [Structure] The IC socket with built-in delay board includes a fixed plate 3,
It is composed of a socket pin 4, a delay substrate 5, an insulating plate 24 and an IC socket 8. The delay board 5 is a delay board having a built-in delay circuit used for giving a constant delay between desired pins of the mounted device. The delay board 5 has a shape that is substantially the same as the shape of the IC socket 8 to be attached, and the hole 1 corresponds to the pin of the device to be mounted.
5 is drilled. On the delay board, for example, output pins between the pins to be delayed and holes 15 for input pins are provided with a delay circuit using a capacitor or the like.

Description

【考案の詳細な説明】[Detailed description of the device]

【0001】[0001]

【産業上の利用分野】[Industrial applications]

本考案はICソケット、より具体的にはICソケットに装着されるデバイスの 端子間の遅延を行う遅延回路基板を内蔵した遅延基板内蔵型ICソケットに関す る。 The present invention relates to an IC socket, and more specifically, to an IC socket with a built-in delay board that includes a delay circuit board that delays between terminals of a device mounted in the IC socket.

【0002】[0002]

【従来の技術】[Prior art]

電子機器の場合、たとえば後に内容が変更になる可能性のあるプログラムRO Mや、追加・変更の可能性のあるプロセッサなどをプリント基板に取り付ける必 要がある場合がある。このようなとき、プリント基板に直接半田付けを行うと、 交換や追加、変更に柔軟に対応できないため、このようなデバイスをICソケッ トを介してプリント基板に接続することで、容易に取り外しや取り付けができる ようにし、種々の用途に柔軟に対応できるように配慮されている。 In the case of an electronic device, for example, it may be necessary to attach a program ROM, the contents of which may be changed later, or a processor, which may be added or changed, to the printed circuit board. In such a case, if soldering is directly performed on the printed circuit board, it is not possible to flexibly deal with replacement, addition or change. Therefore, by connecting such a device to the printed circuit board through the IC socket, it is possible to easily remove the device. It is designed so that it can be mounted and can flexibly respond to various applications.

【0003】 また、ICソケットを用いればデバイスを容易に取り外しができるため、同じ 種類のデバイスを測定する場合などにも用いられる。デバイスを測定する場合、 ICソケットに装着された被測定デバイスの所定のピン(端子)間の遅延を行な い、データのラッチを行うことがある。図12はこのような従来技術におけるI Cソケット8に装着されるデバイスのピン間の遅延回路を示したものであり、図 12(a)は遅延線7により遅延を、また図12(b)は遅延回路18により遅 延を行う場合をそれぞれ示している。Further, since the device can be easily removed by using the IC socket, it is also used when measuring the same type of device. When measuring a device, data may be latched by delaying a predetermined pin (terminal) of the device under test mounted in the IC socket. FIG. 12 shows a delay circuit between pins of a device mounted on an IC socket 8 in such a conventional technique. FIG. 12 (a) shows a delay by a delay line 7 and FIG. 12 (b). Shows the case where the delay circuit 18 delays.

【0004】 一般的に線材による遅延は5ns/mである。このため、たとえば図12(a )のような被測定デバイス16の遅延部分を仮に図13(a)で示すと、出力ピ ン(図では1番ピン)のクロックを5ns遅延させて、入力ピン(図では2番ピ ン)に入力し、被測定IC内の別のデータをラッチする場合には、約1mの線材 を1番ピンと2番ピンの間に配線しなければならない。これをタイミングチャー トにしたものが図13(b)である。同様に、遅延回路18を用いた場合にも、 それ相応のスペースをプリント基板28上に確保する必要がある。Generally, the delay due to the wire rod is 5 ns / m. Therefore, for example, if the delay part of the device under test 16 as shown in FIG. 12 (a) is shown in FIG. 13 (a), the clock of the output pin (Pin 1 in the figure) is delayed by 5 ns and the input pin is delayed. When inputting to (Pin 2 in the figure) and latching other data in the IC to be measured, a wire of about 1 m must be wired between Pin 1 and Pin 2. A timing chart of this is shown in FIG. Similarly, when the delay circuit 18 is used, it is necessary to secure a corresponding space on the printed board 28.

【0005】[0005]

【考案が解決しようとする課題】[Problems to be solved by the device]

しかしながらこのような従来技術では、図11に示すようなICソケット8の 他に遅延のためのスペースをプリント基板28上に確保しなければならなかった また、遅延するピンを変更する場合などに柔軟に対応することができなかった。 このように従来技術ではプリント基板28の高密度実装を妨げるとともに、配線 のやり直しが生じたときの作業性が悪かった。 However, in such a conventional technique, in addition to the IC socket 8 as shown in FIG. 11, it is necessary to secure a space for delay on the printed circuit board 28. Moreover, it is flexible when changing the delay pin. Couldn't respond to. As described above, in the conventional technique, high-density mounting of the printed circuit board 28 is hindered, and workability is poor when wiring is redone.

【0006】 本考案はこのような従来技術の欠点を解消し、デバイスのピン間を遅延させる 場合に外付け回路を不要とし、容易に所望のピン間の遅延を行える作業効率性の 良好な遅延基板内蔵型ICソケットを提供することを目的とする。The present invention solves the above-mentioned drawbacks of the prior art, eliminates the need for an external circuit when delaying between pins of a device, and easily delays between desired pins. Delay with good work efficiency. It is an object to provide an IC socket with a built-in substrate.

【0007】[0007]

【課題を解決するための手段】[Means for Solving the Problems]

本考案は上述の課題を解決するために、デバイス16が着脱自在に装着される ICソケット8は、デバイス16の所望の端子間を遅延させる遅延回路6があら かじめ配設された遅延基板5を有し、デバイス16が遅延基板5を介してICソ ケット8に着脱自在に装着される。 In order to solve the above problems, the present invention has an IC socket 8 to which a device 16 is removably mounted. An IC socket 8 has a delay circuit 5 for delaying a desired terminal of the device 16 and a delay board 5 preliminarily arranged. The device 16 is detachably attached to the IC socket 8 via the delay substrate 5.

【0008】[0008]

【作用】[Action]

本考案によれば、デバイス16の所望の端子間を遅延させる場合、これに合っ た遅延基板5を介してデバイス16をICソケット18に装着する。これにより 、遅延を行う端子間に遅延回路が介挿され、所定の時間遅延がこの端子間に生じ る。 According to the present invention, when delaying between desired terminals of the device 16, the device 16 is mounted on the IC socket 18 via the delay board 5 that matches the delay. As a result, a delay circuit is inserted between the terminals that perform the delay, and a predetermined time delay occurs between these terminals.

【0009】[0009]

【実施例】【Example】

次に添付図面を参照して本考案による遅延基板内蔵型ICソケットをの実施例 を詳細に説明する。 An embodiment of an IC socket with a built-in delay substrate according to the present invention will be described in detail with reference to the accompanying drawings.

【0010】 図1は本考案による遅延基板内蔵型ICソケットの実施例を示す構成図である 。この図に示すように、本実施例の遅延基板内蔵型ICソケットは、固定板3、 ソケットピン4、遅延基板5、絶縁板24およびICソケット8により構成され る。FIG. 1 is a block diagram showing an embodiment of an IC socket with a built-in delay board according to the present invention. As shown in this figure, the IC socket with built-in delay board of this embodiment is composed of a fixed plate 3, socket pins 4, a delay board 5, an insulating plate 24 and an IC socket 8.

【0011】 遅延基板5は、装着されたデバイスの所望のピン間に一定の遅延を与えるため に使われる遅延回路を内蔵した遅延基板である。また、図2に示した斜視図でも 明らかなように、取り付けるICソケット8の形状と概ね同一の形状であり、装 着されるデバイスのピンに対応して穴15が穿設されている。図3は、この遅延 基板の上面図を示したものであり、同図に示すようにたとえば遅延したいピン間 の出力ピン(1番ピン)と、入力ピン(2番ピン)用の穴15にはコンデンサ3 0などを用いた遅延回路6を配線する。遅延基板5は、電源層(又はGND層) 29をもち、遅延回路6のための電源(又はGND)になっている。電源(又は GND)層は、デバイスのピンとつなぐか、プリント基板からリード線により配 線される。The delay board 5 is a delay board having a built-in delay circuit used to give a fixed delay between desired pins of the mounted device. Further, as is apparent from the perspective view shown in FIG. 2, the IC socket 8 has substantially the same shape as that of the IC socket 8 to be attached, and the holes 15 are formed corresponding to the pins of the device to be attached. FIG. 3 shows a top view of this delay board. As shown in FIG. 3, for example, the output pin (pin 1) between the pins to be delayed and the hole 15 for the input pin (pin 2) Connects the delay circuit 6 using a capacitor 30 or the like. The delay substrate 5 has a power supply layer (or GND layer) 29 and serves as a power supply (or GND) for the delay circuit 6. The power supply (or GND) layer is connected to the pin of the device or is wired from the printed circuit board by a lead wire.

【0012】 図4は図3に示した遅延回路6の一例を示した回路図である。このように遅延 回路6は、コンデンサCなどを用いて形成される。1番ピンを出力ピン、2番ピ ンを入力ピンとすると、コンデンサCは1番ピンよりの電圧を充電し、図5に示 す波形のように2番ピンに出力する。コンデンサCが充電を始めてから(点) 出力が動作点である電圧に達する点(点)までが遅延時間になる。よって、コ ンデンサCの容量を変更したり、ピン間に抵抗などを用いた回路を配線すること により、遅延時間を変更することができる。FIG. 4 is a circuit diagram showing an example of the delay circuit 6 shown in FIG. In this way, the delay circuit 6 is formed using the capacitor C and the like. When pin 1 is the output pin and pin 2 is the input pin, capacitor C charges the voltage from pin 1 and outputs it to pin 2 as the waveform shown in FIG. The delay time is from the point where the capacitor C starts charging (point) to the point (point) where the output reaches the voltage which is the operating point. Therefore, the delay time can be changed by changing the capacitance of the capacitor C or wiring a circuit using a resistor or the like between the pins.

【0013】 図6は遅延基板5に穿設された穴15の一部断面斜視図である。図6に示すよ うに、穴15は、遅延回路を配線する場合、または電源(又はGND)をデバイ スのピンよりもってくる場合は、図6(a)に示すように接触面7をもつが、そ れ以外の場合は図6(b)に示すように接触面をもたない。FIG. 6 is a partial cross-sectional perspective view of the hole 15 formed in the delay substrate 5. As shown in FIG. 6, the hole 15 has a contact surface 7 as shown in FIG. 6A when the delay circuit is wired or when the power supply (or GND) is brought from the device pin. In other cases, it does not have a contact surface as shown in FIG. 6 (b).

【0014】 図7は遅延基板5および絶縁板24をICソケット8に固定する固定板3の斜 視図である。図7に示すように固定板3はアーム10を備え、このアーム10は L字型に加工され、図9のようにICソケット8のモールド部分1の底面と合致 し、全体を固定する。FIG. 7 is a perspective view of the fixing plate 3 for fixing the delay board 5 and the insulating plate 24 to the IC socket 8. As shown in FIG. 7, the fixing plate 3 is provided with an arm 10. The arm 10 is processed into an L-shape, matches the bottom surface of the mold portion 1 of the IC socket 8 as shown in FIG. 9, and fixes the whole.

【0015】 図8は、固定板3の穴が凹加工されていることを説明する図であり、図9のよ うに全体を固定したとき、ソケットピン4の上部を収納する。図9は、固定板3 で構成部品全体を固定したときの図10の断面図である。図9の28はプリント 基板であり、ICソケット8のソケットピン2が配線される。図9のように、ソ ケットピン4が遅延基板5の接触面7に接触すると、遅延したいピン間(この図 では1番ピンと2番ピンの間)に一定量の遅延が与えられる。FIG. 8 is a view for explaining that the hole of the fixing plate 3 is recessed, and when the whole is fixed as shown in FIG. 9, the upper portion of the socket pin 4 is housed. FIG. 9 is a cross-sectional view of FIG. 10 when the fixing plate 3 is used to fix all the components. Reference numeral 28 in FIG. 9 is a printed circuit board on which the socket pins 2 of the IC socket 8 are wired. As shown in FIG. 9, when the socket pin 4 contacts the contact surface 7 of the delay substrate 5, a certain amount of delay is provided between the pins to be delayed (between pin 1 and pin 2 in this figure).

【0016】 ICソケット8は、プリント基板とソケットピン4との信号の伝達に使われる 。これはソケットピン4が半田付等でプリント基板に接続できないためである。 また、絶縁板24は、遅延回路6とICソケットの絶縁に使われる。なお、これ ら図に示した実施例では、ICソケットの形状としてPGA(ピン・グリッド・ アレイ) タイプを例に説明したが、もちろん本発明はこの形状に限定されるもの ではなく、DIP(デュアル・インライン・パッケージ) タイプでも良い。The IC socket 8 is used for transmitting signals between the printed circuit board and the socket pins 4. This is because the socket pins 4 cannot be connected to the printed board by soldering or the like. The insulating plate 24 is used to insulate the delay circuit 6 and the IC socket. In the embodiments shown in these drawings, the PGA (pin grid array) type is described as an example of the shape of the IC socket, but of course the present invention is not limited to this shape and the DIP (dual・ Inline package) type is also acceptable.

【0017】[0017]

【考案の効果】[Effect of device]

このように本考案の遅延基板内蔵型ICソケットによれば、遅延回路6を配線 した遅延基板5を、ICソケット8に内蔵して一定量の遅延をデバイスのピン間 に与えるために、プリント基板28上に遅延回路や同軸等の遅延線を実装するス ペースを確保する必要がなくなる。また、遅延するピンを変更する場合、遅延基 板5を変更するだけでよいので、配線のやり直しやベース基板の作り直しをする 必要がない。さらに、外付けの遅延回路がなくなるので高密度実装を実現するこ とができる。 As described above, according to the IC socket with a built-in delay board of the present invention, the delay board 5 in which the delay circuit 6 is wired is built in the IC socket 8 to give a certain amount of delay between the pins of the printed circuit board. It is not necessary to secure a space for mounting a delay circuit or a coaxial delay line on the 28. Further, when changing the delay pin, it is only necessary to change the delay substrate 5, so that it is not necessary to rewire or remake the base substrate. Furthermore, since an external delay circuit is eliminated, high-density mounting can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図1】本考案による遅延基板内蔵型ICソケットの実
施例を示す分解斜視図である。
FIG. 1 is an exploded perspective view showing an embodiment of an IC socket with a built-in delay substrate according to the present invention.

【図2】図1の遅延基板内蔵型ICソケットにおける遅
延基板の斜視図である。
2 is a perspective view of a delay board in the IC socket with a built-in delay board of FIG. 1. FIG.

【図3】図2に示した遅延基板の上面図である。FIG. 3 is a top view of the delay substrate shown in FIG.

【図4】遅延回路の一例の図である。FIG. 4 is a diagram of an example of a delay circuit.

【図5】遅延回路の波形図である。FIG. 5 is a waveform diagram of a delay circuit.

【図6】図2の遅延基板における穴15の説明図であ
る。
FIG. 6 is an explanatory view of a hole 15 in the delay board of FIG.

【図7】固定板3の説明図である。FIG. 7 is an explanatory diagram of a fixing plate 3.

【図8】図7の固定板3の穴11の説明図である。8 is an explanatory view of a hole 11 of the fixing plate 3 of FIG.

【図9】本考案による遅延基板内蔵型ICソケットの実
施例の一部断面図である。
FIG. 9 is a partial sectional view of an embodiment of an IC socket with a built-in delay substrate according to the present invention.

【図10】本考案による遅延基板内蔵型ICソケットの
実施例の側面図である。
FIG. 10 is a side view of an embodiment of an IC socket with a built-in delay substrate according to the present invention.

【図11】従来のICソケットの斜視図である。FIG. 11 is a perspective view of a conventional IC socket.

【図12】従来技術における遅延回路の説明図である。FIG. 12 is an explanatory diagram of a delay circuit in the related art.

【図13】従来技術による遅延回路の説明図(a)およ
びそのタイミングチャート(b)である。
13A and 13B are an explanatory view (a) and a timing chart (b) of the conventional delay circuit.

【符号の説明】[Explanation of symbols]

3 固定板 4 ソケットピン 5 遅延基板 6 遅延回路 7 接触面 8 ICソケット 15 穴 3 fixing plate 4 socket pin 5 delay board 6 delay circuit 7 contact surface 8 IC socket 15 hole

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項1】 デバイス(16)が着脱自在に装着されるI
Cソケット(8) において、 デバイス(16)の所望の端子間を遅延させる遅延回路(6)
があらかじめ配設された遅延基板(5) を有し、 デバイス(16)が遅延基板(5) を介してICソケット(8)
に着脱自在に装着されることを特徴とする遅延基板内蔵
型ICソケット。
1. A device (16) to which a device (16) is detachably mounted
Delay circuit (6) for delaying between desired terminals of device (16) in C socket (8)
Has a delay board (5) arranged in advance, and the device (16) has an IC socket (8) through the delay board (5).
An IC socket with a built-in delay board, which is detachably attached to the IC socket.
JP8817692U 1992-11-30 1992-11-30 IC socket with built-in delay board Pending JPH0650352U (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08317817A (en) * 1995-05-05 1996-12-03 L'oreal Sa Device for packaging and applying of make-up product

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08317817A (en) * 1995-05-05 1996-12-03 L'oreal Sa Device for packaging and applying of make-up product

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