JPH06502516A - スイッチング素子とその制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 スイッチング素子とその制御方法 本発明は特許請求項１の序文で定義されるスイッチング素子に関する。

また、本発明は前記スイッチング素子の制御方法に関する。

高速デジタル広帯域ネットワーク、及びこれらのネットワークに基づくリアルタ イム多重メディアサービスの開発は、これらのシステムにおけるハードウェア及 びソフトウェアの解決に新たな要求を課する。例えば、ＭＡＮネットワーク（首 都匿地域ネットワーク）におけるデータ転送速度は１４０メガビット／秒であり 、ＦＤＤＩ（ファイバ分散形データインタフェース）では１００メガビット／秒 である。パケット経路指定がこれらの環境で行なわれる場合、データ伝送と処理 装置との間のデータ処理能力は、１００乃至６００メガビット／秒である必要が ある。

データフローが高速であること、及びそのためデータ処理能力が高いことを必要 とするハードウエアの例として、高速パケットスイッチネットワーク（ＡＴＭ） 、ＦＤＤＩ、ＬＡＮ及びＭＡＮネットワーク間の経路指定、リアルタイムデジタ ルビデオ圧縮、リアルタイム多重メディアコーディング（ＡＳＮ．１＋ＶＥＲ） 、リアルタイムセキュリティアルゴリズム、並びに分散形オペレーティングシス テムが付加された多重処理装置について言及したい。

高速データ処理能力は、システムの入力及び出力間で高速データ転送を必要とす る。先行技術においては、処理装置が３０メガビット／秒の直列接続で互いに接 続されたトランスピュータ型の解決が知られている。しかしながら、高速データ ストリームはトランスビュータネットワーク上で能率的に分散されなければなら ないことから、こうした接続は利用が困難である。この接続を利用するには、シ ステム中に何らかの前置分配が必要である。

本発明の目的は、新型のスイッチング素子とその制御方法の導入であり、例えば 、この素子によって、高速広帯域データネットワークと共にこれらのネットワー クに基づくリアルタイム多重メディアサービスの実現が可能となる。本発明の概 括的な目的は、高速デジタルネットワークのみならず、処理装置と記憶ユニット 、または他の類似の資源とを接続するだめのマイクロプロセッサバス解決といっ た多種多様な環境で適用される汎用スイッチング素子を提供することである。

本発明のスイッチング素子は、特許請求項１に記載された新規な点を特徴として いる。

本発明の高速データトラフィック用スイッチング素子は、少なくともアドレス部 分及びデータ部分から成るデータ要素でデータが経由して送信される２つの入力 ボート及び２つの出力ポートと、入力ボート及び出力ポートを接続するためのス イッチングユニットと、各データ要素のアドレス部分に基づいて、データ伝送の ために入力ボートと少なくとも１つの出力ポートの中間でスイッチングユニット を介してバスを結合させる制御ユニットと、を備えている。本発明によれば、入 出力ボートはデータが並行形式で送信されるボートであり、スイッチング素子の 内部バスはアドレスバスとデータバスから成る並行バスである。これらのバスは 入力ボートでスイッチングユニットに接続されている。また制御ユニットはデー タ要素のアドレス部分のデコーディング及びコーディングユニットで構成され、 アドレス部分バスによって、入力ボートへ接続されている。スイッチングユニッ トは出力ポートへ接続されており、クロック信号チャネルはスイッチング素子内 に配置されている。前記チャネルは、入力バッファ、制御ユニット、及びスイッ チングユニットへ接続されている。また、このチャネルを経て受信されるクロッ ク信号により、少なくとも第」入力ボート及び第１出力ボートを経て行なわれる データ要素の送信が同期される。

本発明の好適な実施例では、第２人力ボート及び第２出力ボートにはバッファが 設けられており、特に有益性を考慮する場合はＦＩＦＯバッファが設けられてい る。この場合、周辺装置等を第２人力ポート及び第２８カボートへ非同期的に接 続することができるが、データ要素はスイッチング素子を通じて同期的に伝送さ れる。

本発明のスイッチング素子制御方法は、特許請求項３に記載された新規性を特徴 とする。

本発明によるスイッチング素子の制御方法では、データ要素が入力及び出力ポー ト間で伝送されるので、第１入カボートから供給されたデータ要素のデータ部分 がデータを伝える場合、データはスイッチングユニットを通り、そのアドレス部 分のアドレスによって第１又は第２出力ボート、もしくはその両方へと送られる 。

本発明によると、この方法には以下のステップが含まれる。

ａ）　第１入カボートを通じて供給されたデータ要素のデータ部分がデータを含 みスイッチングユニットを通じて第２出力ボートへ送られる場合、第２人力ポー トを通じて供給されたデータ要素はスイッチングユニットを通じて第１出力ボー トへ送られ、第２出力ボートを通じて供給されるデータ要素のデータ部分が空で あれば、空データ部分又は対応の信号が第」出力ポートへ送られる。

ｂ）　第１人力ポートを通じて供給されたデータ要素のデータ部分がデータを含 みスイッチングユニットを通じて第１出力ボートのみへ送られる場合、第２人力 ボートを通じて供給されたデータ要素はスイッチングユニットを通じて第２出力 ボートへ送られ、第２人力ボートを通じて供給されるデータ要素のデータ部分が 空であれば、この空データ部分又は対応の信号が第２出力ボートへ送られる。

Ｃ）　第」入力ボートを通じて供給されたデータ要素のデータ部分がデータを含 みスイッチング素子を通じて再出力ボートへ送られる場合、第２人力ボートから のデータの供給が妨げられる。

ｄ）　第１入カボートから供給されたデータ要素のデータ部分が空である場合、 第２人力ボートから供給されたデータ要素はスイッチングユニットを通じて、ア ドレスにより第１又は第２人力ボートのいずれかへ、もしくはその両方へと送信 され、第２人力ボートから供給されたデータ要素のデータ部分が空であれば、こ の空データ部分が第１出力ボートへ送信される。

ｅ）　第２人力ボートから供給されるデータ要素が両方の出力ポートに入る場合 、このデータ要素は、第１入カボートが空データ部分を含むデータ要素を送信す る場合にのみ、スイッチング素子の第１出力ボートへの送信が可能である。

本発明の優位点は、スイッチング素子の構造が簡単であること、データが並行的 に伝送されること、及びその処理速度が速いことである。

本発明の他の優位点は、スイッチング素子が例えば高速マイクロプロセッサ、記 憶回路、及び１１０回路の相互接続に適用可能な万能の素子であること、或は、 高速スイッチングフィールドの一構成要素として使用可能なことである。

本発明のその他の優位点は、スイッチング素子が他の類似スイッチング素子と簡 単に接続されて異なるトポロジの形成が可能なことである。

本発明によれば、スイッチング素子は集積回路として実現可能であり、或は、多 数のスイッチング素子を１つの同一構成要素へと統合することが可能である。

これはまた、統合されて高密度の回路（ＶＬＳＩ）の一部を形成することができ る。

本発明は、以下の添付図面を参照して以下にさらに詳細に説明される。

図１は、本発明のスイッチング素子のブロック図である。

図２は、本発明のスイッチング素子から成るリングトポロジを示している。

図３は、最も重要な操作セクタ間の制御信号と共に、本発明のスイッチング素子 を図示したものである。

図４は、本発明のスイッチング素子からなる並行式リングトポロジを示している 。

図５は、本発明のスイッチング素子からなる格子式トポロジを示している。

図１に於て、本発明によるスイッチング素子は、２個の入力ボート１１、Ｉ２及 び２個の出力ポートＯ１，０２と、内部バス８．９を介して入出力ボートを相互 接続するための高速スイッチングユニット１と、制御ユニット２と、を備えてい る。人力ボート１１、Ｉ２は入力バッフ７３．４を含んでいる。また出力ポート Ｏ１，０２にも、相応の出力バッファを設けることができる（図１には示されて いない）。

入力ボートＴＩ、Ｉ２、内部バス８．９、スイッチングユニットｌ、及び出力ポ ートＯ１，０２を通って、データは、Ｎビット輻（Ｎ＝整数）のデータ要素で、 並行的に転送される。Ｎは、例えば、８．１６、又は３２である。データ要素は Ａビットのアドレス部分とＤビットのデータ部分の２つの部分で構成される。こ れに加えて、データ要素は、文字検査のような付加的ビット、又は優先ビットを 含む場合がある。アドレス部分及びデータ部分の輻に対するデータ要素幅の割合 は、Ａ＋Ｄ≦Ｎである。

データ要素は、制御ユニット２の制御の下、スイッチング素子を通って伝送され る。制御ユニット２は、アドレスデコーディング及びコーディングユニ・ノド、 即ち正確に言えば、アドレスユニット２ａ及び＃Ｉ御ユニット２ｂを含んでいる 。

アドレスユニット２ａは入力バッファ３及び４に接続され、制御ユニット２ｂは スイッチングユニットｌに接続されている。スイッチング素子の内部ノくス８． ９０間では、アドレス部分のバス８ａ、９ａがスイッチングユニットｌから離れ て個のスイッチングユニットｌａ、Ｉｂで構成され、その内の最初の１８が第１ 出力ポートＯ１に、次の１ｂが第２出カポ−１−０２にそれぞれ接続されている 。

データは、入力ボートＩＩ、１２の何れかを介して本発明のスイッチング素子を 通り、出力ポート０１．０２のうちの一方又は両方へと転送される。スイッチネ ル７は、両人カバッファ３．４、制御ユニット２、及びスイッチングユニット１ の画部分１ａ、ｌｂへと接続されている。このクロック信号によって、スイツ的 データ転送のために確保される。図１では、ＦＩＦＯバッファが点線で表わさ− タ部分は、データ要素のアドレス部分とそこに含まれるアドレス情報を利用して 、スイッチング素子を通って同期的に転送される。アドレスｆｆｌ報は、トポロ ジの選択によって、即ちスイッチング素子群を相互接続する方法によって、様々 な方法でコード化される。

図１のスイッチング素子では、データ、即ちＮビットのデータ要素が、何れかの 入力ボートから１つ或は数個の出力ポートへと転送される。入力及び出力ポート ＴＩ、Ｉ２．０１，０２は相互的に配置されて以下のように作動する。

第」入カポ−Ｈ１から供給されるデータ要素のデータ部分がデータを含む場合、 このデータ部分は、スイッチングユニット１を通り、データ要素のアドレス部分 の内容に従って、第１出力ボート０１又は第２出力ボート０２の何れかへ、もし くはその両方へと送信される。

第１入カボートＩＩから供給されるデータ要素のデータ部分がデータを含み、さ らにスイッチングユニットｌを通じて第２出力ポートｏ２へ送信される場合、第 ２人力ボートＩ２から供給されるデータ要素は、スイッチングユニットｌを通っ てＩＩ出力ボート０１への伝送が可能となる。第２人力ボートから供給されるデ ータ要素のデータ部分が空である場合、この空のデータ部分又はこれに相当する 信号が第１出力ボートへ送信される。

しかし、第」入力ボートＮから供給されるデータ要素のデータ部分がデータを含 み、スイッチングユニット１を通って第１出力ボートＯ１のみへ送信されると、 第２人力ボートＩ２から供給されるデータ要素はスイッチングユニットｌを通っ て第２出力ボート０２へと送信される。第２人力ボートから供給されるデータ要 素のデータ部分が空である場合、この空のデータ部分又はその対応信号が第２出 力ボートへと送信される。

第１人力ボートから供給されるデータ要素のデータ部分がデータを含み、スイッ チングユニットｌを通って百出力ボート○ｌ、０２へ送信されると、第２大カポ −１−１２を介するデータ供給は妨げられる。言い替えれば、データは第２人力 ボートＩ２を通じては何れの出力ポートにも送信ができない。

第１入カポート１１から供給されるデータ要素のデータ部分か空である場合、第 ２人力ボートＩ２を通じて供給されるデータ要素は、スイッチングユニットｌを 通り、各アドレスに従って第１出力ボートＯ１又は第２出力ボート０２の何れか へ、或はその両方へと送信される。第２人力ポート１２から供給されるデータ要 素のデータ部分が空である場合、この空のデータ部分又はの対応信号が第１出力 ボートｏ１へ送信される。

第２人力ボートＩ２から供給されるデータ要素が再出力ポートＯ１，０２へ向か っている場合、このデータ要素は、第１入カボート■ｌを通じて受信するデータ 要素のデータ部分が空であるときにのみ第１出力ボートＯ１へ送信が可能である 。

本発明のスイッチング素子に含まれるハードウェアは、既知の電子構成要素を使 用して実現が可能である。内部バス８．９もまた、多様な方法で実現可能である 。スイッチング素子の操作は、配線及び論理部材を使用して少なくとも部分的に 実現される制御ユニット２を通じて、プログラム化された方法で制御されること もまた明白である。

本発明のスイッチング素子はＶＳＬＩユニット又は独立回路として実現可能であ り、これによって種々のスイッチングトポロジが形成される。

図２はリングトポロジを示しており、本発明のスイッチング素子Ａがリング１２ 内に接続されている。このスイッチングリング１２は、さらに周辺袋ｆｌＢに接 続されている。この場合、各スイッチング素子への第１出力ボート０１は、隣の スイッチング素子の第」入力ボート１１へ接続されており、各周辺袋ｒＩＬＢは 、第２人力ボート１２及び第２出力ポートｏ２によってスイッチング素子へに接 続されている。こうして、本発明のスイッチング素子が多数−緒に接続され、Ｎ ビットの同期性並行リングを形成している。複数のリングは、スイッチング素子 Ａを通じて連続的に切換が可能である。

図３は特に、リング型トポロジに適合するスイッチング素子の好適な実施例を示 している。このスイッチング素子は、各ユニットの操作セクタ闇に於ける最も重 要な制御信号を完備して、ブロック図で説明されている。外部接続信号もまた、 図中に描かれている。

図３のスイッチング素子は、それぞれの接続、即ち入力及び出力ポートＩｌ、Ｉ ２．０１．０２、及び図１のスイッチング素子に於けるものと同様のユニットを 備えている。尚、各図を通して同じ番号は、同じ部分を示している。第２人力及 び出カポ−［２，０２に接続されて、ＦＩＦＯバッファ５．６が設けられている 。第１スイツチングユニツト１ａの出力部には、出力バッファ１０が配置されて いる。また第１スイツチングユニツトｌｂと第２バツフア６との間には、出力バ ッフ７１１が配置されている。

スイッチング素子は、入力ボート１１を通じてｒＡＤＤＲＩＮ　１４とｒＤＡＴ Ａ　［ＮＩＪが、また同様に出力ポートｏＩを通じてｒＡＤＤＲＯＵＴ　Ｎとｒ ＤＡＴＡ−ＯＵＴＩＪが、リングへ接続されている。周辺装置は、ボート■２を 通じて［ＡＤＤＲＩＮ　２ＪとｒＤＡＴＡ　ＩＮ　２Ｊが、また同じ＜０２を通 じてｒＡＤＤＲ０ＵＴ−２ＪとｒＤＡＴＡ　ＯＵＴ　２Ｊが、スイッチング素子 へ接続されている。周辺装置としては、問題の解法に依って、例えばマイクロコ ンピュータ、メモリカード、マイクロプロセッサ、Ｉ１０装置、又は他のリング へのインタフェースが可能である。

クロック信号ＣＬＯＣＫは、リングのタイミング信号であり、これもまたスイッ チング素子の操作に同期する。ＦＩＦＯ−ＦＵＬＬ信号及びＦＨ’ＯＥＭＰＴＹ 信号の使用によって、スイッチング素子は周辺装置へのデータ転送を制御する。

ＴＲＡＮＳ／ＥＭＰＴＹ信号及びＬＯＯＰ信号によって、周辺装置はスイッチン グ素子に対し、出力バッファに格納されたデータ要素をどの出力ポートに接続す べきかを知らせる。

Ｎ０ＤＥ−ＡＤＤＲ信号は周辺装置のアドレス設定に使用される。このアドレス に基づいて、スイッチング素子は、リングから来るどのデータ要素を受信して周 辺装置へ伝送すべきであるかを認知する。

周辺装置からスイッチング素子へのアドレス情報の提供は、ＦＩＦＯメモリによ っても実行が可能である。この場合、登録されたデータが周辺装置のアドレスで あることをＦＩＦＯの制御論理に告知する独立した制御信号が必要である。この アドレスは、スイッチング素子内の独立したアドレスバッファに格納される。

二の方法では外部アドレス回線が不要であり、スイッチング素子への外部接続信 号の必要性が減じられる。

スイッチング素子に接続された周辺装置は、ＴＲＡＮＳ　ＲＥＱ信号を使用して 伝送許可の要求を行なうことができる。この信号はリングに接続する全ての周辺 装置に共通しており、複数の周辺装置が同時に伝送を要求することができる。

同時伝送要求は、空のデータ要素のアドレスフィールドに優先情報を付加するこ とにより、その優先化が可能である。優先情報を基にして、伝送を要求するスイ ッチング素子は、自由インタバルがそのために利用可能であるかどうかを決定す る。優先性の問題を解決する他の可能性としては、数本の伝送要求回線を使用す る方法がある。このように、例えば優先順位の低い周辺装置は、優先順位の高い 周辺装置とは異なる回線による伝送を要求する。

ＴＲＡＮＳ　ＲＥＱ信号は、リング内の自由インタバルが継続的に占有され、周 辺装置から送信されたデータが出力バッファ内で数インタバル（クロックサイク ル）に渡って送信を待っている場合に必要である。プリセット時間が経過すると 、スイッチング素子は自動的にＴＲＡＮＳ　Ｒ２０回線に伝送要求を行なう。

継続して自由インタバルを保育していたこれらのスイッチング素子が伝送要求回 線の起動を検知すると、一定の遅延の後に池のスイッチング素子の配置用にイン タバルを解放する。遅延時間は問題の配置によって異なり、１つの同じリングの スイッチング素子であってもその長さは異なる。インタバルの長さはスイッチン グ素子内に永久的にプログラム化することが可能であり、また、ＦＴＦＯメモリ を通じて周辺装置からも設定できる。

周辺装置が伝送許可を獲得すると、スイッチング素子はＴＲＡＮＳ　Ｒ２０回線 からの要求を消去する。この手順は、周辺装置がその使用中に全ての自由インタ バルを獲得することを防止する。一方でこの手順によって、伝送能力の大きい周 辺装置が、リングに接続された他の周辺装置が伝送を要求しないときに、そのリ ングの能カ一杯まで作動することが可能となる。制御決定がスイッチング素子内 で行なわれるため、伝送回転の割当ては高速で実行される。この配置によって、 スイッチング素子に於ける超高速データ転送によるリアルタイム処理が可能であ る。

スイッチング素子には、リングの観察及び制御用としてＴＲＡＮＳ　Ｒ２０回線 に接続されたトラフィック監視論理を設けることが可能である。スイッチング素 子はＴＲＡＮＳ−Ｒ２０回線を起動させても長時間伝送許可を受けていなげれば 、既定期間の後、監視論理の制御下で、そこにアドレス指定されていないデータ 要素のリングからの分離を開始することができる。この手順によって、周辺装置 又はスイッチング素子の１つに欠陥があり、全ての自由時間間隔に不合理なメツ セージの送信を開始した場合に、リングがブロックされるのが防止される。

例えば、欠陥のある周辺装置が識別が可能であるため、欠陥を識別したスイッチ ング素子（及び／又は周辺袋ｆｔ）は、リングへ接続された全ての周辺装置に問 合せを送信する。この間合せに返答しない周辺装置は欠陥があると考えられる。

欠陥のある周辺装置は、例えば、リングを介して、欠陥のある装置に接続された 各スイッチング素子に対して命令を送信することにより、リングから分離できる 。

この命令は、前記周辺装置を、スイッチング素子がリングから受信される全ての データ要素をリングの出力ポートへ直接送信する状態に設定させるものである。

これは、スイッチング素子自体には欠陥が無い場合にのみ可能である。

スイッチング素子によりリング（ボートＩＩ：ＡＤＤＲＩＮ　１．及びＤＡＴＡ 　ｌＮ１）から受信したデータの処理は、データ要素のアドレス部分を基にして 行なわれる。スイッチング素子は、アドレスデコーディング及びコーディングユ ニット２　ｂ　（ＡＤＤＲＥＳＳ　ＤＥＣＯＤＩＮＧ＞でアドレス部分を検査し 、コーディング結果をもとに、正規の制御ユニット２ａによって、何処で受信デ ータ要素が接続されているかを判断する。周辺装置（ボート１２；ＡＤＤＲＩＮ 　２、ＤＡＴＡ　ＩＮ　２）から受信したデータの正しい出力バッファへの処理 及び導入は、制御ユニット２ａで受信されるＬＯＯＰ信号及びＴＲＡＮＳ／ＥＭ ＰＴＹ信号により実行される。

伝送要求及びインタバルの開放に必要な遅延情報と周辺装置のアドレス情報がＦ ＩＦＯメモリ５を通して送信される場合、周辺装置から来るデータを制御するた めに１つ以上の追加信号が必要である。両方の入力ボートから同一出力ポートへ データが同時に行く場合に、リングから来るデータ要素に高い優先性を持たせる ために、リング及び周辺装置から来るデータ要素の処理に優先順位が付けられる 。

リングを進行するデータ要素は、スイッチング素子に関して５つの異なるタイプ に分割可能である。下記はデータ要素のタイプのリストと、スイッチング素子に より実行される手段の説明である。

１）　受信データ要素はスイッチング素子ヘアドレス指定される。

スイッチング素子は、アドレスデコーディング及びコーディングユニット２ｂ□ 　・　（ＡＤＤＲＥＳＳ　ＤＥＣＯＤ［ＮＧ）において、受信データ要素がスイ ッチング素子に接続された周辺装置にアドレス指定されていることを識別する。

ＲＥＣＥＩＶＥ信号が起動され、制置ユ＝ット２　ａ　（ＣＯＮＴＲＯＬ　ＡＮ Ｄ　ＴＩＭＩＮＧ）のｉ！１ＩｌｌＩｌ下で周辺装置の入カバＩ　ツファ６に受 信データ要素が格納される。入力バッファへのデータの書き込みは、さらにＦ　 ＩＦＯ−ＥＭＰＴＹ信号を非活動化し、その結果、入力バッファが処理用のデー タを持っていることを周辺装置に知らせる。

周辺装置が伝送準備が完了したデータを有し、且つ出力バッファ５にて当該デー タが待機している場合、入力バッファに受信データ要素が格納されると同時に出 力データ要素がリングの出力ポート０１に接続される。ＬＯＯＰ信号が活動状態 である場合、即ちば出力バッファに含まれているデータ要素が周辺装置（デー− タル−ピング）に切り換えされなければならない場合には、データ要素は送信さ れない。

２）　受信データ要素は同報通信形式である。

アドレスデコーディング及びコーディングユニット２　ｂ　（ＡＤＤＲＥＳＳ　 ＤＥＣＯＤ［ＮＧ）において、スイッチング素子は受信データ要素が同報通信形 式であることを識別の出力ポート０１の両方へ同時に切換られる。同時に伝送さ れるべきデータを周辺装置が含んでいる場合、データ伝送はこのインタバルが継 続する間、妨げられる。

３）　受信データ要素が空である。

アドレスデコーディング及びコーディングユニット２　ｂ　（ＡＤ［ｌＲεＳＳ 　Ｉ）ＥＣＯＤＩＮＧ）において、スイッチング素子は、受信データ要素が空で あることを識別し、ＥＭＰＴＹ信号を起動する。周辺装置が送信されるべきデー タを有する（ＴＲＡＮＳ号のみか活動状態にある場合、出力バッファに含まれる データ要素は周辺装置の一トに切換られる。周辺装置が伝送用データを持ってい ない場合、空のデータ要素はリングの出力ポートに切換られる。この場合、周辺 装置の入力バッファへは何も切換られない。

４）　受信データ要素は、スイッチング素子自身によって送信される。

アドレスデコーディング及びコーディングユニット２　ｂ　（ＡＤＤＲＥＳＳ　 ＤＥＣＯＤｒＮＧ）グの出力ポートに切換られる。Ｌ００Ｐ信号が同時に活動状 態である場合、出力バッファに含まれるデータ要素は同時に周辺装置の入力バッ ファに切換られる。

ＬＯＯＰ信号のみが活動状態にある場合、出力バッファに含まれるデータ要素は 、ングの出力ポートに切換られる。この場合、周辺装置の入力バッファへは何も 切換られない。

例えば、スイッチング素子が同軸通信型データ要素をリングに送った場合、デー タ要素はリングより取り除かれる。このデータ要素がリングを循環した後、それ を送ったスイッチング素子は、リングがブロックされないように、データ要素送 ったスイッチング素子がリングからデータ要素を取り除かない場合、リングは永 久にロードされ続ける。

５）　受信データ要素のアドレスは識別されない。

スイッチング素子のアドレスデコーディング及びコーディングユニット２ｂ（Ａ ＤＤＲＥＳＳ　ＤＥＣＯＤＩＮＧ）は、受信データ要素のアドレスを識別しない 。受信データ要素は、直接に、リングの入力ボートを通って出力ポートへ切換ら れる。周辺装置が伝送用データを含む場合、この期間中は切換られない。周辺装 置の出力バッファがデータを含み、ＬＯＯＰ信号のみが活動状態にある場合、デ ータ要素は周辺装置の入力バッファに切換られる。周辺装置が伝送用データを含 まない場合、スイッチング素子で実行される制御ステップのみが、リングより来 たデータ要素をリングへ切り換え復帰させる。

図」において本発明のスイッチング素子Ａは、図２と同じ方式で相互接続されて いる。この場合、多（のスイッチング素子を含む２つのリングＣ及びＤは、周辺 装置Ｂの介在により、相互に並行して組み合わされている。

図５において本発明のスイッチング素子Ａは、格子式トポロジで接続されている 。この場合、並行なスイッチング素子の数は５個であり、５個全てが同様に直列 に接続されている。また、システムには、独立の制御論理Ｇにより制御される独 立の人出力バッファＥ及びＦが装備されている。

本発明は上記の実施例に限定されるものではなく、添付の特許請求項で定義され る本発明の範囲内で多くの修正が可能である。

Claims (1)

1. 【特許請求の範囲】 １．少なくともアドレス部分及びデータ部分から成るデータ要素でデータが経由 して転送される２個の入力ポート（１１、１２）及び２個の出力ポート（０１、 ０２）と、 入力ポート及び出力ポートを接続するためのスイッチングユニット（１）と、入 力ポート及びスイッチングユニットへ接続され、各データ要素のアドレス部分に 基づいて、データ要素を伝送するために入力ポートと少なくとも１つの出力ポー トとの間でスイッチングユニットを経由してバスを切り換える制御ユニット（２ ）と、 を備えた高速データトラフィック用のスイッチング素子であって、入出力ポート （１１、１２、及び０１、０２）は、データがそこを経由して並行形式で送信さ れるようなポートであり、スイッチング素子の内部バス（８、９）は、アドレス 部分バス（８ａ、９ａ）とデータ部分バス（８ｂ、９ｂ）で構成される並行バス であり、前記バスは入力ポート（１１及び１２）においてスイッチングユニット （１）に接続されており、制御ユニット（２）は、データ要素用のアドレスデコ ーディング及びコーディングユニット（２ｂ）を備え、アドレス部分バス（８ａ 、９ａ）によって入力ボート（１１、１２）が接続されており、スイッチングユ ニット（１）は出力ポート（０１、０２）に接続されており、スイッチング素子 にはクロック信号チャネル（７）が配置され、そのチャネルは入力バッファ（３ 、４）と、制御ユニット（２）と、スイッチングユニット（１）と、へ接続され 、このチャネルを通過して得られたクロック信号によって、少なくとも第１入力 ポートと第１出力ポートを通過するデータ要素の伝送が同期されることを特徴と する高速データトラフィック用スイッチング素子。 ２．第２入力ポート（１２）及び第２出力ポート（０２）にバッファが設けられ 、特に有益性を考慮する場合は、ＦＩＦＯ（先入れ先出し）バッファ（５、６） が設けられることを特徴とする請求項１のスイッチング素子。 ３．請求項１又は請求項２のスイッチング素子を制御するための方法であって、 ａ）第１入力ポート（１１）を通して供給されたデータ要素のデータ部分がデー タを有し、スイッチングユニット（１）を経由して第２出力ポート（０２）に送 られる場合、第２入力ポート（１２）から供給されたデータ要素は、スイッチン グユニット（１）を経由して第１出力ポート（０１）に送られ、第２入力ポート （１２）から供給されたデータ要素のデータ部分が空であれば、この空データ部 分又はその対応信号が第１出力ポート（０１）に送られるステップと、ｂ）第１ 入力ポート（１１）を通して供給されたデータ要素のデータ部分がデータを有し 、スイッチングユニット（１）を経由して、第１出力ポート（０１）のみに送ら れる場合、第２入力ポート（１２）から供給されたデータ要素は、スイッチング ユニット（１）を経由して、第２出力ポート（０２）に送られ、第２入力ポート （１２）を通して供給されたデータ要素のデータ部分が空であれば、この空デー タ部分又はその対応信号が第２出力ポート（０２）に送られるステップと、 ｃ）第１入力ポート（１１）を通して供給されたデータ要素のデータ部分がデー タを有し、スイッチングユニット（１）を経由して両方の出力ポート（０１、０ ２）に送られる場合、第２入力ポート（１２）を介するデータの供給が妨げられ るステップと、 ｄ）第１入力ポート（１１）を通して供給されたデータ要素のデータ部分が空で ある場合、第２入力ポート（１２）を通して供給されたデータ要素は、スイッチ ングユニット（１）を経由して、アドレスに従って第１又は第２出力ポート（０ １、０２）のどちらか、或は両方に送られ、第２入力ポート（１２）を通して供 給されたデータ要素のデータ部分が空であれば、この空データ部分が第１出力ポ ート（０１）に送られるステップと、ｅ）第２入力ポート（１２）を通して供給 されたデータ要素が、両方の出力ポート（０１、０２）に送られる場合、このデ ータ要素は、第１入力ポート（１１）が空のデータ部分を含むデータ要素を送信 する場合に限って、スイッチング素子の第１出力ポート（０１）への送信が可能 であるステップと、を含むことを特徴とするスイッチング素子制御方法。