JP3130928B2 - スイッチング素子とその制御方法 - Google Patents

スイッチング素子とその制御方法

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ヴァルティオン テクニッリネン トゥトゥキムスケスクス
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  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Description

【発明の詳細な説明】 本発明は特許請求項１の序文で定義されるスイッチン
グ素子に関する。
また、本発明は前記スイッチング素子の制御方法に関
する。
高速デジタル広帯域ネットワーク、及びこれらのネッ
トワークに基づくリアルタイム多重メディアサービスの
開発は、これらのシステムにおけるハードウェア及びソ
フトウェアの解決に新たな要求を課する。例えば、MAN
ネットワーク（首都圏地域ネットワーク）におけるデー
タ転送速度は140メガビット／秒であり、FDDI（ファイ
バ分散形データインタフェース）では100メガビット／
秒である。パケット経路指定がこれらの環境で行なわれ
る場合、データ伝送と処理装置との間のデータ処理能力
は、100乃至600メガビット／秒である必要がある。
データフローが高速であること、及びそのためデータ
処理能力が高いことを必要とするハードウェアの例とし
て、高速パケットスイッチネットワーク（ATM）、FDD
I、LAN及びMANネットワーク間の経路指定、リアルタイ
ムデジタルビデオ圧縮、リアルタイム多重メディアコー
ディング（ASN.1＋VER）、リアルタイムセキュリティア
ルゴリズム、並びに分散形オペレーティングシステムが
付加された多重処理装置について言及したい。
高速データ処理能力は、システムの入力及び出力間で
高速データ転送を必要とする。先行技術においては、処
理装置が30メガビット／秒の直列接続で互いに接続され
たトランスピュータ型の解決が知られている。しかしな
がら、高速データストリームはトランスピュータネット
ワーク上で能率的に分散されなければならないことか
ら、こうした接続は利用が困難である。この接続を利用
するには、システム中に何らかの前置分配が必要であ
る。
本発明の目的は、新型のスイッチング素子とその制御
方法の導入であり、例えば、この素子によって、高速広
帯域データネットワークと共にこれらのネットワークに
基づくリアルタイム多重メディアサービスの実現が可能
となる。本発明の概括的な目的は、高速デジタルネット
ワークのみならず、処理装置と記憶ユニット、または他
の類似の資源とを接続するためのマイクロプロセッサバ
ス解決といった多種多様な環境で適用される汎用スイッ
チング素子を提供することである。
本発明のスイッチング素子は、特許請求項１に記載さ
れた新規な点を特徴としている。
本発明の高速データトラフィック用スイッチング素子
は、少なくともアドレス部分及びデータ部分から成るデ
ータ要素でデータが経由して送信される２つの入力ポー
ト及び２つの出力ポートと、入力ポート及び出力ポート
を接続するためのスイッチングユニットと、各データ要
素のアドレス部分に基づいて、データ伝送のために入力
ポートと少なくとも１つの出力ポートの中間でスイッチ
ングユニットを介してバスを結合させる制御ユニット
と、を備えている。本発明によれば、入出力ポートはデ
ータが並行形式で送信されるポートであり、スイッチン
グ素子の内部バスはアドレスバスとデータバスから成る
並行バスである。これらのバスは入力ポートでスイッチ
ングユニットに接続されている。また制御ユニットはデ
ータ要素のアドレス部分のデコーディング及びコーディ
ングユニットで構成され、アドレス部分バスによって、
入力ポートへ接続されている。スイッチングユニットは
出力ポートへ接続されており、クロック信号チャネルは
スイッチング素子内に配置されている。前記チャネル
は、入力バッファ、制御ユニット、及びスイッチングユ
ニットへ接続されている。また、このチャネルを経て受
信されるクロック信号により、少なくとも第１入力ポー
ト及び第１出力ポートを経て行なわれるデータ要素の送
信が同期される。
本発明の好適な実施例では、第２入力ポート及び第２
出力ポートにはバッファが設けられており、特に有益性
を考慮する場合はFIFOバッファが設けられている。この
場合、周辺装置等を第２入力ポート及び第２出力ポート
へ非同期的に接続することができるが、データ要素はス
イッチング素子を通じて同期的に伝送される。
本発明のスイッチング素子制御方法は、特許請求項３
に記載された新規性を特徴とする。
本発明によるスイッチング素子の制御方法では、デー
タ要素が入力及び出力ポート間で伝送されるので、第１
入力ポートから供給されたデータ要素のデータ部分がデ
ータを伝える場合、データはスイッチングユニットを通
り、そのアドレス部分のアドレスによって第１又は第２
出力ポート、もしくはその両方へと送られる。
本発明によると、この方法には以下のステップが含ま
れる。
ａ） 第１入力ポートを通じて供給されたデータ要素の
データ部分がデータを含みスイッチングユニットを通じ
て第２出力ポートへ送られる場合、第２入力ポートを通
じて供給されたデータ要素はスイッチングユニットを通
じて第１出力ポートへ送られ、第２出力ポートを通じて
供給されるデータ要素のデータ部分が空であれば、空デ
ータ部分又は対応の信号が第１出力ポートへ送られる。
ｂ） 第１入力ポートを通じて供給されたデータ要素の
データ部分がデータを含みスイッチングユニットを通じ
て第１出力ポートのみへ送られる場合、第２入力ポート
を通じて供給されたデータ要素はスイッチングニットを
通じて第２出力ポートへ送られ、第２入力ポートを通じ
て供給されるデータ要素のデータ部分が空であれば、こ
の空データ部分又は対応の信号が第２出力ポートへ送ら
れる。
ｃ） 第１入力ポートを通じて供給されたデータ要素の
データ部分がデータを含みスイッチング素子を通じて両
出力ポートへ送られる場合、第２入力ポートからのデー
タの供給が妨げられる。
ｄ） 第１入力ポートから供給されたデータ要素のデー
タ部分が空である場合、第２入力ポートから供給された
データ要素はスイッチングユニットを通じて、アドレス
により第１又は第２入力ポートのいずれかへ、もしくは
その両方へと送信され、第２入力ポートから供給された
データ要素のデータ部分が空であれば、この空データ部
分が第１出力ポートへ送信される。
ｅ） 第２入力ポートから供給されるデータ要素が両方
の出力ポートに入る場合、このデータ要素は、第１入力
ポートが空データ部分を含むデータ要素を送信する場合
にのみ、スイッチング素子の第１出力ポートへの送信が
可能である。
本発明の優位点は、スイッチング素子の構造が簡単で
あること、データが並行的に伝送されること、及びその
処理速度が速いことである。
本発明の他の優位点は、スイッチング素子が例えば高
速マイクロプロセッサ、記憶回路、及びI/O回路の相互
接続に適用可能な万能の素子であること、或は、高速ス
イッチングフィールドの一構成要素として使用可能なこ
とである。
本発明のその他の優位点は、スイッチング素子が他の
類似スイッチング素子と簡単に接続されて異なるトポロ
ジの形成が可能なことである。
本発明によれば、スイッチング素子は集積回路として
実現可能であり、或は、多数のスイッチング素子を１つ
の同一構成要素へと統合することが可能である。これは
また、統合されて高密度の回路（VLSI）の一部を形成す
ることができる。
本発明は、以下の添付図面を参照して以下にさらに詳
細に説明される。
図１は、本発明のスイッチング素子のブロック図であ
る。
図２は、本発明のスイッチング素子から成るリングト
ポロジを示している。
図３は、最も重要な操作セクタ間の制御信号と共に、
本発明のスイッチング素子を図示したものである。
図４は、本発明のスイッチング素子からなる並行式リ
ングトポロジを示している。
図５は、本発明のスイッチング素子からなる格子式ト
ポロジを示している。
図１に於て、本発明によるスイッチング素子は、２個
の入力ポートI1、I2及び２個の出力ポートO1、O2と、内
部バス８、９を介して入出力ポートを相互接続するため
の高速スイッチングユニット１と、制御ユニット２と
を、備えている。入力ポートI1、I2は入力バッファ３、
４を含んでいる。また出力ポートO1、O2にも、相応の出
力バッファを設けることができる（図１には示されてい
ない）。
入力ポートI1、I2、内部バス８、９、スイッチングユ
ニット１、及び出力ポートO1、O2を通って、データは、
Ｎビット幅（Ｎ＝整数）のデータ要素で、並行的に転送
される。Ｎは、例えば、８、16、又は32である。データ
要素はＡビットのアドレス部分とＤビットのデータ部分
の２つの部分で構成される。これに加えて、データ要素
は、文字検査のような付加的ビット、又は優先ビットを
含む場合がある。アドレス部分及びデータ部分の幅に対
するデータ要素幅の割合は、Ａ＋Ｄ≦Ｎである。
データ要素は、制御ユニット２の制御の下、スイッチ
ング素子を通って伝送される。制御ユニット２は、アド
レスデコーディング及びコーディングユニット、即ち正
確に言えば、アドレスユニット2a及び制御ユニット2bを
含んでいる。アドレスユニット2aは入力バッファ３及び
４に接続され、制御ユニット2bはスイッチングユニット
１に接続されている。スイッチング素子の内部バス８、
９の間では、アドレス部分のバス8a、9aがスイッチング
ユニット１から離れて制御ユニットのアドレスユニット
へも接続されている。内部バス８、９のデータ部分バス
8b、9bは、入力バッファ３、４でスイッチングユニット
の入力と接続されている。図１に示される実施例では、
スイッチングユニット１は２個の別個のスイッチングユ
ニット1a、1bで構成され、その内の最初の1aが第１出力
ポートO1に、次の1bが第２出力ポートO2にそれぞれ接続
されている。
データは、入力ポートI1、I2の何れかを介して本発明
のスイッチング素子を通り、出力ポートO1、O2のうちの
一方又は両方へと転送される。スイッチング素子を通じ
たデータ伝送は、同期的に実行される。
スイッチング素子はクロック信号チャネル７を備えて
いる。クロック信号チャネル７は、両入力バッファ３、
４、制御ユニット２、及びスイッチングユニット１の両
部分1a、1bへと接続されている。このクロック信号によ
って、スイッチング素子を通じたデータ要素の転送が同
期化される。
第２入力ポートI2及び第２出力ポートO2には、バッフ
ァ、特にFIFOバッファ５、６（FIFO＝先入れ先出し）を
設けることができる。従って、第２入力ポートI2及び第
２出力ポートO2への外部接続は、同期的又は非同期的の
何れかとなり得る。この場合、第１入力ポートI1と第１
出力ポートO1は同期的データ転送のために確保される。
図１では、FIFOバッファが点線で表わされている。
本発明のスイッチング素子を通じて、データはＮビッ
ト幅のデータ要素として並行的に転送される。データ要
素は、上記説明のように、アドレス部分Ａとデータ部分
Ｄによって形成されている。データ部分はデータを含む
か、或は空である。この場合、空のデータ部分はNULLア
ドレスで示されている。データ要素のデータ部分は、デ
ータ要素のアドレス部分とそこに含まれるアドレス情報
を利用して、スイッチング素子を通って同期的に転送さ
れる。アドレス情報は、トポロジの選択によって、即ち
スイッチング素子群を相互接続する方法によって、様々
な方法でコード化される。
図１のスイッチング素子では、データ、即ちＮビット
のデータ要素が、何れかの入力ポートから１つ或は数個
の出力ポートへと転送される。入力及び出力ポートI1、
I2、O1、O2は相互的に配置されて以下のように作動す
る。
第１入力ポートI1から供給されるデータ要素のデータ
部分がデータを含む場合、このデータ部分は、スイッチ
ングユニット１を通り、データ要素のアドレス部分の内
容に従って、第１出力ポートO1又は第２出力ポートO2の
何れかへ、もしくはその両方へと送信される。
第１入力ポートI1から供給されるデータ要素のデータ
部分がデータを含み、さらにスイッチングユニット１を
通じて第２出力ポートO2へ送信される場合、第２入力ポ
ートI2から供給されるデータ要素は、スイッチングユニ
ット１を通って第１出力ポートO1への伝送が可能とな
る。第２入力ポートから供給されるデータ要素のデータ
部分が空である場合、この空のデータ部分又はこれに相
当する信号が第１出力ポートへ送信される。
しかし、第１入力ポートI1から供給されるデータ要素
のデータ部分がデータを含み、スイッチングユニット１
を通って第１出力ポートO1のみへ送信されると、第２入
力ポートI2から供給されるデータ要素はスイッチングユ
ニット１を通って第２出力ポートO2へと送信される。第
２入力ポートから供給されるデータ要素のデータ部分が
空である場合、この空のデータ部分又はその対応信号が
第２出力ポートへと送信される。
第１入力ポートから供給されるデータ要素のデータ部
分がデータを含み、スイッチングユニット１を通って両
出力ポートO1、O2へ送信されると、第２入力ポートI2を
介するデータ供給は妨げられる。言い替えれば、データ
は第２入力ポートI2を通じては何れの出力ポートにも送
信ができない。
第１入力ポートI1から供給されるデータ要素のデータ
部分が空である場合、第２入力ポートI2を通じて供給さ
れるデータ要素は、スイッチングユニット１を通り、各
アドレスに従って第１出力ポートO1又は第２出力ポート
O2の何れかへ、或はその両方へと送信される。第２入力
ポートI2から供給されるデータ要素のデータ部分が空で
ある場合、この空のデータ部分又はの対応信号が第１出
力ポートO1へ送信される。
第２入力ポートI2から供給されるデータ要素が両出力
ポートO1、O2へ向かっている場合、このデータ要素は、
第１入力ポートI1を通じて受信するデータ要素のデータ
部分が空であるときにのみ第１出力ポートO1へ送信が可
能である。
本発明のスイッチング素子に含まれるハードウエア
は、既知の電子構成要素を使用して実現が可能である。
内部バス８、９もまた、多様な方法で実現可能である。
スイッチング素子の操作は、配線及び論理部材を使用し
て少なくとも部分的に実現される制御ユニット２を通じ
て、プログラム化された方法で制御されることもまた明
白である。
本発明のスイッチング素子はVSLIユニット又は独立回
路として実現可能であり、これによって種々のスイッチ
ングトポロジが形成される。
図２はリングトポロジを示しており、本発明のスイッ
チング素子Ａがリング12内に接続されている。このスイ
ッチングリング12は、さらに周辺装置Ｂに接続されてい
る。この場合、各スイッチング素子Ａの第１出力ポート
O1は、隣のスイッチング素子の第１入力ポートI1へ接続
されており、各周辺装置Ｂは、第２入力ポートI2及び第
２出力ポートO2によってスイッチング素子Ａに接続され
ている。こうして、本発明のスイッチング素子が多数一
緒に接続され、Ｎビットの同期性並行リングを形成して
いる。複数のリングは、スイッチング素子Ａを通じて連
続的に切換が可能である。
図３は特に、リング型トポロジに適合するスイッチン
グ素子の好適な実施例を示している。このスイッチング
素子は、各ユニットの操作セクタ間に於ける最も重要な
制御信号を完備して、ブロック図で説明されている。外
部接続信号もまた、図中に描かれている。
図３のスイッチング素子は、それぞれの接続、即ち入
力及び出力ポートI1、I2、O1、O2、及び図１のスイッチ
ング素子に於けるものと同様のユニットを備えている。
尚、各図を通じて同じ番号は、同じ部分を示している。
第２入力及び出力ポートI2、O2に接続されて、FIFOバッ
ファ５、６が設けられている。第１スイッチングユニッ
ト1aの出力部には、出力バッファ10が配置されている。
また第１スイッチングユニット1bと第２バッファ６との
間には、出力バッファ11が配置されている。
スイッチング素子は、入力ポートI1を通じて「ADDR_I
N_1」と「DATA_IN_1」が、また同様に出力ポートO1を通
じて「ADDR_OUT_1」と「DATA_OUT_1」が、リングへ接続
されている。周辺装置は、ポートI2を通じて「ADDR_IN_
2」と「DATA_IN_2」が、同じくO2を通じて「ADDR_OUT_
2」と「DATA_OUT_2」が、スイッチング素子へ接続され
ている。周辺装置としては、問題の解法に依って、例え
ばマイクロコンピュータ、メモリカード、マイクロプロ
セッサ、I/O装置、又は他のリングへのインタフェース
が可能である。
クロック信号CLOCKは、リングのタイミング信号であ
り、これもまたスイッチング素子の操作に同期する。FI
FO_FULL信号及びFIFO_EMPTY信号の使用によって、スイ
ッチング素子は周辺装置へのデータ転送を制御する。TR
ANS/EMPTY信号及びLOOP信号によって、周辺装置はスイ
ッチング素子に対し、出力バッファに格納されたデータ
要素をどの出力ポートに接続すべきかを知らせる。
NODE−ADDR信号は周辺装置のアドレス設定に使用され
る。このアドレスに基づいて、スイッチング素子は、リ
ングから来るどのデータ要素を受信して周辺装置へ伝送
すべきであるかを認知する。
周辺装置からスイッチング素子へのアドレス情報の提
供は、FIFOメモリによっても実行が可能である。この場
合、登録されたデータが周辺装置のアドレスであること
をFIFOの制御論理に告知する独立した制御信号が必要で
ある。このアドレスは、スイッチング素子内の独立した
アドレスバッファに格納される。この方法では外部アド
レス回線が不要であり、スイッチング素子への外部接続
信号の必要性が減じられる。
スイッチング素子に接続された周辺装置は、TRANS_RE
Q信号を使用して伝送許可の要求を行なうことができ
る。この信号はリングに接続する全ての周辺装置に共通
しており、複数の周辺装置が同時に伝送を要求すること
ができる。同時伝送要求は、空のデータ要素のアドレス
フィールドに優先情報を付加することにより、その優先
化が可能である。優先情報を基にして、伝送を要求する
スイッチング素子は、自由インタバルがそのために利用
可能であるかどうかを決定する。優先性の問題を解決す
る他の可能性としては、数本の伝送要求回線を使用する
方法がある。このように、例えば優先順位の低い周辺装
置は、優先順位の高い周辺装置とは異なる回線による伝
送を要求する。
TRANS_REQ信号は、リング内の自由インタバルが継続
的に占有され、周辺装置から送信されたデータが出力バ
ッファ内で数インタバル（クロックサイクル）に渡って
送信を待っている場合に必要である。プリセット時間が
経過すると、スイッチング素子は自動的にTRANS_REQ回
線に伝送要求を行なう。継続して自由インタバルを保有
していたこれらのスイッチング素子が伝送要求回線の起
動を検知すると、一定の遅延の後に他のスイッチング素
子の配置用にインタバルを解放する。遅延時間は問題の
配置によって異なり、１つの同じリングのスイッチング
素子であってもその長さは異なる。インタバルの長さは
スイッチング素子内に永久的にプログラム化することが
可能であり、また、FIFOメモリを通じて周辺装置からも
設定できる。
周辺装置が伝送許可を獲得すると、スイッチング素子
はTRANS_REQ回線からの要求を消去する。この手順は、
周辺装置がその使用中に全ての自由インタバルを獲得す
ることを防止する。一方でこの手順によって、伝送能力
の大きい周辺装置が、リングに接続された他の周辺装置
が伝送を要求しないときに、そのリングの能力一杯まで
作動することが可能となる。制御決定がスイッチング素
子内で行なわれるため、伝送回路の割当ては高速で実行
される。この配置によって、スイッチング素子に於ける
超高速データ転送によるリアルタイム処理が可能であ
る。
スイッチング素子には、リングの観察及び制御用とし
てTRANS_REQ回線に接続されたトラフィック監視論理を
設けることが可能である。スイッチング素子はTRANS−R
EQ回線を起動させても長時間伝送許可を受けていなけれ
ば、既定期間の後、監視論理の制御下で、そこにアドレ
ス指定されていないデータ要素のリングからの分離を開
始することができる。この手順によって、周辺装置又は
スイッチング素子の１つに欠陥があり、全ての自由時間
間隔に不合理なメッセージの送信を開始した場合に、リ
ングがブロックされるのが防止される。
例えば、欠陥のある周辺装置が識別が可能であるた
め、欠陥を識別したスイッチング素子（及び／又は周辺
装置）は、リングへ接続された全ての周辺装置に問合せ
を送信する。この問合せに返答しない周辺装置は欠陥が
あると考えられる。欠陥のある周辺装置は、例えば、リ
ングを介して、欠陥のある装置に接続された各スイッチ
ング素子に対して命令を送信することにより、リングか
ら分離できる。この命令は、前記周辺装置を、スイッチ
ング素子がリングから受信される全てのデータ要素をリ
ングの出力ポートへ直接送信する状態に設定させるもの
である。これは、スイッチング素子自体には欠陥が無い
場合にのみ可能である。
スイッチング素子によりリング（ポートI1;ADDR_IN_
1、及びDATA_IN_1）から受信したデータの処理は、デー
タ要素のアドレス部分を基にして行なわれる。スイッチ
ング素子は、アドレスデコーディング及びコーディング
ユニット2b（ADDRESS DECODING）でアドレス部分を検査
し、コーディング結果をもとに、正規の制御ユニット2a
によって、何処で受信データ要素が接続されているかを
判断する。周辺装置（ポートI2;ADDR_IN_2、DATA_IN_
2）から受信したデータの正しい出力バッファへの処理
及び導入は、制御ユニット2aで受信されるLOOP信号及び
TRANS/EMPTY信号により実行される。
伝送要求及びインタバルの開放に必要な遅延情報と周
辺装置のアドレス情報がFIFOメモリ５を通して送信され
る場合、周辺装置から来るデータを制御するために１つ
以上の追加信号が必要である。両方の入力ポートから同
一出力ポートへデータが同時に行く場合に、リングから
来るデータ要素に高い優先性を持たせるために、リング
及び周辺装置から来るデータ要素の処理に優先順位が付
けられる。
リングを進行するデータ要素は、スイッチング素子に
関して５つの異なるタイプに分割可能である。下記はデ
ータ要素のタイプのリストと、スイッチング素子により
実行される手段の説明である。
１） 受信データ要素はスイッチング素子へアドレス指
定される。
スイッチング素子は、アドレスデコーディング及びコ
ーディングユニット2b（ADDRESS DECODING）において、
受信データ要素がスイッチング素子に接続された周辺装
置にアドレス指定されていることを特徴とする。RECEIV
E信号が起動され、制御ユニット2a（CONTROL AND TIMIN
G）の制御下で周辺装置の入力バッファ６に受信データ
要素が格納される。入力バッファへのデータの書き込み
は、さらにFIFO−EMPTY信号を非活動化し、その結果、
入力バッファが処理用のデータを持っていることを周辺
装置に知らせる。
周辺装置が伝送準備が完了したデータを有し、且つ出
力バッファ５にて当該データが待機している場合、入力
バッファに受信データ要素が格納されると同時に出力デ
ータ要素がリングの出力ポートO1に接続される。LOOP信
号が活動状態である場合、即ちば出力バッファに含まれ
ているデータ要素が周辺装置（データルーピング）に切
り換えされなければならない場合には、データ要素は送
信されない。
２） 受信データ要素は同報通信形式である。
アドレスデコーディング及びコーディングユニット2b
（ADDRESS DECODING）において、スイッチング素子は受
信データ要素が同報通信形式であることを識別し、BROA
DCAST制御信号を起動する。制御ユニット2a（CONTRO AN
D TIMING）の制御下で、受信データ要素は、周辺装置の
入力バッファ６とリングの出力ポートO1の両方へ同時に
切換られる。同時に伝送されるべきデータを周辺装置が
含んでいる場合、データ伝送はこのインタバルが継続す
る間、妨げられる。
３） 受信データ要素が空である。
アドレスデコーディング及びコーディングユニット2b
（ADDRESS DECODING）において、スイッチング素子は、
受信データ要素が空であることを識別し、EMPTY信号を
起動する。周辺装置が送信されるべきデータを有する
（TRANS/EMPTY信号が活動状態にある）場合、出力デー
タリングの出力ポートO1に切換られる。同時にLOOP信号
が活動状態にある場合、出力バッファに含まれるデータ
要素は、周辺装置の入力バッファ６へ同時に切換えられ
る。LOOP信号のみが活動状態にある場合、出力バッファ
に含まれるデータ要素は周辺装置の入力バッファに切換
られ、リングから受信した空のデータ要素はリングの出
力ポートに切換られる。周辺装置が伝送用データを持っ
ていない場合、空のデータ要素はリングの出力ポートに
切換えられる。この場合、周辺装置の入力バッファへは
何も切換られない。
４） 受信データ要素は、スイッチング素子自身によっ
て送信される。
アドレスデコーディング及びコーディングユニット2b
（ADDRESS DECODING）において、スイッチング素子は自
ら送信した受信データ要素を識別し、DELETE信号を起動
する。スイッチング素子はリングより受信データ要素を
取り除き、破壊する。周辺装置が伝送用データを同時に
含んでいる（TRANS/EMPTY信号が活動状態で、LOOP信号
が非活動状態）場合、出力データ要素はリングの出力ポ
ートに切換られる。LOOP信号が同時に活動状態である場
合、出力バッファに含まれるデータ要素は同時に周辺装
置の入力バッファに切換られる。LOOP信号のみが活動状
態にある場合、出力バッファに含まれるデータ要素は、
周辺装置の入力バッファに切換られ、空のデータ要素は
リングの出力ポートに切換られる。周辺装置が送信する
データを含んでいない場合、空のデータ要素はリングの
出力ポートに切換られる。この場合、周辺装置の入力バ
ッファへは何も切換られない。
例えば、スイッチング素子が同報通信型データ要素を
リングに送った場合、データ要素はリングより取り除か
れる。このデータ要素がリングを循環した後、それを送
ったスイッチング素子は、リングがブロックされないよ
うに、データ要素をリングより除去しなくてはならな
い。スイッチング素子が自ら送信したデータ要素を受信
する可能性のある状況は欠陥のある場合であり、この場
合、データ要素の受容体としてアドレスされるスイッチ
ング素子に欠陥がある。データ要素を送ったスイッチン
グ素子がリングからデータ要素を取り除かない場合、リ
ングは永久にロードされ続ける。
５） 受信データ要素のアドレスは識別されない。
スイッチング素子のアドレスデコーディング及びコー
ディングユニット2b（ADDRESS DECODING）は、受信デー
タ要素のアドレスを識別しない。受信データ要素は、直
接に、リングの入力ポートを通って出力ポートへ切換ら
れる。周辺装置が伝送用データを含む場合、この期間中
は切換られない。周辺装置の出力バッファがデータを含
み、LOOP信号のみが活動状態にある場合、データ要素は
周辺装置の入力バッファに切換られる。周辺装置が伝送
用データを含まない場合、スイッチング素子で実行され
る制御ステップのみが、リングより来たデータ要素をリ
ングへ切り換え復帰させる。
図４において本発明のスイッチング素子Ａは、図２と
同じ方式で相互接続されている。この場合、多くのスイ
ッチング素子を含む２つのリングＣ及びＤは、周辺装置
Ｂの介在により、相互に並行して組み合わされている。
図５において本発明のスイッチング素子Ａは、格子式
トポロジで接続されている。この場合、並行なスイッチ
ング素子の数は５個であり、５個全てが同様に直列に接
続されている。また、システムには、独立の制御論理Ｇ
により制御される独立の入出力バッファＥ及びＦが装備
されている。
本発明は上記の実施例に限定されるものではなく、添
付の特許請求項で定義される本発明の範囲内で多くの修
正が可能である。
フロントページの続き (72)発明者 スオクヌーティ、マルコ フィンランド国 エスポー エス エフ 02630 スキンナリランカトゥ 28 ビー ８ (72)発明者 ジドゥベック、ユハ フィンランド国 エスポー エス エフ 02630 ヌイヤヴオリ １ エイ ５ (56)参考文献 特開 昭63−131698（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04Q 3/52 H04Q 11/00 - 11/08 H04L 12/00 - 12/28 H04L 12/50 - 12/66

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】少なくともアドレス部分及びデータ部分か
    ら成るデータ要素でデータが経由して転送される２個の
    入力ポート（I1、I2）及び２個の出力ポート（O1、O2）
    と、 入力ポート及び出力ポートを接続するためのスイッチン
    グユニット（１）と、 入力ポート及びスイッチングユニットへ接続され、各デ
    ータ要素のアドレス部分に基づいて、データ要素を伝送
    するために入力ポートと少なくとも１つの出力ポートと
    の間でスイッチングユニットを経由してバスを切り換え
    る制御ユニット（２）と、 を備えた高速データトラフィック用のスイッチング素子
    であって、 入出力ポート（I1、I2、及びO1、O2）は、データがそこ
    を経由して並行形式で送信されるようなポートであり、 スイッチング素子の内部バス（８、９）は、アドレス部
    分バス（8a、9a）とデータ部分バス（8b、9b）で構成さ
    れる並行バスであり、前記バスは入力ポート（I1及びI
    2）においてスイッチングユニット（１）に接続されて
    おり、 制御ユニット（２）は、データ要素用のアドレスデコー
    ディング及びコーディングユニット（2b）を備え、アド
    レス部分バス（8a、9a）によって入力ポート（I1、I2）
    が接続されており、 スイッチングユニット（１）は出力ポート（O1、O2）に
    接続されており、 スイッチング素子にはクロック信号チャネル（７）が配
    置され、そのチャネルは入力バッファ（３、４）と、制
    御ユニット（２）と、スイッチングユニット（１）と、
    へ接続され、このチャネルを通過して得られたクロック
    信号によって、少なくとも第１入力ポートと第１出力ポ
    ートを通過するデータ要素の伝送が同期されることを特
    徴とする高速データトラフィック用スイッチング素子。
  2. 【請求項２】第２入力ポート（I2）及び第２出力ポート
    （O2）にバッファが設けられ、特に有益性を考慮する場
    合は、FIFO（先入れ先出し）バッファ（５、６）が設け
    られることを特徴とする請求項１のスイッチング素子。
  3. 【請求項３】請求項１又は請求項２のスイッチング素子
    を制御するための方法であって、 ａ） 第１入力ポート（I1）を通して供給されたデータ
    要素のデータ部分がデータを有し、スイッチングユニッ
    ト（１）を経由して第２出力ポート（O2）に送られる場
    合、第２入力ポート（I2）から供給されたデータ要素
    は、スイッチングユニット（１）を経由して第１出力ポ
    ート（O1）に送られ、第２入力ポート（I2）から供給さ
    れたデータ要素のデータ部分が空であれば、この空デー
    タ部分又はその対応信号が第１出力ポート（O1）に送ら
    れるステップと、 ｂ） 第１入力ポート（I1）を通して供給されたデータ
    要素のデータ部分がデータを有し、スイッチングユニッ
    ト（１）を経由して、第１出力ポート（O1）のみに送ら
    れる場合、第２入力ポート（I2）から供給されたデータ
    要素は、スイッチングユニット（１）を経由して、第２
    出力ポート（O2）に送られ、第２入力ポート（I2）を通
    して供給されたデータ要素のデータ部分が空であれば、
    この空データ部分又はその対応信号が第２出力ポート
    （O2）に送られるステップと、 ｃ） 第１入力ポート（I1）を通して供給されたデータ
    要素のデータ部分がデータを有し、スイッチングユニッ
    ト（１）を経由して両方の出力ポート（O1、O2）に送ら
    れる場合、第２入力ポート（I2）を介するデータの供給
    が妨げられるステップと、 ｄ） 第１入力ポート（I1）を通して供給されたデータ
    要素のデータ部分が空である場合、第２入力ポート（I
    2）を通して供給されたデータ要素は、スイッチングユ
    ニット（１）を経由して、アドレスに従って第１又は第
    ２出力ポート（O1、O2）のどちらか、或は両方に送ら
    れ、第２入力ポート（I2）を通して供給されたデータ要
    素のデータ部分が空であれば、この空データ部分が第１
    出力ポート（O1）に送られるステップと、 ｅ） 第２入力ポート（I2）を通して供給されたデータ
    要素が、両方の出力ポート（O1、O2）に送られる場合、
    このデータ要素は、第１入力ポート（I1）が空のデータ
    部分を含むデータ要素を送信する場合に限って、スイッ
    チング素子の第１出力ポート（O1）への送信が可能であ
    るステップと、 を含むことを特徴とするスイッチング素子制御方法。
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