JPH064691A - アナログニューラルネットワーク素子の試験方法 - Google Patents
アナログニューラルネットワーク素子の試験方法Info
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- JPH064691A JPH064691A JP16464892A JP16464892A JPH064691A JP H064691 A JPH064691 A JP H064691A JP 16464892 A JP16464892 A JP 16464892A JP 16464892 A JP16464892 A JP 16464892A JP H064691 A JPH064691 A JP H064691A
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Abstract
(57)【要約】
【目的】 アナログニューラルネットワーク素子を構成
する各乗算回路、しきい値回路及び非線形関数発生回路
の出力特性を直接測定する。 【構成】 乗算回路、しきい値回路、及び非線形関数発
生回路を有し、かつ、該乗算回路に加える重み値及びし
きい値回路に加えるしきい値を個別に制御可能なアナロ
グニューラルネットワーク素子の試験方法であって、前
記乗算回路が接続される出力が、予め定められた値に等
しくなるように、該出力に接続されるしきい値回路に加
えるしきい値を調整し、この時のしきい値を測定するこ
とにより該乗算回路の入出力特性を試験する。
する各乗算回路、しきい値回路及び非線形関数発生回路
の出力特性を直接測定する。 【構成】 乗算回路、しきい値回路、及び非線形関数発
生回路を有し、かつ、該乗算回路に加える重み値及びし
きい値回路に加えるしきい値を個別に制御可能なアナロ
グニューラルネットワーク素子の試験方法であって、前
記乗算回路が接続される出力が、予め定められた値に等
しくなるように、該出力に接続されるしきい値回路に加
えるしきい値を調整し、この時のしきい値を測定するこ
とにより該乗算回路の入出力特性を試験する。
Description
【０００１】
【産業上の利用分野】本発明は、集積化されたアナログ
ニューラルネットワーク素子の試験方法に関するもので
ある。
ニューラルネットワーク素子の試験方法に関するもので
ある。
【０００２】
【従来の技術】図７は、従来の３層ニューラルネットワ
ークの構成を示す模式図であり、11-1〜11-4は信号入力
端子、１２は入力層、１３は中間層、１４は出力層、15
-1〜15-4は信号出力端子を示す。また、１６はニューロ
ン素子である。
ークの構成を示す模式図であり、11-1〜11-4は信号入力
端子、１２は入力層、１３は中間層、１４は出力層、15
-1〜15-4は信号出力端子を示す。また、１６はニューロ
ン素子である。
【０００３】図８は、前記ニューロン素子１６の構成を
示す模式図である。ニューロン素子１６は、図８に示す
ように、大きく積和演算部16-1と関数出力部16-2とに分
かれる。積和演算部16-1では、複数の入力Ｉ1，Ｉ2，・・
・Ｉnのそれぞれに異なった重みＷ1，Ｗ2・・・Ｗnを掛け合
わせ、これらを加算した値に、前記の入力によって変動
しないしきい値θをさらに加算した値を出力する。関数
出力部16-2は、前記積和演算部16-１の出力に関数処理
を施し、その結果を出力する。この時、一般には同一の
結果を複数出力する。結局、ニューロン素子１６の出力
Ｏ（Ｏ1，Ｏ2・・・Ｏn）は、
示す模式図である。ニューロン素子１６は、図８に示す
ように、大きく積和演算部16-1と関数出力部16-2とに分
かれる。積和演算部16-1では、複数の入力Ｉ1，Ｉ2，・・
・Ｉnのそれぞれに異なった重みＷ1，Ｗ2・・・Ｗnを掛け合
わせ、これらを加算した値に、前記の入力によって変動
しないしきい値θをさらに加算した値を出力する。関数
出力部16-2は、前記積和演算部16-１の出力に関数処理
を施し、その結果を出力する。この時、一般には同一の
結果を複数出力する。結局、ニューロン素子１６の出力
Ｏ（Ｏ1，Ｏ2・・・Ｏn）は、
【０００４】
【数１】
【０００５】で表される。
【０００６】ここで、関数ｆは、一般に単調な関数であ
り、入力に対して非線形な特性を持つ。通常はシグモイ
ド関数と呼ばれる以下の形の関数Ｓ(ｘ）（数２）が用
いられる。
り、入力に対して非線形な特性を持つ。通常はシグモイ
ド関数と呼ばれる以下の形の関数Ｓ(ｘ）（数２）が用
いられる。
【０００７】
【数２】
【０００８】ただし、ｓは関数の傾きの急峻さを決める
パラメータである。
パラメータである。
【０００９】図８のニューロン素子１６を、図７のよう
に層状に配置し、各層間のニューロン同士を結合するこ
とによって多層型ニューラルネットワークが構成され
る。このニューラルネットワークは、ある入力に対する
望ましい出力と実際の出力との差分から各ニューロン素
子１６の重み及びしきい値を修正し、種々の入力に対し
てそれに対応した望ましい出力を常に得られるようにす
ることができる。これがニューラルネットワークの学習
機能であり、学習機能を持つことによって、ニューラル
ネットワークは様々な技術分野でその適用が図られるよ
うになった。
に層状に配置し、各層間のニューロン同士を結合するこ
とによって多層型ニューラルネットワークが構成され
る。このニューラルネットワークは、ある入力に対する
望ましい出力と実際の出力との差分から各ニューロン素
子１６の重み及びしきい値を修正し、種々の入力に対し
てそれに対応した望ましい出力を常に得られるようにす
ることができる。これがニューラルネットワークの学習
機能であり、学習機能を持つことによって、ニューラル
ネットワークは様々な技術分野でその適用が図られるよ
うになった。
【００１０】図９は、従来のアナログニューラルネット
ワーク素子の構成例を示す模式図であり、２１は素子へ
の入力信号の入力端子、２２は素子への重み入力端子、
２３は出力信号の出力端子である。また、２４は乗算回
路であり、入力される入力信号と重みに比例した出力を
発生する。２５はしきい値回路であり、しきい値に相当
する出力を付加する。２６は加算回路であり、乗算回路
２４及びしきい値回路２５の出力を加算した結果を出力
する。２７は非線形関数発生回路であり、加算回路２６
の出力に対する非線形関数値を信号出力端子２３に出力
する。各乗算回路２４及びしきい値回路２５の出力電流
は、加算回路２６を介して加算され、非線形関数発生回
路２７によって処理され、出力される。
ワーク素子の構成例を示す模式図であり、２１は素子へ
の入力信号の入力端子、２２は素子への重み入力端子、
２３は出力信号の出力端子である。また、２４は乗算回
路であり、入力される入力信号と重みに比例した出力を
発生する。２５はしきい値回路であり、しきい値に相当
する出力を付加する。２６は加算回路であり、乗算回路
２４及びしきい値回路２５の出力を加算した結果を出力
する。２７は非線形関数発生回路であり、加算回路２６
の出力に対する非線形関数値を信号出力端子２３に出力
する。各乗算回路２４及びしきい値回路２５の出力電流
は、加算回路２６を介して加算され、非線形関数発生回
路２７によって処理され、出力される。
【００１１】一般に、こうしたアナログニューラルネッ
トワーク素子の各乗算回路２４、しきい値回路２５及び
非線形関数発生回路２７の特性には、オフセット等のば
らつきが存在する。このため、こうした素子を使用する
際には、各内部回路の特性を予め測定し、その測定結果
に応じて素子に与える入力、重み、しきい値を補正する
必要がある。
トワーク素子の各乗算回路２４、しきい値回路２５及び
非線形関数発生回路２７の特性には、オフセット等のば
らつきが存在する。このため、こうした素子を使用する
際には、各内部回路の特性を予め測定し、その測定結果
に応じて素子に与える入力、重み、しきい値を補正する
必要がある。
【００１２】
【発明が解決しようとする課題】ところで、アナログニ
ューラルネットワーク素子の各乗算回路２４、しきい値
回路２５の出力は、非線形関数発生回路２７を介して外
部に取り出されるため、その出力を直接測定することは
できず、非線形関数発生回路２７を通過した形でしか測
定できない。
ューラルネットワーク素子の各乗算回路２４、しきい値
回路２５の出力は、非線形関数発生回路２７を介して外
部に取り出されるため、その出力を直接測定することは
できず、非線形関数発生回路２７を通過した形でしか測
定できない。
【００１３】また、非線形関数発生回路２７自身にもば
らつきがあるため、その出力から各乗算回路２４、しき
い値回路２５の出力を正確に測定することは困難であ
る。そこで、従来、この様なアナログニューラルネット
ワーク素子では、素子と同一のチップ内に、直接出力を
測定可能な乗算回路２４等を、素子内の回路とは別に予
め作製しておき、素子の完成後に、この別に作製した回
路の特性を測定して、その結果から推定する方法が採ら
れていた。
らつきがあるため、その出力から各乗算回路２４、しき
い値回路２５の出力を正確に測定することは困難であ
る。そこで、従来、この様なアナログニューラルネット
ワーク素子では、素子と同一のチップ内に、直接出力を
測定可能な乗算回路２４等を、素子内の回路とは別に予
め作製しておき、素子の完成後に、この別に作製した回
路の特性を測定して、その結果から推定する方法が採ら
れていた。
【００１４】しかし、この方法は、素子内で動作するす
べての乗算回路２４等の特性を直接に測定していないた
め、素子内の回路の特性を正確に評価できないという問
題があった。
べての乗算回路２４等の特性を直接に測定していないた
め、素子内の回路の特性を正確に評価できないという問
題があった。
【００１５】本発明は、前記問題点を解決するためにな
されたものであり、本発明の目的は、アナログニューラ
ルネットワーク素子を構成する各乗算回路、しきい値回
路及び非線形関数発生回路の出力特性を直接測定する試
験方法を提供することにある。
されたものであり、本発明の目的は、アナログニューラ
ルネットワーク素子を構成する各乗算回路、しきい値回
路及び非線形関数発生回路の出力特性を直接測定する試
験方法を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に、本発明の（１）の手段は、乗算回路、しきい値回
路、及び非線形関数発生回路を有し、かつ、該乗算回路
に加える重み値及びしきい値回路に加えるしきい値を個
別に制御可能なアナログニューラルネットワーク素子の
試験方法であって、前記乗算回路が接続される出力が、
予め定められた値に等しくなるように、該出力に接続さ
れるしきい値回路に加えるしきい値を調整し、この時の
しきい値を測定することにより該乗算回路の入出力特性
を試験することを最も主要な特徴とする。
に、本発明の（１）の手段は、乗算回路、しきい値回
路、及び非線形関数発生回路を有し、かつ、該乗算回路
に加える重み値及びしきい値回路に加えるしきい値を個
別に制御可能なアナログニューラルネットワーク素子の
試験方法であって、前記乗算回路が接続される出力が、
予め定められた値に等しくなるように、該出力に接続さ
れるしきい値回路に加えるしきい値を調整し、この時の
しきい値を測定することにより該乗算回路の入出力特性
を試験することを最も主要な特徴とする。
【００１７】本発明の（２）の手段は、前記（１）の手
段のアナログニューラルネットワーク素子の試験方法で
あって、前記乗算回路の重みを変化させても、素子出力
が予め定められた値に等しくなるようなしきい値が変化
しない該乗算回路の入力を求めることにより、該乗算回
路の入力オフセットを試験することを特徴とする。
段のアナログニューラルネットワーク素子の試験方法で
あって、前記乗算回路の重みを変化させても、素子出力
が予め定められた値に等しくなるようなしきい値が変化
しない該乗算回路の入力を求めることにより、該乗算回
路の入力オフセットを試験することを特徴とする。
【００１８】本発明の（３）の手段は、前記（１）の手
段のアナログニューラルネットワーク素子の試験方法で
あって、前記乗算回路の入力を変化させても、素子出力
が予め定められた値に等しくなるようなしきい値が変化
しない該乗算回路の重みを求めることにより、該乗算回
路の重みオフセットを試験することを特徴とする。
段のアナログニューラルネットワーク素子の試験方法で
あって、前記乗算回路の入力を変化させても、素子出力
が予め定められた値に等しくなるようなしきい値が変化
しない該乗算回路の重みを求めることにより、該乗算回
路の重みオフセットを試験することを特徴とする。
【００１９】本発明の（４）の手段は、前記（１）の手
段のアナログニューラルネットワーク素子の試験方法で
あって、前記乗算回路に予めオフセットを補償した論理
値０に対応する入力を加え、素子出力が、前記非線形関
数回路に０に相当する入力があった場合の出力値に等し
くなるようなしきい値回路へのしきい値入力を求めるこ
とにより、該しきい値回路のオフセットを試験すること
を特徴とする。
段のアナログニューラルネットワーク素子の試験方法で
あって、前記乗算回路に予めオフセットを補償した論理
値０に対応する入力を加え、素子出力が、前記非線形関
数回路に０に相当する入力があった場合の出力値に等し
くなるようなしきい値回路へのしきい値入力を求めるこ
とにより、該しきい値回路のオフセットを試験すること
を特徴とする。
【００２０】本発明の（５）の手段は、前記（１）の手
段のアナログニューラルネットワーク素子の試験方法で
あって、前記乗算回路の１つに予めオフセットを補償し
た、ある論理値αに対応する入力を加え、しきい値回路
へのしきい値入力が−αの場合に、素子の出力が、前記
非線形関数回路に０に相当する入力があった場合の出力
値に等しくなるような、該乗算回路の重みを求めること
により、重み論理値１に対応する該乗算回路への重み入
力を試験することを特徴とする。
段のアナログニューラルネットワーク素子の試験方法で
あって、前記乗算回路の１つに予めオフセットを補償し
た、ある論理値αに対応する入力を加え、しきい値回路
へのしきい値入力が−αの場合に、素子の出力が、前記
非線形関数回路に０に相当する入力があった場合の出力
値に等しくなるような、該乗算回路の重みを求めること
により、重み論理値１に対応する該乗算回路への重み入
力を試験することを特徴とする。
【００２１】本発明の（６）の手段は、前記（１）の手
段のアナログニューラルネットワーク素子の試験方法で
あって、前記乗算回路に予めオフセットを補償した論理
値０に対応する入力を加え、前記非線形関数発生回路の
出力と、前記しきい値回路のしきい値入力との関係から
該非線形関数発生回路の入出力特性を試験することを特
徴とする。
段のアナログニューラルネットワーク素子の試験方法で
あって、前記乗算回路に予めオフセットを補償した論理
値０に対応する入力を加え、前記非線形関数発生回路の
出力と、前記しきい値回路のしきい値入力との関係から
該非線形関数発生回路の入出力特性を試験することを特
徴とする。
【００２２】
【作用】前述の手段によれば、乗算回路が接続される出
力が、予め定められた値に等しくなるように、該出力に
接続されるしきい値回路に加えるしきい値を調整し、こ
の時のしきい値を測定することにより、該乗算回路の入
出力特性を試験するので、アナログニューラルネットワ
ーク素子を構成する各乗算回路、しきい値回路及び非線
形関数発生回路の出力特性を直接測定することができ
る。
力が、予め定められた値に等しくなるように、該出力に
接続されるしきい値回路に加えるしきい値を調整し、こ
の時のしきい値を測定することにより、該乗算回路の入
出力特性を試験するので、アナログニューラルネットワ
ーク素子を構成する各乗算回路、しきい値回路及び非線
形関数発生回路の出力特性を直接測定することができ
る。
【００２３】すなわち、本発明は、ニューラルネットワ
ーク素子内で動作する乗算回路等の特性を、その出力を
バランスさせるしきい値回路の入力から評価するもので
あり、素子内で動作する回路の特性を直接評価する点で
従来技術とは明確に異なるものである。
ーク素子内で動作する乗算回路等の特性を、その出力を
バランスさせるしきい値回路の入力から評価するもので
あり、素子内で動作する回路の特性を直接評価する点で
従来技術とは明確に異なるものである。
【００２４】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【００２５】前述した説明で明らかなように、出力Ｏが
Ｏ＝ｆ（０）となるようにしきい値θを調整すると、こ
の時のθは、θ＝−ΣiＩiｗiとなる。従って、ｉ≠ｊ
であるようなＩi及びｗiがすべて０であれば、前記の調
整されたしきい値から、ｊ番目の乗算回路の入出力特性
を求めることができる。
Ｏ＝ｆ（０）となるようにしきい値θを調整すると、こ
の時のθは、θ＝−ΣiＩiｗiとなる。従って、ｉ≠ｊ
であるようなＩi及びｗiがすべて０であれば、前記の調
整されたしきい値から、ｊ番目の乗算回路の入出力特性
を求めることができる。
【００２６】図１は、本発明による各乗算回路の入力オ
フセットの試験方法の一実施例を示すフローチャートで
あり、入力Ｉi及び出力Ｏjに接続する乗算回路の試験方
法を示している。
フセットの試験方法の一実施例を示すフローチャートで
あり、入力Ｉi及び出力Ｏjに接続する乗算回路の試験方
法を示している。
【００２７】まず、ステップ１０１で、Ｉi以外の入力
をすべて論理値０に対応する値に設定する。また、出力
Ｏjに接続する乗算回路で試験すべきもの以外の重み値
をすべて論理値０に設定する。この場合、各設定値が若
干のオフセットを含んでいても構わない。この設定が終
了したら、ステップ１０２で、入力Ｉiを適当な値に設
定し、ステップ１０３で、試験すべき乗算回路に、ある
重み値ｗijを加えた時の出力Ｏjの論理値がｆ（０）と
なるようなしきい値θ’の値を測定する。ステップ１０
４で、この測定を重み値ｗijを変化させながら繰り返
し、重み値ｗijの論理値０の近傍でのｄθ’／ｄｗijを
求める。ステップ１０５，１０６で、このｄθ’／ｄｗ
ijの測定を入力Ｉiを変えて実行し、ｄθ’／ｄｗij＝
０となるＩiの値を求める。
をすべて論理値０に対応する値に設定する。また、出力
Ｏjに接続する乗算回路で試験すべきもの以外の重み値
をすべて論理値０に設定する。この場合、各設定値が若
干のオフセットを含んでいても構わない。この設定が終
了したら、ステップ１０２で、入力Ｉiを適当な値に設
定し、ステップ１０３で、試験すべき乗算回路に、ある
重み値ｗijを加えた時の出力Ｏjの論理値がｆ（０）と
なるようなしきい値θ’の値を測定する。ステップ１０
４で、この測定を重み値ｗijを変化させながら繰り返
し、重み値ｗijの論理値０の近傍でのｄθ’／ｄｗijを
求める。ステップ１０５，１０６で、このｄθ’／ｄｗ
ijの測定を入力Ｉiを変えて実行し、ｄθ’／ｄｗij＝
０となるＩiの値を求める。
【００２８】前記の方法で求められた入力Ｉiは、重み
値ｗijを変化させても出力Ｏjの値を変化させない入力
値に対応する。すなわち、この入力Ｉiは試験すべき乗
算回路に対する論理値０の入力に対応する。従って、こ
の入力Ｉiと、乗算回路設計上の論理値０に対応する入
力値との差が、この乗算回路の入力オフセットとなる
（ステップ１０７）。
値ｗijを変化させても出力Ｏjの値を変化させない入力
値に対応する。すなわち、この入力Ｉiは試験すべき乗
算回路に対する論理値０の入力に対応する。従って、こ
の入力Ｉiと、乗算回路設計上の論理値０に対応する入
力値との差が、この乗算回路の入力オフセットとなる
（ステップ１０７）。
【００２９】図２は、前記Ｏj＝ｆ（０）を満たすしき
い値θ’を求める方法の一実施例として、２分法による
場合の処理手順を示すフローチャートである。
い値θ’を求める方法の一実施例として、２分法による
場合の処理手順を示すフローチャートである。
【００３０】まず、ステップ２０１で、θ1に対応する
出力がｆ（０）より小さく、かつθ2に対応する出力が
ｆ（０）より大きくなるように設定する。その後、ステ
ップ２０２で、θ0＝（θ1＋θ2）／２として、ステッ
プ２０３，２０４，２０５，２０６，２０７，２０８
で、θ0に対応する出力ＯjがＯj＞ｆ（０）ならばθ2＝
θ0とし、Ｏj＜ｆ（０）ならばθ1＝θ0とする操作を繰
り返す。この時、関数ｆが単調であるため、Ｏj＝ｆ
（０）を満足するしきい値θ’は、常にθ1＜θ’＜θ2
を満足する。また、一回の操作でθ2−θ1の値は１／２
となるため、この操作を繰り返すことにより、θ1、θ2
はともにある値に収束し、結果的にθ’も収束する（ス
テップ２０９）。
出力がｆ（０）より小さく、かつθ2に対応する出力が
ｆ（０）より大きくなるように設定する。その後、ステ
ップ２０２で、θ0＝（θ1＋θ2）／２として、ステッ
プ２０３，２０４，２０５，２０６，２０７，２０８
で、θ0に対応する出力ＯjがＯj＞ｆ（０）ならばθ2＝
θ0とし、Ｏj＜ｆ（０）ならばθ1＝θ0とする操作を繰
り返す。この時、関数ｆが単調であるため、Ｏj＝ｆ
（０）を満足するしきい値θ’は、常にθ1＜θ’＜θ2
を満足する。また、一回の操作でθ2−θ1の値は１／２
となるため、この操作を繰り返すことにより、θ1、θ2
はともにある値に収束し、結果的にθ’も収束する（ス
テップ２０９）。
【００３１】また、前記の２分法による方法は、ｄθ’
／ｄｗijの値が入力Ｉiの値に対して単調な関数となる
ため、ｄθ’／ｄｗij＝０となるＩiの値を求める場合
にも適用できる。
／ｄｗijの値が入力Ｉiの値に対して単調な関数となる
ため、ｄθ’／ｄｗij＝０となるＩiの値を求める場合
にも適用できる。
【００３２】図３は、本発明による各乗算回路の重み値
のオフセットの試験方法の一実施例を示すフローチャー
トであり、入力Ｉi、出力Ｏjに接続する乗算回路の試験
方法を示している。
のオフセットの試験方法の一実施例を示すフローチャー
トであり、入力Ｉi、出力Ｏjに接続する乗算回路の試験
方法を示している。
【００３３】まず、ステップ３０１で、Ｉi以外の入力
をすべて論理値０に対応する値に設定する。また、出力
Ｏjに接続する乗算回路で試験すべきもの以外の重み値
をすべて論理値０に設定する。この場合、各設定値が若
干のオフセットを含んでいても構わない。この設定が終
了したら、ステップ３０２で、試験すべき乗算回路の重
みｗijを適当な値に固定し、ステップ３０３で、試験す
べき乗算回路に入力Ｉiを加えた時の出力Ｏjの論理値が
ｆ（０）となるようなしきい値θ’の値を測定する。測
定には、図２に示した２分法がそのまま適用できる。ス
テップ３０４で、この測定を入力Ｉiを変化させながら
繰り返し、Ｉiの論理値０の近傍でのｄθ’／ｄＩiを求
める。ステップ３０５，３０６で、このｄθ’／ｄＩi
の測定を、重み値ｗijを変えて実行し、ｄθ’／ｄＩi
＝０となるｗijの値を求める。この場合にも、前記と同
様に２分法を用いることができる。
をすべて論理値０に対応する値に設定する。また、出力
Ｏjに接続する乗算回路で試験すべきもの以外の重み値
をすべて論理値０に設定する。この場合、各設定値が若
干のオフセットを含んでいても構わない。この設定が終
了したら、ステップ３０２で、試験すべき乗算回路の重
みｗijを適当な値に固定し、ステップ３０３で、試験す
べき乗算回路に入力Ｉiを加えた時の出力Ｏjの論理値が
ｆ（０）となるようなしきい値θ’の値を測定する。測
定には、図２に示した２分法がそのまま適用できる。ス
テップ３０４で、この測定を入力Ｉiを変化させながら
繰り返し、Ｉiの論理値０の近傍でのｄθ’／ｄＩiを求
める。ステップ３０５，３０６で、このｄθ’／ｄＩi
の測定を、重み値ｗijを変えて実行し、ｄθ’／ｄＩi
＝０となるｗijの値を求める。この場合にも、前記と同
様に２分法を用いることができる。
【００３４】前記の方法で求めた重みｗijは、入力Ｉi
を変化させても出力Ｏjの値を変化させない重みに対応
する。すなわち、この重みｗijは試験すべき乗算回路に
対する論理値０の重みに対応する。従って、この重みｗ
ijと、乗算回路設計上の論理値０に対応する重みとの差
が、この乗算回路の重みオフセットとなる（ステップ３
０７）。
を変化させても出力Ｏjの値を変化させない重みに対応
する。すなわち、この重みｗijは試験すべき乗算回路に
対する論理値０の重みに対応する。従って、この重みｗ
ijと、乗算回路設計上の論理値０に対応する重みとの差
が、この乗算回路の重みオフセットとなる（ステップ３
０７）。
【００３５】図４は、本発明によるしきい値回路のオフ
セットの試験方法の一実施例を示すフローチャートであ
り、出力Ｏjに接続するしきい値回路の試験方法を示し
ている。
セットの試験方法の一実施例を示すフローチャートであ
り、出力Ｏjに接続するしきい値回路の試験方法を示し
ている。
【００３６】まず、ステップ４０１で、すべての入力
を、この入力と、出力Ｏjに接続する乗算回路のオフセ
ットを補償した論理値０に対応する値に設定する。ま
た、出力Ｏjに接続するすべての乗算回路の重みのオフ
セットを補償した論理値０に対応する値に設定する。こ
れらのオフセットは、前記で説明した方法で測定するこ
とができる。以上の設定が終了したら、ステップ４０２
で出力Ｏjの論理値がｆ（０）となるようなしきい値
θ’の値を測定する。測定には、図２に示した２分法が
そのまま適用できる、ここで得られたしきい値θ’は、
試験すべきしきい値回路に対する論理値０のしきい値に
対応する。従って、このしきい値θ’と、しきい値回路
設計上の論理値０に対応するしきい値との差が、このし
きい値回路の重みオフセットとなる（ステップ４０
３）。
を、この入力と、出力Ｏjに接続する乗算回路のオフセ
ットを補償した論理値０に対応する値に設定する。ま
た、出力Ｏjに接続するすべての乗算回路の重みのオフ
セットを補償した論理値０に対応する値に設定する。こ
れらのオフセットは、前記で説明した方法で測定するこ
とができる。以上の設定が終了したら、ステップ４０２
で出力Ｏjの論理値がｆ（０）となるようなしきい値
θ’の値を測定する。測定には、図２に示した２分法が
そのまま適用できる、ここで得られたしきい値θ’は、
試験すべきしきい値回路に対する論理値０のしきい値に
対応する。従って、このしきい値θ’と、しきい値回路
設計上の論理値０に対応するしきい値との差が、このし
きい値回路の重みオフセットとなる（ステップ４０
３）。
【００３７】図５は、本発明による乗算回路の論理値１
に対応する重み値の試験方法の一実施例を示すフローチ
ャートであり、入力Ｉi、出力Ｏjに接続する乗算回路の
試験方法を示している。
に対応する重み値の試験方法の一実施例を示すフローチ
ャートであり、入力Ｉi、出力Ｏjに接続する乗算回路の
試験方法を示している。
【００３８】まず、ステップ５０１で、すべての入力Ｉ
i及び重みｗijをオフセット補正した論理値０に設定す
る。その後、ステップ５０２で、入力Ｉiをある論理値
α（≠０）に設定する。そして、ステップ５０３で、重
み値ｗijを設定し、出力Ｏjの論理値がｆ（０）となる
しきい値θ’を求める。ステップ５０４，５０５で、こ
の求めた出力Ｏjの論理値がｆ（０）となるしきい値
θ’が、θ’＝−αを満たすように重み値ｗijを調整す
る。この時の重み値ｗijが試験すべき乗算回路の論理値
１に対応する重みとなる（ステップ５０６）。
i及び重みｗijをオフセット補正した論理値０に設定す
る。その後、ステップ５０２で、入力Ｉiをある論理値
α（≠０）に設定する。そして、ステップ５０３で、重
み値ｗijを設定し、出力Ｏjの論理値がｆ（０）となる
しきい値θ’を求める。ステップ５０４，５０５で、こ
の求めた出力Ｏjの論理値がｆ（０）となるしきい値
θ’が、θ’＝−αを満たすように重み値ｗijを調整す
る。この時の重み値ｗijが試験すべき乗算回路の論理値
１に対応する重みとなる（ステップ５０６）。
【００３９】図６は、本発明による非線形関数発生回路
の試験方法の一実施例を示すフローチャートである。
の試験方法の一実施例を示すフローチャートである。
【００４０】まず、ステップ６０１ですべての入力Ｉi'
及び重みｗi'jをオフセット補正した論理値０に設定す
る。次に、ステップ６０２で試験すべき非線形関数発生
回路に接続されているしきい値回路のしきい値θjを変
化させ、しきい値θjの論理値θ’と出力Ｏjの関係を求
める。次に、必要があれば、その測定結果から関数の形
を決定する特徴パラメータの値を求める。一例として、
関数形がシグモイド関数Ｓ(ｘ）（数２）であれば、パ
ラメータｓの値を最小２乗法等によって求め、その値か
ら試験すべき非線形関数発生回路の特性を評価すること
ができる（ステップ６０３）。
及び重みｗi'jをオフセット補正した論理値０に設定す
る。次に、ステップ６０２で試験すべき非線形関数発生
回路に接続されているしきい値回路のしきい値θjを変
化させ、しきい値θjの論理値θ’と出力Ｏjの関係を求
める。次に、必要があれば、その測定結果から関数の形
を決定する特徴パラメータの値を求める。一例として、
関数形がシグモイド関数Ｓ(ｘ）（数２）であれば、パ
ラメータｓの値を最小２乗法等によって求め、その値か
ら試験すべき非線形関数発生回路の特性を評価すること
ができる（ステップ６０３）。
【００４１】以上、本発明を実施例を用いて具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更し得
ることはいうまでもない。
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更し得
ることはいうまでもない。
【００４２】
【発明の効果】以上、説明したように、本発明の試験法
によれば、アナログニューラルネットワーク素子を構成
する各乗算回路、しきい値回路、及び非線形関数発生回
路の出力特性を、当該回路に接続されるしきい値入力の
値を媒介として、直接測定することができる。
によれば、アナログニューラルネットワーク素子を構成
する各乗算回路、しきい値回路、及び非線形関数発生回
路の出力特性を、当該回路に接続されるしきい値入力の
値を媒介として、直接測定することができる。
【図１】 本発明による各乗算回路の入力オフセットの
試験方法の一実施例を示すフローチャート、
試験方法の一実施例を示すフローチャート、
【図２】 本実施例のＯj＝ｆ（０）を満たすしきい値
θ’を求める方法の一実施例として、２分法による場合
の処理手順を示すフローチャート、
θ’を求める方法の一実施例として、２分法による場合
の処理手順を示すフローチャート、
【図３】 本発明による各乗算回路の重み値のオフセッ
トの試験方法の一実施例を示すフローチャート、
トの試験方法の一実施例を示すフローチャート、
【図４】 本発明によるしきい値回路のオフセットの試
験方法の一実施例を示すフローチャート、
験方法の一実施例を示すフローチャート、
【図５】 本発明による乗算回路の論理値１に対応する
重み値の試験方法の一実施例を示すフローチャート、
重み値の試験方法の一実施例を示すフローチャート、
【図６】 本発明による非線形関数発生回路の試験方法
の一実施例を示すフローチャート、
の一実施例を示すフローチャート、
【図７】 従来の３層ニューラルネットワークの構成を
示す模式図、
示す模式図、
【図８】 従来のニューロン素子の構成を示す模式図、
【図９】 従来のアナログニューラルネットワーク素子
の構成例を示す模式図。
の構成例を示す模式図。
11-1〜11-4…信号入力端子、１２…入力層、１３…中間
層、１４…出力層、15-1〜15-4…信号出力端子、１６…
ニューロン素子、16-1…積和演算部、16-2…関数出力
部、２１…信号入力端子、２２…重み入力端子、２３…
信号出力端子、２４…乗算回路、２５…しきい値回路、
２６…加算回路、２７…非線形関数発生回路。
層、１４…出力層、15-1〜15-4…信号出力端子、１６…
ニューロン素子、16-1…積和演算部、16-2…関数出力
部、２１…信号入力端子、２２…重み入力端子、２３…
信号出力端子、２４…乗算回路、２５…しきい値回路、
２６…加算回路、２７…非線形関数発生回路。
Claims (6)
- 【請求項１】 乗算回路、しきい値回路、及び非線形関
数発生回路を有し、かつ、該乗算回路に加える重み値及
びしきい値回路に加えるしきい値を個別に制御可能なア
ナログニューラルネットワーク素子の試験方法であっ
て、前記乗算回路が接続される出力が、予め定められた
値に等しくなるように、該出力に接続されるしきい値回
路に加えるしきい値を調整し、この時のしきい値を測定
することにより該乗算回路の入出力特性を試験すること
を特徴とするアナログニューラルネットワーク素子の試
験方法。 - 【請求項２】 前記請求範囲第１項に記載のアナログニ
ューラルネットワーク素子の試験方法であって、前記乗
算回路の重みを変化させても、素子出力が予め定められ
た値に等しくなるようなしきい値が変化しない該乗算回
路の入力を求めることにより、該乗算回路の入力オフセ
ットを試験することを特徴とするアナログニューラルネ
ットワーク素子の試験方法。 - 【請求項３】 前記請求範囲第１項に記載のアナログニ
ューラルネットワーク素子の試験方法であって、前記乗
算回路の入力を変化させても、素子出力が予め定められ
た値に等しくなるようなしきい値が変化しない該乗算回
路の重みを求めることにより、該乗算回路の重みオフセ
ットを試験することを特徴とするアナログニューラルネ
ットワーク素子の試験方法。 - 【請求項４】 前記請求範囲第１項に記載のアナログニ
ューラルネットワーク素子の試験方法であって、前記乗
算回路に予めオフセットを補償した論理値０に対応する
入力を加え、素子出力が、前記非線形関数回路に０に相
当する入力があった場合の出力値に等しくなるような、
しきい値回路へのしきい値入力を求めることにより、該
しきい値回路のオフセットを試験することを特徴とする
アナログニューラルネットワーク素子の試験方法。 - 【請求項５】 前記請求範囲第１項に記載のアナログニ
ューラルネットワーク素子の試験方法であって、前記乗
算回路の１つに予めオフセットを補償した、ある論理値
αに対応する入力を加え、しきい値回路へのしきい値入
力が−αの場合に、素子の出力が、前記非線形関数回路
に０に相当する入力があった場合の出力値に等しくなる
ような、該乗算回路の重みを求めることにより、重み論
理値１に対応する該乗算回路への重み入力を試験するこ
とを特徴とするアナログニューラルネットワーク素子の
試験方法。 - 【請求項６】 前記請求範囲第１項に記載のアナログニ
ューラルネットワーク素子の試験方法であって、前記乗
算回路に予めオフセットを補償した論理値０に対応する
入力を加え、前記非線形関数発生回路の出力と、前記し
きい値回路のしきい値入力との関係から該非線形関数発
生回路の入出力特性を試験することを特徴とするアナロ
グニューラルネットワーク素子の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16464892A JPH064691A (ja) | 1992-06-23 | 1992-06-23 | アナログニューラルネットワーク素子の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16464892A JPH064691A (ja) | 1992-06-23 | 1992-06-23 | アナログニューラルネットワーク素子の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064691A true JPH064691A (ja) | 1994-01-14 |
Family
ID=15797178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16464892A Pending JPH064691A (ja) | 1992-06-23 | 1992-06-23 | アナログニューラルネットワーク素子の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064691A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017033337A1 (ja) * | 2015-08-27 | 2017-03-02 | 株式会社日立製作所 | 情報処理方法及び装置 |
-
1992
- 1992-06-23 JP JP16464892A patent/JPH064691A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017033337A1 (ja) * | 2015-08-27 | 2017-03-02 | 株式会社日立製作所 | 情報処理方法及び装置 |
| JPWO2017033337A1 (ja) * | 2015-08-27 | 2018-08-02 | 株式会社日立製作所 | 情報処理方法及び装置 |
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