JPH0645905A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 外部電源電圧が標準の電圧より低い場合でも
内部機能回路の安定動作を保証する。 【構成】 外部電源電圧Ｖccと、降圧回路１で降圧され
た内部電源電圧ＶccI とを切り替えて内部機能回路２へ
供給する。７個のインバータをループ状に接続してなる
内部信号発生回路３の位相差を有する２つの出力信号
を、位相差検出回路４へ入力する。外部電源電圧Ｖccの
低下に伴って内部信号発生回路３の出力位相差が大きく
なった時には、位相差検出回路４の出力により、降圧さ
れた内部電源電圧ＶccI に代えて外部電源電圧Ｖccが選
択される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、装置外部から供給され
る電源電圧を降圧して得た内部電源電圧を内部機能回路
に供給する機能を備えた半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置の高集積化に
伴い構成回路要素の微細化が進むにつれて、各構成回路
要素の耐圧を保つことが困難となってきており、装置外
部から供給される電源電圧を降圧して得た内部電源電圧
を内部機能回路に供給する必要性が高まっている。例え
ば、半導体記憶装置においては、５Ｖの外部電源電圧か
ら３Ｖ程度の出力電圧を生成するための電圧源を備えた
降圧回路を装置内部に設け、その出力を内部機能回路に
供給することが多くなってきた。

【０００３】また、高集積化された半導体集積回路装置
は産業用用途から民生用用途への普及が進み、例えば乾
電池駆動の電子機器に代表される低電源電圧環境での動
作機能の要求が高まっている。

【０００４】図１７は、従来の半導体集積回路装置の降
圧回路及び内部機能回路の一例を示している。図１７に
おいて、１は外部から供給される電源電圧Ｖccを降圧し
た内部電源電圧ＶccI を得るための降圧回路、２は内部
機能回路、Ｎ1 〜Ｎ4 は降圧回路１中のノードである。
回路素子を説明すると、Ｑp3〜Ｑp6はＰチャネル型ＭＯ
Ｓトランジスタ、Ｑn4〜Ｑn9はＮチャネル型ＭＯＳトラ
ンジスタ、Ｒa,Ｒb は抵抗である。

【０００５】外部電源電圧Ｖccを供給すると、ノードＮ
1 の電圧は、抵抗Ｒa,Ｒb の分圧作用によって、外部電
源電圧Ｖccより低くかつ接地電圧Ｖssより高い電圧Ｖcc
I ′に設定される。

【０００６】ノードＮ1 の電圧ＶccI ′が内部電源電圧
ＶccI より高くなったとき、Ｎチャネル型ＭＯＳトラン
ジスタＱn4のドレイン・ソース間の抵抗はこれと対をな
すＮチャネル型ＭＯＳトランジスタＱn5のドレイン・ソ
ース間の抵抗よりも小さくなり、ノードＮ2 はノードＮ
3 よりも低抵抗でノードＮ4 と接続されるので、ノード
Ｎ2 はノードＮ3 より低い電圧となる。ノードＮ2 は出
力段のＰチャネル型ＭＯＳトランジスタＱp5のゲートに
接続されており、該Ｐチャネル型ＭＯＳトランジスタＱ
p5のドレイン・ソース間の抵抗が低くなることによって
内部電源電圧ＶccI は高くなる。

【０００７】逆にノードＮ1 の電圧ＶccI ′が内部電源
電圧ＶccI より低くなったとき、Ｎチャネル型ＭＯＳト
ランジスタＱn5のドレイン・ソース間の抵抗はこれと対
をなすＮチャネル型ＭＯＳトランジスタＱn4のドレイン
・ソース間の抵抗よりも小さくなり、ノードＮ3 はノー
ドＮ2 よりも低抵抗でノードＮ4 と接続されるので、ノ
ードＮ3 はノードＮ2 より低い電圧となる。ノードＮ3
はＰチャネル型ＭＯＳトランジスタＱp3，Ｑp4のゲート
に接続されており、これらのＰチャネル型ＭＯＳトラン
ジスタＱp3，Ｑp4のドレイン・ソース間の抵抗が低くな
ることによってノードＮ2,Ｎ3 の電圧は高くなり、出力
段のＰチャネル型ＭＯＳトランジスタＱp5のドレイン・
ソース間の抵抗が高い状態で内部機能回路２への電流供
給が行なわれ、内部電源電圧ＶccI は低くなる。

【０００８】以上のように、分圧回路を構成する抵抗Ｒ
a,Ｒb と、８個のＭＯＳトランジスタＱp3〜Ｑp5，Ｑn4
〜Ｑn8との働きによって、内部機能回路２に供給する内
部電源電圧ＶccI はノードＮ1 の電圧ＶccI ′と等しい
電圧に設定される。

【０００９】図１８は、従来の半導体集積回路装置中の
降圧回路の他の例を示している。図１８中において、Ｑ
p1〜Ｑp6はＰチャネル型ＭＯＳトランジスタ、Ｑn1〜Ｑ
n9はＮチャネル型ＭＯＳトランジスタである。

【００１０】ノードＮ1 には、外部電源電圧Ｖccから２
個のＰチャネル型ＭＯＳトランジスタＱp1，Ｑp2のしき
い値電圧の和を引いた電圧よりも低く、かつ３個のＮチ
ャネル型ＭＯＳトランジスタＱn1，Ｑn2，Ｑn3のしきい
値電圧の和よりも高い電圧ＶccI ′が現れる。図１７の
場合の抵抗Ｒa,Ｒb に代わって、これら５個のＭＯＳト
ランジスタが分圧回路を構成するのである。そして、図
１７の場合と同様に、内部機能回路２に供給する内部電
源電圧ＶccI はノードＮ1 の電圧ＶccI ′と等しい電圧
に設定される。

【００１１】

【発明が解決しようとする課題】ところで、半導体集積
回路装置の外部電源電圧Ｖccは標準の電源電圧（例えば
５Ｖ）±１０％程度の範囲に設定され、内部電源電圧Ｖ
ccI は外部電源電圧Ｖccの半分程度（例えば３Ｖ）に設
定される。したがって、乾電池駆動時など外部電源電圧
Ｖccが極端に低い場合、図１７の従来例の内部電源電圧
ＶccI は、内部機能回路２が有効に機能するための電源
電圧の最小値よりも小さくなるという問題があった。

【００１２】特に図１８の従来例においては、外部電源
電圧Ｖccが分圧回路を構成する５個のＭＯＳトランジス
タＱp1，Ｑp2，Ｑn1，Ｑn2，Ｑn3のしきい値電圧の和よ
りも低い電圧に設定された場合、これら５個のＭＯＳト
ランジスタはいずれも遮断状態となる。この結果、内部
電源電圧ＶccI は、不安定となり、かつ内部機能回路２
が有効に機能するための電源電圧の最小値よりも小さく
なり得るという問題があった。

【００１３】また、半導体集積回路装置には標準の外部
電源電圧（例えば５Ｖ）の他に最大定格電圧（例えば７
Ｖ）が設定されており、最大定格電圧内の電圧が供給さ
れたときの動作を保証するのが通例である。具体的に
は、品質保証のための加速試験（例えばバーンイン試
験）時に半導体集積回路装置に最大定格電圧に近い電圧
を供給することがある。一般に、半導体集積回路装置は
外部電源電圧Ｖccを高くすると故障の発生率が増すこと
が知られている。外部電源電圧Ｖccが高くなると加速係
数が高くなり、加速試験の効率が上がるのである。とこ
ろが、図１７及び図１８に示す従来の半導体集積回路装
置では、常に降圧された内部電源電圧ＶccIが内部機能
回路２に供給されるため、加速試験の目的である電圧加
速係数が小さくなり、充分な初期故障の除去ができなく
なるという問題もあった。

【００１４】本発明の目的は、外部電源電圧が標準の電
圧より低い場合でも内部機能回路の安定動作を保証する
とともに、信頼性試験における加速係数を高め得るよう
にすることにある。

【００１５】

【課題を解決するための手段】本発明は、上記の課題を
解決するため、内部機能回路に供給する電源電圧とし
て、外部電源電圧と降圧された内部電源電圧とのうちの
いずれか一方を、外部電源電圧に応じて選択可能な構成
としたものである。また、外部電源電圧の供給開始直後
に該外部電源電圧を選択した後は、この電圧が変動して
もその選択の変更を禁止することとしたものである。

【００１６】具体的には、請求項１の発明は、次の第１
及び第２の回路手段を備えることとしたものである。す
なわち、第１の回路手段は、装置外部から供給される電
源電圧を降圧して得た内部電源電圧を内部機能回路に供
給するための手段である。第２の回路手段は、装置外部
から供給される電源電圧が一定のしきい値を越えて小さ
くなると、前記内部機能回路に供給する電源電圧を、前
記第１の回路手段からの内部電源電圧から、装置外部か
ら供給される電源電圧に切り替えるための手段である。
しかも、前記第２の回路手段は、次の内部信号発生回路
手段と位相差検出回路手段とを備えることとしたもので
ある。すなわち、内部信号発生回路手段は、装置外部か
ら供給される電源電圧が小さくなるにつれて遷移タイミ
ングの時間差が大きくなる複数の内部信号を発生するた
めの手段である。位相差検出回路手段は、前記内部信号
発生回路手段からの複数の内部信号の位相差に対応する
幅のパルスを発生するための回路手段と、該パルス幅に
応じて複数の出力状態を発生するための回路手段とを有
することとし、前記位相差検出回路手段の出力状態に応
じて前記内部機能回路に供給する電源電圧が切り替えら
れることとした。

【００１７】請求項２の発明では、前記内部信号発生回
路手段は、非ループ状に縦続接続されたインバータ列を
有することとした。

【００１８】請求項３の発明では、前記内部信号発生回
路手段は、ループ状に接続された複数のインバータを有
することとした。

【００１９】また、請求項４の発明は、上記第１及び第
２の回路手段に加えて、次に説明する第３の回路手段を
更に備えることとしたものである。すなわち、第３の回
路手段は、装置外部からの電源電圧の供給が開始されか
つ前記位相差検出回路手段の出力状態が決定された後
は、前記内部機能回路に供給する電源電圧の切り替えを
禁止するように前記位相差検出回路手段の出力状態の変
更を禁止するための手段である。

【００２０】請求項５の発明では、第３の回路手段は、
装置外部からの電源電圧の供給が始まってから前記位相
差検出回路手段の出力状態の変更を禁止するまでの時間
を外部から供給される信号によって制約するための入力
端子を有することとした。

【００２１】請求項６の発明では、前記第３の回路手段
は、装置外部からの電源電圧の供給が始まってから前記
位相差検出回路手段の出力状態の変更を禁止するまでの
時間を決定するためのカウンタを有することとした。

【００２２】請求項７の発明では、前記第３の回路手段
は、パルス列を生成するための発振器と、装置外部から
の電源電圧の供給が始まってから前記位相差検出回路手
段の出力状態の変更を禁止するまでの時間を決定するよ
うに前記発振器からのパルス列に応答してオン・オフす
るスイッチング素子とを有することとした。

【００２３】請求項８の発明では、前記第３の回路手段
は、パルス列を生成するための発振器と、装置外部から
の電源電圧の供給が始まった後に前記発振器から供給さ
れるパルス列を計数するためのカウンタと、前記カウン
タの計数値が所定の値に達した後は前記内部機能回路に
供給する電源電圧の切り替えを禁止するように前記位相
差検出回路手段の出力状態の変更を禁止するための回路
手段とを有することとした。

【００２４】また、請求項９の発明は、上記第１及び第
２の回路手段に加えて、次に説明する第４の回路手段を
更に備えることとしたものである。すなわち、第４の回
路手段は、装置外部からの電源電圧の供給が開始されか
つ前記位相差検出回路手段の出力状態が決定された後
は、前記内部機能回路に供給する電源電圧の切り替えを
禁止するように前記位相差検出回路手段の出力状態の変
更を禁止し、かつ前記内部信号発生回路手段の動作を停
止させるための手段である。

【００２５】請求項１０の発明では、前記第４の回路手
段は、装置外部からの電源電圧の供給が始まってから前
記位相差検出回路手段の出力状態の変更を禁止しかつ前
記内部信号発生回路手段の動作を停止させるまでの時間
を外部から供給される信号によって制約するための入力
端子を有することとした。

【００２６】請求項１１の発明では、前記第４の回路手
段は、装置外部からの電源電圧の供給が始まってから前
記位相差検出回路手段の出力状態の変更を禁止しかつ前
記内部信号発生回路手段の動作を停止させるまでの時間
を決定するためのカウンタを有することとした。

【００２７】請求項１２の発明では、前記第４の回路手
段は、パルス列を生成するための発振器と、装置外部か
らの電源電圧の供給が始まってから前記位相差検出回路
手段の出力状態の変更を禁止しかつ前記内部信号発生回
路手段の動作を停止させるまでの時間を決定するように
前記発振器からのパルス列に応答してオン・オフするス
イッチング素子とを有することとした。

【００２８】請求項１３の発明では、前記第４の回路手
段は、パルス列を生成するための発振器と、装置外部か
らの電源電圧の供給が始まった後に前記発振器から供給
されるパルス列を計数するためのカウンタと、前記カウ
ンタの計数値が所定の値に達した後は前記内部機能回路
に供給する電源電圧の切り替えを禁止するように前記位
相差検出回路手段の出力状態の変更を禁止しかつ前記内
部信号発生回路手段の動作を停止させるための回路手段
とを有することとした。

【００２９】また、請求項１４の発明は、次の第１、第
２及び第３の回路手段を備えることとしたものである。
すなわち、第１の回路手段は、装置外部から供給される
電源電圧を降圧して得た内部電源電圧を内部機能回路に
供給するための手段である。第２の回路手段は、装置外
部から供給される電源電圧が一定のしきい値を越えて小
さくなると、前記内部機能回路に供給する電源電圧を、
前記第１の回路手段からの内部電源電圧から、装置外部
から供給される電源電圧に切り替えるための手段であ
る。第３の回路手段は、装置外部からの電源電圧の供給
が開始されかつ前記内部機能回路に供給する電源電圧が
決定された後は、前記第２の回路手段による内部機能回
路への電源電圧の切り替えを禁止するための手段であ
る。

【００３０】請求項１５の発明では、請求項１４の発明
中の第２の回路手段は、次の内部信号発生回路手段と位
相差検出回路手段とを備えることとしたものである。す
なわち、内部信号発生回路手段は、装置外部から供給さ
れる電源電圧が小さくなるにつれて遷移タイミングの時
間差が大きくなる複数の内部信号を発生するための手段
である。位相差検出回路手段は、前記内部信号発生回路
手段からの複数の内部信号の位相差に対応する幅のパル
スを発生するための回路手段と、該パルス幅に応じて複
数の出力状態を発生するための回路手段とを有すること
とし、前記位相差検出回路手段の出力状態に応じて前記
内部機能回路に供給する電源電圧が切り替えられること
とした。

【００３１】請求項１６の発明では、請求項１５の発明
中の内部信号発生回路手段は、非ループ状に縦続接続さ
れたインバータ列を有することとした。

【００３２】請求項１７の発明では、請求項１５の発明
中の内部信号発生回路手段は、ループ状に接続された複
数のインバータを有することとした。

【００３３】

【作用】請求項１〜３又は請求項１４〜１７の発明によ
れば、外部電源電圧が低くなった時、内部機能回路に供
給される電源電圧として外部電源電圧が選択され、内部
機能回路の機能は損なわれることがない。また、外部電
源電圧が高くなった時、内部機能回路に供給される電源
電圧として降圧された内部電源電圧が選択され、内部機
能回路の信頼性を向上させることができる。

【００３４】請求項４又は９の発明によれば、外部電源
電圧の供給開始時にこの電圧を低く設定しておくと、内
部機能回路への電源電圧として外部電源電圧が選択され
る。この状態で第３又は第４の回路手段により電源電圧
の切り替えを禁止したうえ、外部電源電圧を高めれば、
信頼性試験における加速係数を高めることができる。ま
た、電源電圧の切り替えを禁止しておけば、内部機能回
路の電源電圧の変動を抑制することができ、例えばダイ
ナミック型半導体記憶装置において記憶データの破壊を
防止することができる。特に、請求項９の発明によれ
ば、外部電源電圧の供給開始直後に内部信号発生回路手
段の動作を停止させることにより、該内部信号発生回路
手段の以後の消費電力を削減することができる。更に、
請求項５又は１０の発明によれば、外部電源電圧の供給
が始まってから内部機能回路への電源電圧の切り替えを
禁止するまでの時間を、入力端子を通して外部制御する
ことができる。

【００３５】さて、外部電源電圧の供給が始まってから
内部機能回路への電源電圧の切り替えを禁止するまでの
時間を、容量と抵抗とを組み合わせてなる時定数回路で
決定する場合には、この時間を充分長くするためには該
時定数回路の容量値や抵抗値を大きくする必要がある。
ところが、請求項６又は１１の発明によれば、カウンタ
による計数を通して時間設定を実現できるので、大きな
容量が不要となり、容量の温度依存性の影響を排除する
ことができる。特に請求項８又は１３の発明によれば、
発振器とカウンタとの組み合わせにより、発振器からの
温度依存性の小さいパルス列信号に基づき、外部電源電
圧の供給が始まってから内部機能回路への電源電圧の切
り替えを禁止するまでの時間を設定することができる。
また、請求項７又は１２の発明によれば、スイッチング
素子の断続的なオン・オフを通して時間設定を実現でき
るので、大きな抵抗が不要となり、チップ面積の縮小と
製造コストの削減が可能となる。

【００３６】

【実施例】以下、図面を参照しながら第１〜第１２の実
施例について説明する。

【００３７】（実施例１）図１は、本発明の第１の実施
例における半導体集積回路装置の回路を示すものであ
り、図２及び図３は、図１の半導体集積回路装置の各ノ
ードにおける電圧波形のタイミング図である。図１にお
いて、１は降圧回路（第１の回路手段）、２は内部機能
回路であって、それぞれの機能は従来例の半導体集積回
路装置と同様である。３は、７個のインバータｉ1 〜ｉ
4,ｉ11〜ｉ13をループ状に接続してなる発振回路で構成
された内部信号発生回路である。４は、６個のインバー
タｉ5〜ｉ10、ＮＡＮＤゲートＧ1 、ＮＯＲゲートＭ1
、容量Ｃ1 で構成した位相差検出回路である。内部信
号発生回路３及び位相差検出回路４は、３個のＰチャネ
ル型ＭＯＳトランジスタＱp7，Ｑp8，Ｑpr、及び、抵抗
ｒとともに、本発明の第２の回路手段を構成する。Ｎ1
〜Ｎ4 は降圧回路１中のノード、Ｎvcc は内部機能回路
２中の電源ノード、Ｎa,Ｎb は内部信号発生回路３の出
力ノード、Ｎc,Ｎd,Ｎe,Ｎf,Ｎg は位相差検出回路４中
のノードである。

【００３８】周知のように、発振回路としての内部信号
発生回路３で発生するノードＮa,Ｎb の電圧波形は、図
２及び図３に示すように、電圧レベルが遷移するタイミ
ングに時間差があり、それぞれの電圧波形は位相差検出
回路４のＮＡＮＤゲートＧ1に入力される。ＮＡＮＤゲ
ートＧ1 は、両ノードＮa,Ｎb がともにＨレベル（すな
わち外部電源電圧Ｖcc）になるときのみＬレベル（すな
わち接地電圧Ｖss）を出力し、ノードＮc にはＮＡＮＤ
ゲートＧ1 の出力レベルが反転した正のパルス信号が現
れる。

【００３９】次に、ＮＯＲゲートＭ1 はノードＮc の正
のパルス信号を受けてノードＮd にＬレベルを出力し、
インバータｉ6 はノードＮd の反転信号をノードＮe に
出力し、ノードＮd がＨレベルになったことを受けてＮ
ＯＲゲートＭ1 は出力状態をＬレベルに固定（ラッチ）
すべく機能する。

【００４０】外部電源電圧Ｖccが通常の電圧範囲（例え
ば５Ｖ±１０％）に設定されたとき、内部信号発生回路
３の出力ノードＮa,Ｎb の電圧が遷移するタイミングの
時間差は小さく、位相差検出回路４中のノードＮc に現
れる正のパルスの幅も小さい。容量Ｃ1 はノードＮd の
レベル変動を抑制するように機能し、ノードＮd のレベ
ルがＬになる前にノードＮc からＮＯＲゲートＭ1 に供
給される電圧がＬレベルに戻ると、インバータｉ6 とＮ
ＯＲゲートＭ1 とがノードＮd,Ｎe の状態をラッチする
以前にノードＮc のレベルがＬレベルに戻り、ノードＮ
d,Ｎe の電圧レベルは初期状態（各々Ｈ，Ｌレベル）の
まま保たれる。位相差検出回路４の出力ノードＮf,Ｎg
はノードＮd,Ｎe と同相の電圧波形をそれぞれＰチャネ
ル型ＭＯＳトランジスタＱp7，Ｑp8のゲートに供給し、
降圧回路１からの内部電源電圧ＶccI に接続されたＰチ
ャネル型ＭＯＳトランジスタＱp7は導通状態となり、外
部電源電圧Ｖccに接続されたＰチャネル型ＭＯＳトラン
ジスタＱp8は遮断状態となる。これにより、内部機能回
路２中の電源ノードＮvcc は、降圧回路１からの降圧さ
れた内部電源電圧ＶccI に設定される。

【００４１】図２に示すように、外部電源電圧Ｖccが下
がる（例えば３Ｖになる）と、周知のように内部信号発
生回路３の発振周波数が下がり、出力ノードＮa,Ｎb に
電圧が遷移するタイミングの差が大きくなり、位相差検
出回路４中のノードＮc に現れる正のパルスの幅が大き
くなる。このとき、ノードＮd の電圧レベルはＬレベル
となり、ノードＮe の電圧レベルがＨレベルとなって、
両ノードＮd,Ｎe の電圧レベルはそれぞれＬ，Ｈレベル
にラッチされる。位相差検出回路４の出力ノードＮf,Ｎ
g はノードＮd,Ｎe と同相の電圧波形をそれぞれＰチャ
ネル型ＭＯＳトランジスタＱp7，Ｑp8のゲートに供給す
る。この結果、一方のＰチャネル型ＭＯＳトランジスタ
Ｑp7は遮断状態となり、他方のＰチャネル型ＭＯＳトラ
ンジスタＱp8は導通状態となって、内部機能回路２中の
電源ノードＮvcc は外部電源電圧Ｖccに設定される。

【００４２】ノードＮe と接地電圧Ｖssとの間に介在し
た抵抗ｒとＰチャネル型ＭＯＳトランジスタＱprとは、
ノードＮe の電圧レベルを下げるように機能する。すな
わち、ノードＮc に正の電圧パルスが現れていないと
き、ノードＮc の電圧レベルはＬレベルであって、Ｐチ
ャネル型ＭＯＳトランジスタＱprはノードＮe がＨレベ
ルであれば導通状態となり、抵抗ｒを介してノードＮe
と接地電圧Ｖssとの間を接続するので、ノードＮe の電
圧レベルは低下する。ノードＮe のレベルがＮＯＲゲー
トＭ1 の入力Ｌレベルを越えて低い電圧になると、ノー
ドＮd,Ｎe の電圧はそれぞれＨ，Ｌレベルとなる。

【００４３】外部電源電圧Ｖccが通常の電圧範囲よりも
低い電圧に設定されたとき、Ｐチャネル型ＭＯＳトラン
ジスタＱprと抵抗ｒとの働きによって、ノードＮe のレ
ベルがＮＯＲゲートＭ1 の入力Ｌレベルよりも低くなる
前に、ＮＯＲゲートＭ1 には内部信号発生回路３、ＮＡ
ＮＤゲートＧ1 及びインバータｉ5 によって次の正のパ
ルスが供給され、ノードＮd,Ｎe のレベルはそれぞれ
Ｌ，Ｈレベルに保たれる。ノードＮc に正の電圧パルス
が供給される瞬間はＰチャネル型ＭＯＳトランジスタＱ
prは遮断状態となり、ノードＮe と接地電圧Ｖssとの間
を遮断する。

【００４４】外部電源電圧Ｖccが通常の電圧範囲よりも
低い電圧に設定され、かつ内部機能回路２中の電源ノー
ドＮvcc が外部電源電圧Ｖccに設定された後に図３に示
すように外部電源電圧Ｖccが高くなると、位相差検出回
路４においてノードＮc からＮＯＲゲートＭ1 に供給さ
れる正のパルスはノードＮd,Ｎe の状態を新たにラッチ
するためには不充分となり、ノードＮe の電圧レベルが
抵抗ｒによって下がると、ノードＮd,Ｎe の電圧レベル
は反転するので、内部機能回路２中の電源ノードＮvcc
は内部電源電圧ＶccI に再設定される。

【００４５】以上のとおり、本実施例の半導体集積回路
装置によれば、外部電源電圧Ｖccが通常範囲を越えて低
く設定されたとき、内部機能回路２中の電源ノードＮvc
c が外部電源電圧Ｖccに設定されるので、低電源電圧条
件においても内部機能回路２の機能を正常に保つことが
できる。

【００４６】（実施例２）図４は、本発明の第２の実施
例における半導体集積回路装置の回路を示すものであ
る。図４において、降圧回路（第１の回路手段）１、内
部機能回路２、位相差検出回路４の機能は、第１の実施
例の半導体集積回路装置と同様である。３は、４個のイ
ンバータｉ1 〜ｉ4 を非ループ状に縦続接続してなる内
部信号発生回路である。この内部信号発生回路３には、
入力端子ＩＮを通して制御信号が与えられる。内部信号
発生回路３及び位相差検出回路４は、第１の実施例の場
合と同様に、３個のＰチャネル型ＭＯＳトランジスタＱ
p7，Ｑp8，Ｑpr、及び、抵抗ｒとともに、本発明の第２
の回路手段を構成する。

【００４７】内部信号発生回路３の入力端子ＩＮは、本
半導体集積回路装置外部の制御信号（例えばチップイネ
ーブル信号：／ＣＥ）と直接接続するか、又は外部制御
信号と同期した内部信号と接続する。初期状態の入力端
子ＩＮの電圧レベルをＨレベルと仮定すれば、内部信号
発生回路３の２つの出力ノードＮa,Ｎb のうち、ノード
Ｎa の電圧レベルはＬレベル、ノードＮb の電圧レベル
はＨレベルであって、位相差検出回路４のＮＡＮＤゲー
トＧ1 の出力はＨレベルになっている。入力端子ＩＮの
電圧レベルがＨレベルからＬレベルに遷移すると、ノー
ドＮa の電圧レベルはＨレベルに遷移するが、ノードＮ
b の電圧レベルはインバータｉ2,ｉ3,ｉ4 の順に出力状
態が変化した後Ｌレベルに遷移するため、この間のＮＡ
ＮＤゲートＧ1 の２つの入力電圧レベルは両方Ｈレベル
となり、ＮＡＮＤゲートＧ1 の出力はＬレベルとなっ
て、インバータｉ5 の出力には内部信号発生回路３の両
出力ノードＮa,Ｎb の遷移時間の差の幅をもつ正の電圧
パルスが発生する。周知のように電源電圧が低くなると
インバータｉ2,ｉ3,ｉ4 の応答時間が長くなり、前記の
正の電圧パルスの幅は広くなる。第１の実施例で述べた
ように、インバータｉ5 の出力に現れる正の電圧パルス
の幅が長いとき、ＮＯＲゲートＭ1 及びインバータｉ6
の出力電圧レベルすなわちノードＮd,Ｎe の電圧レベル
はそれぞれＬ，Ｈレベルに固定され、内部機能回路２中
の電源ノードＮvcc の電圧は外部電源電圧Ｖccとなる。

【００４８】さて、上記第１及び第２の実施例では、内
部機能回路２中の電源ノードＮvccの電圧レベルは外部
電源電圧Ｖccの変動に追従して随時設定されるが、半導
体集積回路装置の種類によっては、この機能は次の問題
を生じることがある。すなわち、例えばダイナミック型
半導体記憶装置では、メモリーセルを構成する容量の絶
縁膜を保護するため、装置内部に降圧回路を備え、降圧
された電圧（一般にはＶcc／２）を容量の一端子に供給
し、該容量の他端子に書き込み電圧レベルを与える方式
を用いることが多いが、内部で発生する降圧された電圧
が外部電源電圧Ｖccの変動に応答して変動すると、書き
込まれたデータの電圧レベルが容量結合によって変動
し、データ破壊を起こすことがある。この問題を解消す
るためには、次の第３〜第６の実施例の構成のうちのい
ずれかを採用する。

【００４９】（実施例３）図５は、本発明の第３の実施
例における半導体集積回路装置の回路を示すものであ
り、図６及び図７は、図５の半導体集積回路装置の各ノ
ードにおける電圧波形のタイミング図である。図５の半
導体集積回路装置の１、２、３、４はそれぞれ降圧回路
（第１の回路手段）、内部機能回路、内部信号発生回
路、位相差検出回路であり、各々の機能は第１の実施例
と同様である。ただし、位相差検出回路４のＮＡＮＤゲ
ートＧ1 は、３入力となっている。内部信号発生回路３
及び位相差検出回路４は、２個のＰチャネル型ＭＯＳト
ランジスタＱp7，Ｑp8とともに、本発明の第２の回路手
段を構成する。また、容量Ｃ2 、抵抗ｒ，ｒ1 、２個の
インバータｉ14，ｉ15、Ｎチャネル型ＭＯＳトランジス
タＱnr1 、位相差検出回路４中のＮＡＮＤゲートＧ1
は、本発明の第３の回路手段を構成する。ノードＮh
は、該第３の回路手段中のノードである。

【００５０】外部電源電圧Ｖccの供給が始まると、容量
Ｃ2 を通してノードＮh の電圧は上昇する。このノード
Ｎh の電圧がインバータｉ14の入力Ｈレベルを越える
と、インバータｉ14，ｉ15の出力電圧がそれぞれＬ，Ｈ
レベルとなり、Ｎチャネル型ＭＯＳトランジスタＱnr1
は導通状態となる。一方、内部信号発生回路３は発振状
態となり、内部機能回路２の電源電圧は、第１の実施例
で述べたように外部電源電圧Ｖccに応じて、内部電源電
圧ＶccI 又は外部電源電圧Ｖccに設定される。

【００５１】ノードＮh は抵抗ｒ1 を介して接地電圧Ｖ
ssに接続されており、図６及び図７に示すように、ノー
ドＮh の電圧が次第に低下してインバータｉ14の入力Ｌ
レベルを越えて低い電圧になると、インバータｉ15の出
力はＬレベルとなり、ＮＡＮＤゲートＧ1 の出力電圧は
Ｈレベルに固定される。また、抵抗ｒを介してノードＮ
e に接続されたＮチャネル型ＭＯＳトランジスタＱnr1
が遮断状態となり、位相差検出回路４の出力状態は、ノ
ードＮh がＬレベルになった時の状態で固定される。

【００５２】つまり、本実施例によれば、インバータｉ
15の出力電圧レベルは、外部電源電圧Ｖccの供給開始直
後のみＨレベルとなり、位相差検出回路４の出力状態を
決定した後にＬレベルとなる。これにより、位相差検出
回路４の出力状態の変更が禁止され、内部機能回路２へ
の電源電圧が固定される。

【００５３】（実施例４）図８は、本発明の第４の実施
例における半導体集積回路装置の回路を示すものであ
り、１、２、３、４はそれぞれ降圧回路（第１の回路手
段）、内部機能回路、内部信号発生回路、位相差検出回
路であって、各々の機能は第２の実施例と同様である。
ただし、位相差検出回路４のＮＡＮＤゲートＧ1 は、３
入力となっている。内部信号発生回路３及び位相差検出
回路４は、２個のＰチャネル型ＭＯＳトランジスタＱp
7，Ｑp8とともに、本発明の第２の回路手段を構成す
る。また、容量Ｃ2 、抵抗ｒ，ｒ1 、２個のインバータ
ｉ14，ｉ15、Ｎチャネル型ＭＯＳトランジスタＱnr1 、
位相差検出回路４中のＮＡＮＤゲートＧ1 は、第３の実
施例の場合と同様に、電源投入直後に位相差検出回路４
の出力状態を設定すると、以後外部電源電圧Ｖccが変動
しても位相差検出回路４の出力状態の変更を禁止するた
めの本発明の第３の回路手段を構成する。ノードＮh
は、該第３の回路手段中のノードである。

【００５４】以上のとおり、第３又は第４の実施例によ
れば、外部電源電圧Ｖccの供給が始まったときに、該外
部電源電圧Ｖccに応じて内部機能回路２への電源電圧供
給経路を設定すると、以後外部電源電圧Ｖccが変動して
も内部機能回路２への電源電圧供給経路を変更すること
がないので、第１及び第２の実施例の半導体集積回路装
置の前記の問題を解消することができる。

【００５５】また、外部電源電圧Ｖccの供給開始時には
該外部電源電圧Ｖccが選択されるようにその電圧を低く
設定しておき、位相差検出回路４の出力状態の変更が禁
止された後に外部電源電圧Ｖccを最大定格電圧程度に引
き上げれば、電圧加速係数を損なうことなく効率の高い
加速試験が実施できる。

【００５６】（実施例５）図９は、本発明の第５の実施
例における半導体集積回路装置の回路を示すものであっ
て、１、２、３、４はそれぞれ降圧回路（第１の回路手
段）、内部機能回路、内部信号発生回路、位相差検出回
路であり、各々の機能は第３の実施例と同様である。た
だし、位相差検出回路４のＮＡＮＤゲートＧ1 は２入力
であり、内部信号発生回路３のインバータ・ループ中に
Ｎチャネル型ＭＯＳトランジスタＱn10 が挿入されてい
る。内部信号発生回路３及び位相差検出回路４は、２個
のＰチャネル型ＭＯＳトランジスタＱp7，Ｑp8ととも
に、本発明の第２の回路手段を構成する。また、容量Ｃ
2 、抵抗ｒ，ｒ1 、２個のインバータｉ14，ｉ15、Ｎチ
ャネル型ＭＯＳトランジスタＱnr1 は、本発明の第４の
回路手段を構成する。

【００５７】インバータｉ15の出力電圧レベルは、外部
電源電圧Ｖccの供給開始直後のみＨレベルとなり、位相
差検出回路４の出力状態を決定した後にＬレベルとな
る。これにより、第３の実施例の場合と同様に位相差検
出回路４の出力状態の変更が禁止される。本実施例で
は、インバータｉ15は、これと同時にＮチャネル型ＭＯ
ＳトランジスタＱn10 を遮断状態にして内部信号発生回
路３の発振動作を停止させる。

【００５８】（実施例６）図１０は、本発明の第６の実
施例における半導体集積回路装置の回路を示すものであ
って、１、２、３、４はそれぞれ降圧回路（第１の回路
手段）、内部機能回路、内部信号発生回路、位相差検出
回路であり、各々の機能は第４の実施例と同様である。
ただし、位相差検出回路４のＮＡＮＤゲートＧ1 は２入
力であり、内部信号発生回路３と入力端子ＩＮとの間に
Ｎチャネル型ＭＯＳトランジスタＱn10 が挿入されてい
る。内部信号発生回路３及び位相差検出回路４は、２個
のＰチャネル型ＭＯＳトランジスタＱp7，Ｑp8ととも
に、本発明の第２の回路手段を構成する。また、容量Ｃ
2 、抵抗ｒ1 、２個のインバータｉ14，ｉ15、Ｎチャネ
ル型ＭＯＳトランジスタＱn10 は、第５の実施例の場合
と同様に、電源投入直後に内部信号発生回路３の動作を
停止させかつ位相差検出回路４の出力状態を固定するた
めの本発明の第４の回路手段を構成する。

【００５９】第５又は第６の実施例によれば、電源投入
直後に内部信号発生回路３の動作を禁止することによ
り、以後の内部信号発生回路３の消費電力を削減するこ
とができる。

【００６０】さて、第５及び第６の実施例の半導体集積
回路装置の電源投入から内部信号発生回路３の動作停止
及び位相差検出回路４の出力状態の変更禁止までの時間
は、容量Ｃ2 と抵抗ｒ1 の値の積である時定数で決定さ
れるが、電源電圧の安定までの時間を確保するために
は、Ｃ2 の容量値とｒ1 の抵抗値を大きくする必要があ
る。これを半導体集積回路装置上で実現するためには大
きな面積を必要とするため、チップ面積が増大し、製造
価格が上昇するという問題がある。この問題の解消のた
めには、第７〜第１０の実施例の構成のうちのいずれか
を採用する。

【００６１】（実施例７）図１１は、本発明の第７の実
施例における半導体集積回路装置の回路を示すものであ
って、１、２、３、４はそれぞれ降圧回路（第１の回路
手段）、内部機能回路、内部信号発生回路、位相差検出
回路であり、各々の機能は第５の実施例と同様である。
ただし、抵抗ｒ1 はＮチャネル型ＭＯＳトランジスタＱ
n11 に置き換えられており、そのゲートには発振器５の
出力がインバータｉ16を通して与えられている。内部信
号発生回路３及び位相差検出回路４は、２個のＰチャネ
ル型ＭＯＳトランジスタＱp7，Ｑp8とともに、本発明の
第２の回路手段を構成する。また、発振器５、容量Ｃ2
、３個のインバータｉ14，ｉ15，ｉ16、２個のＮチャ
ネル型ＭＯＳトランジスタＱn10,Ｑn11 は、本発明の第
４の回路手段を構成する。ノードＮh は、該第４の回路
手段中のノードである。

【００６２】第３の実施例で述べたように、外部電源電
圧Ｖccの供給が始まるとノードＮhの電圧は上昇する。
Ｎチャネル型ＭＯＳトランジスタＱn11 のゲートには発
振器５の出力がインバータｉ16を介して供給されてお
り、Ｎチャネル型ＭＯＳトランジスタＱn11 はノードＮ
h と接地電圧Ｖssとの間を断続的に接続する。この結
果、ノードＮh の電圧レベルは次第に低下する。ノード
Ｎh の電圧レベルがインバータｉ14の入力Ｌレベルより
も低くなると、内部信号発生回路３のインバータ・ルー
プ中に挿入されたＮチャネル型ＭＯＳトランジスタＱn1
0 は遮断状態となり、内部信号発生回路３の発振動作が
停止し、その瞬間に内部機能回路２の電源供給経路が固
定される。

【００６３】（実施例８）図１２は、本発明の第８の実
施例における半導体集積回路装置の回路を示すものであ
って、１、２、３、４はそれぞれ降圧回路（第１の回路
手段）、内部機能回路、内部信号発生回路、位相差検出
回路であり、各々の機能は第６の実施例と同様である。
ただし、抵抗ｒ1 はＮチャネル型ＭＯＳトランジスタＱ
n11 に置き換えられており、そのゲートには発振器５の
出力がインバータｉ16を通して与えられている。また、
発振器５の出力は、Ｎチャネル型ＭＯＳトランジスタＱ
n10を介して内部信号発生回路３にも供給されている。
内部信号発生回路３及び位相差検出回路４は、２個のＰ
チャネル型ＭＯＳトランジスタＱp7，Ｑp8とともに、本
発明の第２の回路手段を構成する。また、発振器５、容
量Ｃ2 、３個のインバータｉ14，ｉ15，ｉ16、２個のＮ
チャネル型ＭＯＳトランジスタＱn10,Ｑn11 は、本発明
の第４の回路手段を構成する。ノードＮh は、該第４の
回路手段中のノードである。

【００６４】容量Ｃ2 、Ｎチャネル型ＭＯＳトランジス
タＱn11 、２個のインバータｉ14，ｉ15は、第７の実施
例の場合と同様に内部信号発生回路３のインバータ・ル
ープ中に挿入されたＮチャネル型ＭＯＳトランジスタＱ
n10 を外部電源電圧Ｖccの供給が始まった直後のみ導通
状態とするように、発振器５の出力を内部信号発生回路
３に伝達して、内部機能回路２中の電源ノードＮvcc の
電圧レベルを設定する。次に、容量Ｃ2 と接地電圧Ｖss
との間に挿入されたＮチャネル型ＭＯＳトランジスタＱ
n11 が断続的に導通状態となり、ノードＮh の電圧レベ
ルが低下して内部信号発生回路３中のＮチャネル型ＭＯ
ＳトランジスタＱn10 を遮断状態とし、内部機能回路２
の電源電圧供給経路を固定する。

【００６５】上記第７及び第８の実施例におけるＮチャ
ネル型ＭＯＳトランジスタＱn11 のゲート幅Ｗとゲート
長Ｌとをそれぞれ小さくし、かつゲート幅とゲート長の
比（Ｗ／Ｌ）を小さくすれば、該Ｎチャネル型ＭＯＳト
ランジスタＱn11 の電流駆動能力は小さくなり、小面積
で、ノードＮh の電圧レベルがインバータｉ14の入力Ｌ
レベルよりも小さくなるまでの時間を長くすることがで
きる。つまり、第５及び第６の実施例中の抵抗ｒ1 の機
能をＮチャネル型ＭＯＳトランジスタＱn11 に置き換え
ることによって、半導体集積回路装置のチップ面積を削
減できる。

【００６６】（実施例９）図１３は、本発明の第９の実
施例における半導体集積回路装置の回路を示すものであ
って、第７の実施例における発振器５を入力端子ＩＮに
置き換えたものである。

【００６７】第７の実施例で述べたように、外部電源電
圧Ｖccの供給が始まるとノードＮhの電圧は上昇する。
Ｎチャネル型ＭＯＳトランジスタＱn11 のゲートには入
力端子ＩＮの電圧レベル遷移がインバータｉ16を介して
供給されており、このＮチャネル型ＭＯＳトランジスタ
Ｑn11 はノードＮh と接地電圧Ｖssとの間を断続的に接
続する。この結果、ノードＮh の電圧レベルは次第に低
下する。ノードＮh の電圧レベルがインバータｉ14の入
力Ｌレベルよりも低くなると、内部信号発生回路３のイ
ンバータ・ループ中に挿入されたＮチャネル型ＭＯＳト
ランジスタＱn10 は遮断状態となり、内部信号発生手段
３の発振動作が停止し、その瞬間に内部機能回路２の電
源供給経路が固定される。

【００６８】（実施例１０）図１４は、本発明の第１０
の実施例における半導体集積回路装置の回路を示すもの
であって、第９の実施例の場合と同様に、外部電源電圧
Ｖccの供給が始まってから内部機能回路２の電源電圧の
切り替えを禁止するまでの時間を外部制御できるよう
に、第８の実施例における発振器５を入力端子ＩＮに置
き換えたものである。

【００６９】さて、第３〜第１０の実施例では、内部機
能回路２に供給する電源電圧の供給経路を固定するまで
の時間を、電源投入時に容量Ｃ2 に蓄えられた電荷量
（容量値が一定であるので電荷量は電圧に比例する。）
と、放電経路（抵抗ｒ1 又はＮチャネル型ＭＯＳトラン
ジスタＱn11 ）を介して流れる放電電流とで制約した
が、容量Ｃ2 の漏洩電流は温度が上昇すると飛躍的に増
大する。したがって、温度が高いときに内部機能回路２
に供給する電源電圧の供給経路を固定するまでの時間を
位相差検出回路４が出力状態を決定するまでの時間より
長くするためには、容量Ｃ2 を充分な大きさにしなけれ
ばならない。そこで、このような温度依存性の大きい容
量Ｃ2 を含んだ時定数回路を用いないようにするために
は、次の第１１又は第１２の実施例の構成を採用する。

【００７０】（実施例１１）図１５は、本発明の第１１
の実施例における半導体集積回路装置の回路を示すもの
であって、１、２、３、４はそれぞれ降圧回路（第１の
回路手段）、内部機能回路、内部信号発生回路、位相差
検出回路であり、各々の機能は第５の実施例と同様であ
る。内部信号発生回路３及び位相差検出回路４は、２個
のＰチャネル型ＭＯＳトランジスタＱp7，Ｑp8とともに
本発明の第２の回路手段を構成する。また、カウンタ
６、抵抗ｒ、インバータｉ14、２個のＮチャネル型ＭＯ
ＳトランジスタＱnr1,Ｑn10 は、本発明の第３の回路手
段を構成する。ただし、カウンタ６は、３個のＪＫフリ
ップフロップＦＦ1,ＦＦ2,ＦＦ3 と、３個の容量Ｃa,Ｃ
b,Ｃc とで構成される。このカウンタ６には、入力端子
ＩＮ及びＮチャネル型ＭＯＳトランジスタＱn10 を通し
て、外部制御信号又は該外部制御信号と同期する信号が
与えられる。そして、カウンタ６の出力は、インバータ
ｉ14を介して２個のＮチャネル型ＭＯＳトランジスタＱ
nr1,Ｑn10 の各々のゲートに供給される。

【００７１】電源投入時、３個のＪＫフリップフロップ
ＦＦ1,ＦＦ2,ＦＦ3 の出力端に各々接続された容量Ｃa,
Ｃb,Ｃc は、各ＪＫフリップフロップの出力電圧レベル
がＨレベルになることを防ぐ。このため、各ＪＫフリッ
プフロップＦＦ1,ＦＦ2,ＦＦ3 の出力電圧レベルは、い
ずれもＬレベルになる。

【００７２】終段のＪＫフリップフロップＦＦ3 の出力
電圧Ｌレベルはインバータｉ14でＨレベルに変換され、
抵抗ｒを介して位相差検出回路４のノードＮe に接続さ
れたＮチャネル型ＭＯＳトランジスタＱnr1 と、入力端
子ＩＮに接続されたＮチャネル型ＭＯＳトランジスタＱ
n10 とが導通状態となっている。この後、入力端子ＩＮ
に例えば外部制御信号として４回パルス入力が行われる
と、終段のＪＫフリップフロップＦＦ3 の出力はＨレベ
ルとなる。この結果、両Ｎチャネル型ＭＯＳトランジス
タＱnr1,Ｑn10 が遮断状態となり、位相差検出回路４の
出力状態の変更とカウンタ６の入力とが禁止される。

【００７３】（実施例１２）図１６は、本発明の第１２
の実施例における半導体集積回路装置の回路を示すもの
であって、１、２、３、４、６はそれぞれ降圧回路（第
１の回路手段）、内部機能回路、内部信号発生回路、位
相差検出回路、カウンタであり、各々の機能は第１１の
実施例と同様である。ただし、内部信号発生回路３のイ
ンバータ・ループ中にＮチャネル型ＭＯＳトランジスタ
Ｑn10 が挿入されている。内部信号発生回路３及び位相
差検出回路４は、２個のＰチャネル型ＭＯＳトランジス
タＱp7，Ｑp8とともに本発明の第２の回路手段を構成す
る。また、カウンタ６、インバータｉ14、Ｎチャネル型
ＭＯＳトランジスタＱn10 は、本発明の第４の回路手段
を構成する。ただし、カウンタ６は、ｎ個のＪＫフリッ
プフロップＦＦ1 ，ＦＦ2 ，…，ＦＦn と、ｎ個の容量
Ｃa,Ｃb ，…，Ｃn とで構成される。このカウンタ６に
は、内部信号発生回路３中のインバータｉ11の入力信号
と同じ信号が入力として与えられる。そして、カウンタ
６の出力は、インバータｉ14を介して、内部信号発生回
路３のインバータ・ループ中に挿入されたＮチャネル型
ＭＯＳトランジスタＱn10 のゲートに供給される。

【００７４】第１１の実施例で述べたように、電源投入
時ｎ個のＪＫフリップフロップＦＦ1 ，ＦＦ2 ，…，Ｆ
Ｆn の出力電圧レベルはＬレベルとなるので、インバー
タｉ14の出力電圧レベルはＨレベルとなり、内部信号発
生回路３のインバータ・ループ中に挿入されたＮチャネ
ル型ＭＯＳトランジスタＱn10 が導通状態となって内部
信号発生回路３が動作する。この内部信号発生回路３は
２つの出力ノードＮa,Ｎb を通して２つの内部信号を位
相差検出回路４に供給し、位相差検出回路４は内部機能
回路２中の電源ノードＮvcc への供給電圧が外部電源電
圧Ｖccとなるように出力状態が決定される。

【００７５】次に、内部信号発生回路３が（ｎ−１）²
回の電圧パルスを発生すると、終段のＪＫフリップフロ
ップＦＦn の出力電圧レベルがＨレベルとなるので、内
部信号発生回路３中に設けられたＮチャネル型ＭＯＳト
ランジスタＱn10 が遮断状態となる。この結果、内部信
号発生回路３及びカウンタ６の動作がともに停止させら
れ、位相差検出回路４の出力状態の変更が禁止される。

【００７６】以上のとおり、第１１又は第１２の実施例
によれば、位相差検出回路４の出力状態の変更禁止、あ
るいは、位相差検出回路４の出力状態の変更禁止と内部
信号発生回路３の動作停止との双方が、カウンタ６を用
いて実現できる。これにより、電源投入から内部機能回
路２に供給する電源電圧の切り替えを禁止するまでの時
間を、外部制御信号又は温度依存性の小さい内部信号で
容易に設定することができる。なお、第１１の実施例に
おいて、入力端子ＩＮを第７及び第８の実施例の場合と
同様の発振器に置き換えてもよい。

【００７７】

【発明の効果】以上説明してきたとおり、請求項１〜３
又は請求項１４〜１７の発明によれば、外部電源電圧が
一定のしきい値を越えて小さくなると該外部電源電圧を
降圧することなく内部機能回路に供給する構成を採用し
たので、外部電源電圧が標準の電圧より低い場合でも内
部機能回路の安定動作を保証することができる。

【００７８】また、請求項４又は９の発明によれば、外
部電源電圧の供給が開始されかつ内部機能回路への電源
電圧が選択された後は該選択の変更を禁止する構成を採
用したので、外部電源電圧の供給開始時にこの電圧を低
く設定しておくことにより外部電源電圧を選択させた状
態で電源電圧の切り替えを禁止したうえ、外部電源電圧
を高めることによって、信頼性試験における加速係数を
高めることができ、該試験の高効率化が実現できる。ま
た、電源電圧の切り替えを禁止しておけば、内部機能回
路の電源電圧の変動を抑制することができ、例えばダイ
ナミック型半導体記憶装置において記憶データの破壊を
防止することができる。特に、請求項９の発明によれ
ば、外部電源電圧の供給開始直後に内部信号発生回路手
段の動作を停止させることにより、該内部信号発生回路
手段の以後の消費電力を削減することができる。更に、
請求項５又は１０の発明によれば、外部電源電圧の供給
が始まってから内部機能回路への電源電圧の切り替えを
禁止するまでの時間を、入力端子を通して外部制御する
ことができる。

【００７９】請求項６又は１１の発明によれば、カウン
タによる計数を通して、外部電源電圧の供給が始まって
から内部機能回路への電源電圧の切り替えを禁止するま
での時間の設定を実現できるので、時定数回路を構成す
るための大きな容量が不要となり、容量の温度依存性の
影響を排除することができる。特に請求項８又は１３の
発明によれば、発振器とカウンタとの組み合わせによ
り、発振器からの温度依存性の小さいパルス列信号に基
づき、外部電源電圧の供給が始まってから内部機能回路
への電源電圧の切り替えを禁止するまでの時間を設定す
ることができる。また、請求項７又は１２の発明によれ
ば、スイッチング素子の断続的なオン・オフを通して時
間設定を実現できるので、時定数回路を構成するための
大きな抵抗が不要となり、チップ面積の縮小と製造コス
トの削減が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体集積回路
装置の回路図である。

【図２】外部電源電圧が標準電圧から標準に満たない電
圧に下がる時の図１中の各ノードの電圧波形を示すタイ
ミング図である。

【図３】外部電源電圧が標準に満たない電圧から標準電
圧に上がる時の図１中の各ノードの電圧波形を示すタイ
ミング図である。

【図４】本発明の第２の実施例における半導体集積回路
装置の回路図である。

【図５】本発明の第３の実施例における半導体集積回路
装置の回路図である。

【図６】外部電源電圧としてその供給開始時点で標準に
満たない電圧が与えられた時の図５中の各ノードの電圧
波形を示すタイミング図である。

【図７】外部電源電圧としてその供給開始時点で標準電
圧が与えられた時の図５中の各ノードの電圧波形を示す
タイミング図である。

【図８】本発明の第４の実施例における半導体集積回路
装置の回路図である。

【図９】本発明の第５の実施例における半導体集積回路
装置の回路図である。

【図１０】本発明の第６の実施例における半導体集積回
路装置の回路図である。

【図１１】本発明の第７の実施例における半導体集積回
路装置の回路図である。

【図１２】本発明の第８の実施例における半導体集積回
路装置の回路図である。

【図１３】本発明の第９の実施例における半導体集積回
路装置の回路図である。

【図１４】本発明の第１０の実施例における半導体集積
回路装置の回路図である。

【図１５】本発明の第１１の実施例における半導体集積
回路装置の回路図である。

【図１６】本発明の第１２の実施例における半導体集積
回路装置の回路図である。

【図１７】従来の半導体集積回路装置の回路図である。

【図１８】従来の他の半導体集積回路装置の回路図であ
る。

【符号の説明】 １ 降圧回路 ２ 内部機能回路 ３ 内部信号発生回路 ４ 位相差検出回路 ５ 発振器 ６ カウンタ Ｑp1〜Ｑp8，Ｑpr Ｐチャネル型ＭＯＳトランジスタ Ｑn1〜Ｑn11 ，Ｑnr1 Ｎチャネル型ＭＯＳトランジス
タ ｉ1 〜ｉ16 インバータ Ｍ1 ＮＯＲゲート Ｇ1 ＮＡＮＤゲート Ｃ1 ，Ｃ2 ，Ｃa 〜Ｃn 容量 Ｒa ，Ｒb ，ｒ，ｒ1 抵抗 ＦＦ1 〜ＦＦn ＪＫフリップフロップ ＩＮ 入力端子 Ｖcc 外部電源電圧 ＶccI 内部電源電圧

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｍ 8427−4Ｍ Ｈ０２Ｊ 1/00 ３０４ Ｅ 7373−5Ｇ

Claims (17)

【特許請求の範囲】
1. 【請求項１】 装置外部から供給される電源電圧を降圧
   して得た内部電源電圧を内部機能回路に供給するための
   第１の回路手段と、 装置外部から供給される電源電圧が一定のしきい値を越
   えて小さくなると、前記内部機能回路に供給する電源電
   圧を、前記第１の回路手段からの内部電源電圧から、装
   置外部から供給される電源電圧に切り替えるための第２
   の回路手段とを備えた半導体集積回路装置であって、 前記第２の回路手段は、 装置外部から供給される電源電圧が小さくなるにつれて
   遷移タイミングの時間差が大きくなる複数の内部信号を
   発生するための内部信号発生回路手段と、 前記内部信号発生回路手段からの複数の内部信号の位相
   差に対応する幅のパルスを発生するための回路手段と、
   該パルス幅に応じて複数の出力状態を発生するための回
   路手段とを有する位相差検出回路手段とを備え、 前記位相差検出回路手段の出力状態に応じて前記内部機
   能回路に供給する電源電圧が切り替えられることを特徴
   とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、 前記内部信号発生回路手段は、非ループ状に縦続接続さ
   れたインバータ列を有することを特徴とする半導体集積
   回路装置。
3. 【請求項３】 請求項１記載の半導体集積回路装置にお
   いて、 前記内部信号発生回路手段は、ループ状に接続された複
   数のインバータを有することを特徴とする半導体集積回
   路装置。
4. 【請求項４】 請求項１〜３のいずれか１項に記載の半
   導体集積回路装置において、 装置外部からの電源電圧の供給が開始されかつ前記位相
   差検出回路手段の出力状態が決定された後は、前記内部
   機能回路に供給する電源電圧の切り替えを禁止するよう
   に前記位相差検出回路手段の出力状態の変更を禁止する
   ための第３の回路手段を更に備えたことを特徴とする半
   導体集積回路装置。
5. 【請求項５】 請求項４記載の半導体集積回路装置にお
   いて、 前記第３の回路手段は、装置外部からの電源電圧の供給
   が始まってから前記位相差検出回路手段の出力状態の変
   更を禁止するまでの時間を外部から供給される信号によ
   って制約するための入力端子を有することを特徴とする
   半導体集積回路装置。
6. 【請求項６】 請求項４記載の半導体集積回路装置にお
   いて、 前記第３の回路手段は、装置外部からの電源電圧の供給
   が始まってから前記位相差検出回路手段の出力状態の変
   更を禁止するまでの時間を決定するためのカウンタを有
   することを特徴とする半導体集積回路装置。
7. 【請求項７】 請求項４記載の半導体集積回路装置にお
   いて、 前記第３の回路手段は、 パルス列を生成するための発振器と、 装置外部からの電源電圧の供給が始まってから前記位相
   差検出回路手段の出力状態の変更を禁止するまでの時間
   を決定するように前記発振器からのパルス列に応答して
   オン・オフするスイッチング素子とを有することを特徴
   とする半導体集積回路装置。
8. 【請求項８】 請求項４記載の半導体集積回路装置にお
   いて、 前記第３の回路手段は、 パルス列を生成するための発振器と、 装置外部からの電源電圧の供給が始まった後に前記発振
   器から供給されるパルス列を計数するためのカウンタ
   と、 前記カウンタの計数値が所定の値に達した後は、前記内
   部機能回路に供給する電源電圧の切り替えを禁止するよ
   うに前記位相差検出回路手段の出力状態の変更を禁止す
   るための回路手段とを有することを特徴とする半導体集
   積回路装置。
9. 【請求項９】 請求項１〜３のいずれか１項に記載の半
   導体集積回路装置において、 装置外部からの電源電圧の供給が開始されかつ前記位相
   差検出回路手段の出力状態が決定された後は、前記内部
   機能回路に供給する電源電圧の切り替えを禁止するよう
   に前記位相差検出回路手段の出力状態の変更を禁止し、
   かつ前記内部信号発生回路手段の動作を停止させるため
   の第４の回路手段を更に備えたことを特徴とする半導体
   集積回路装置。
10. 【請求項１０】 請求項９記載の半導体集積回路装置に
    おいて、 前記第４の回路手段は、装置外部からの電源電圧の供給
    が始まってから前記位相差検出回路手段の出力状態の変
    更を禁止しかつ前記内部信号発生回路手段の動作を停止
    させるまでの時間を外部から供給される信号によって制
    約するための入力端子を有することを特徴とする半導体
    集積回路装置。
11. 【請求項１１】 請求項９記載の半導体集積回路装置に
    おいて、 前記第４の回路手段は、装置外部からの電源電圧の供給
    が始まってから前記位相差検出回路手段の出力状態の変
    更を禁止しかつ前記内部信号発生回路手段の動作を停止
    させるまでの時間を決定するためのカウンタを有するこ
    とを特徴とする半導体集積回路装置。
12. 【請求項１２】 請求項９記載の半導体集積回路装置に
    おいて、 前記第４の回路手段は、 パルス列を生成するための発振器と、 装置外部からの電源電圧の供給が始まってから前記位相
    差検出回路手段の出力状態の変更を禁止しかつ前記内部
    信号発生回路手段の動作を停止させるまでの時間を決定
    するように前記発振器からのパルス列に応答してオン・
    オフするスイッチング素子とを有することを特徴とする
    半導体集積回路装置。
13. 【請求項１３】 請求項９記載の半導体集積回路装置に
    おいて、 前記第４の回路手段は、 パルス列を生成するための発振器と、 装置外部からの電源電圧の供給が始まった後に前記発振
    器から供給されるパルス列を計数するためのカウンタ
    と、 前記カウンタの計数値が所定の値に達した後は、前記内
    部機能回路に供給する電源電圧の切り替えを禁止するよ
    うに前記位相差検出回路手段の出力状態の変更を禁止
    し、かつ前記内部信号発生回路手段の動作を停止させる
    ための回路手段とを有することを特徴とする半導体集積
    回路装置。
14. 【請求項１４】 装置外部から供給される電源電圧を降
    圧して得た内部電源電圧を内部機能回路に供給するため
    の第１の回路手段と、 装置外部から供給される電源電圧が一定のしきい値を越
    えて小さくなると、前記内部機能回路に供給する電源電
    圧を、前記第１の回路手段からの内部電源電圧から、装
    置外部から供給される電源電圧に切り替えるための第２
    の回路手段と、 装置外部からの電源電圧の供給が開始されかつ前記内部
    機能回路に供給する電源電圧が決定された後は、前記第
    ２の回路手段による内部機能回路への電源電圧の切り替
    えを禁止するための第３の回路手段とを備えたことを特
    徴とする半導体集積回路装置。
15. 【請求項１５】 請求項１４記載の半導体集積回路装置
    において、 前記第２の回路手段は、 装置外部から供給される電源電圧が小さくなるにつれて
    遷移タイミングの時間差が大きくなる複数の内部信号を
    発生するための内部信号発生回路手段と、 前記内部信号発生回路手段からの複数の内部信号の位相
    差に対応する幅のパルスを発生するための回路手段と、
    該パルス幅に応じて複数の出力状態を発生するための回
    路手段とを有する位相差検出回路手段とを備え、 前記位相差検出回路手段の出力状態に応じて前記内部機
    能回路に供給する電源電圧が切り替えられることを特徴
    とする半導体集積回路装置。
16. 【請求項１６】 請求項１５記載の半導体集積回路装置
    において、 前記内部信号発生回路手段は、非ループ状に縦続接続さ
    れたインバータ列を有することを特徴とする半導体集積
    回路装置。
17. 【請求項１７】 請求項１５記載の半導体集積回路装置
    において、 前記内部信号発生回路手段は、ループ状に接続された複
    数のインバータを有することを特徴とする半導体集積回
    路装置。