JPH0644810B2 - 基準信号発生回路 - Google Patents
基準信号発生回路Info
- Publication number
- JPH0644810B2 JPH0644810B2 JP61115094A JP11509486A JPH0644810B2 JP H0644810 B2 JPH0644810 B2 JP H0644810B2 JP 61115094 A JP61115094 A JP 61115094A JP 11509486 A JP11509486 A JP 11509486A JP H0644810 B2 JPH0644810 B2 JP H0644810B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- preset
- reference signal
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】 (イ)産業上の利用分野 本発明はビデオテープレコーダ（以下ＶＴＲという。）
に関し、特にＶＴＲのサーボ回路における基準信号発生
回路に関するものである。
に関し、特にＶＴＲのサーボ回路における基準信号発生
回路に関するものである。
(ロ)従来の技術 一般にＶＴＲのサーボ回路の基準信号としては再生時に
はシステムクロックを分周することにより生成し、記録
時には垂直同期信号を分離してこれを1/2分周すること
により作成している（ＮＨＫホームビデオ技術 日本放
送協会編）。ところでこの垂直同期信号は映像信号から
分離するものであるから、Ｓ／Ｎ比が低い弱電界地域等
においては垂直同期信号が欠落したり、あるいはノイズ
が混入して適正な基準信号が得られない場合がある。
はシステムクロックを分周することにより生成し、記録
時には垂直同期信号を分離してこれを1/2分周すること
により作成している（ＮＨＫホームビデオ技術 日本放
送協会編）。ところでこの垂直同期信号は映像信号から
分離するものであるから、Ｓ／Ｎ比が低い弱電界地域等
においては垂直同期信号が欠落したり、あるいはノイズ
が混入して適正な基準信号が得られない場合がある。
そこで、例えば特公昭５８−５１７１２号に記載されて
いるように、垂直同期信号が欠落した場合には本来の垂
直同期信号よりも周期の少し長い信号をカウンタ出力か
ら得るようにして基準信号を補ったり、またノイズが混
入しないように垂直同期信号が入力した後の一定期間
（垂直同期信号の周期より短い。）は垂直同期信号を含
めすべての信号の入力を禁止し、誤った基準信号が生成
されないようにしている。
いるように、垂直同期信号が欠落した場合には本来の垂
直同期信号よりも周期の少し長い信号をカウンタ出力か
ら得るようにして基準信号を補ったり、またノイズが混
入しないように垂直同期信号が入力した後の一定期間
（垂直同期信号の周期より短い。）は垂直同期信号を含
めすべての信号の入力を禁止し、誤った基準信号が生成
されないようにしている。
(ハ)発明が解決しようとする問題点 ところでHiFi−ＶＴＲでは音声信号のみを記録する場合
がある。この場合には元々垂直同期信号というものがな
いので、上述した対策によれば連続した垂直同期信号の
欠落として判断される。このため基準信号の周期は常に
本来の垂直同期信号よりも長いものとなり、正確なサー
ボが出来ないという問題がある。
がある。この場合には元々垂直同期信号というものがな
いので、上述した対策によれば連続した垂直同期信号の
欠落として判断される。このため基準信号の周期は常に
本来の垂直同期信号よりも長いものとなり、正確なサー
ボが出来ないという問題がある。
(ニ)問題点を解決するための手段 本発明はかかる従来の問題点に鑑み創作されたものであ
り、垂直同期信号の入力により２個のタイミングパルス
信号を生成するタイミングパルス作成回路と、所定の入
力周波数をカウントするプリセットカウンタと、一定の
数の垂直同期信号が連続して欠けたことを検知する垂直
同期信号検出回路と、該垂直同期信号検出回路の出力に
従って前記プリセットカウンタにプリセットする値を変
えるプリセット回路と、前記プリセットカウンタのカウ
ント数を検知するデコーダ回路と、該デコーダ回路の出
力信号および前記タイミングパルス信号によりトリガー
信号および信号を出力する論理回路と、該トリガー信号
によりトリガーされて基準信号を発生するフリップフロ
ップ回路とを有することを特徴とする。
り、垂直同期信号の入力により２個のタイミングパルス
信号を生成するタイミングパルス作成回路と、所定の入
力周波数をカウントするプリセットカウンタと、一定の
数の垂直同期信号が連続して欠けたことを検知する垂直
同期信号検出回路と、該垂直同期信号検出回路の出力に
従って前記プリセットカウンタにプリセットする値を変
えるプリセット回路と、前記プリセットカウンタのカウ
ント数を検知するデコーダ回路と、該デコーダ回路の出
力信号および前記タイミングパルス信号によりトリガー
信号および信号を出力する論理回路と、該トリガー信号
によりトリガーされて基準信号を発生するフリップフロ
ップ回路とを有することを特徴とする。
(ホ)作用 本発明によれば、一定数の垂直同期信号が連続して入力
しないことを垂直同期信号検出回路が検出し、プリセッ
ト回路のプリセットカウンタへのプリセット値を変え
る。これによりプリセットカウンタのカウント幅を垂直
同期信号の周期と同じ値に設定することができるので、
例えば音声信号のみを入力するときにも、サーボ回路に
対する垂直同期信号と同じ基準信号を生成することが可
能となる。
しないことを垂直同期信号検出回路が検出し、プリセッ
ト回路のプリセットカウンタへのプリセット値を変え
る。これによりプリセットカウンタのカウント幅を垂直
同期信号の周期と同じ値に設定することができるので、
例えば音声信号のみを入力するときにも、サーボ回路に
対する垂直同期信号と同じ基準信号を生成することが可
能となる。
(ヘ)実施例 次に図を参照しながら本発明の実施例について説明す
る。第１図は本発明の実施例に係る基準信号発生回路の
ブロック図である。
る。第１図は本発明の実施例に係る基準信号発生回路の
ブロック図である。
１は３．５８MHzの信号を発生する発振回路であり、２
はその信号周波数を1/8分周する分周回路である。３は
プリセット発生用ＲＯＭであり、REC／P.B＝“Ｈ”のと
き、すなわち記録のとき１４ビットプリセットカウンタ
４が垂直同期信号の周期より長い周期のカウントを行い
得る値（これをＦ１とする。）にプリセットし、REC／
P.B＝“Ｌ”のとき、すなわち再生のとき１４ビットプ
リセットカウンタ４が垂直同期信号の周期と同じ周期の
カウントを行い得る値（これをＦ２とする。）にプリセ
ットする。なお該プリセット発生用ＲＯＭ４に同期信号
検出回路１８からのＲＯＭ−ＳＨＩＦＴ信号が発生する
ときも、そのプリセット値はＦ１からＦ２に変わる。
はその信号周波数を1/8分周する分周回路である。３は
プリセット発生用ＲＯＭであり、REC／P.B＝“Ｈ”のと
き、すなわち記録のとき１４ビットプリセットカウンタ
４が垂直同期信号の周期より長い周期のカウントを行い
得る値（これをＦ１とする。）にプリセットし、REC／
P.B＝“Ｌ”のとき、すなわち再生のとき１４ビットプ
リセットカウンタ４が垂直同期信号の周期と同じ周期の
カウントを行い得る値（これをＦ２とする。）にプリセ
ットする。なお該プリセット発生用ＲＯＭ４に同期信号
検出回路１８からのＲＯＭ−ＳＨＩＦＴ信号が発生する
ときも、そのプリセット値はＦ１からＦ２に変わる。
５は１４ビットプリセットカウンタ４の上位ビットが
“１”になるとき、これを検出してR/Sフリップフロッ
プ回路１０，１２をセットするデコーダ回路であり、７
は１４ビットカウンタ４のキャリー出力（２14−２）を
検出するとき、オア回路９，１５，１６の一入力端子に
信号を出力するデコーダ回路である。また６はデコーダ
回路５が検出するカウント値とデコーダ回路７が検出す
るカウント値のほぼ中間の値にカウントが進んだとき、
これを検出してオア回路１１の一入力端子に信号を出力
するデコーダ回路である。
“１”になるとき、これを検出してR/Sフリップフロッ
プ回路１０，１２をセットするデコーダ回路であり、７
は１４ビットカウンタ４のキャリー出力（２14−２）を
検出するとき、オア回路９，１５，１６の一入力端子に
信号を出力するデコーダ回路である。また６はデコーダ
回路５が検出するカウント値とデコーダ回路７が検出す
るカウント値のほぼ中間の値にカウントが進んだとき、
これを検出してオア回路１１の一入力端子に信号を出力
するデコーダ回路である。
８はタイミングパルス作成回路であり、REC／P.B＝
“Ｈ”，かつ垂直同期信号（以下Ｖsyncという。）が入
力するとき、これに同期したＶS1，ＶS2のパルスを出力
する（第３図参照）。９はＶS2またはデコーダ回路７の
出力信号を入力してR/Sフリップフロップ回路１０をリ
セットするオア回路であり、１１はＶS2またはデコーダ
回路６の出力信号を入力してR/Sフリップフロップ回路
１２をリセットするオア回路である。１０，１２はR/S
フリップフロップ回路で、リセットされるときそれぞれ
禁止信号▲▼，▲▼を出力する。１３
は▲▼が入力しないときＶS1を出力させるアン
ド回路、１４は▲▼が入力しないときＶS1を出
力させるアンド回路である。１５はアンド回路１３を通
過したＶS1またはデコーダ回路７の出力をＴフリップフ
ロップ回路１７に入力するオア回路であり、１６はアン
ド回路１４を通過したＶS1またはデコーダ回路７の出力
を１４ビットプリセットカウンタ４のＰＥ端子に入力す
るオア回路である。
“Ｈ”，かつ垂直同期信号（以下Ｖsyncという。）が入
力するとき、これに同期したＶS1，ＶS2のパルスを出力
する（第３図参照）。９はＶS2またはデコーダ回路７の
出力信号を入力してR/Sフリップフロップ回路１０をリ
セットするオア回路であり、１１はＶS2またはデコーダ
回路６の出力信号を入力してR/Sフリップフロップ回路
１２をリセットするオア回路である。１０，１２はR/S
フリップフロップ回路で、リセットされるときそれぞれ
禁止信号▲▼，▲▼を出力する。１３
は▲▼が入力しないときＶS1を出力させるアン
ド回路、１４は▲▼が入力しないときＶS1を出
力させるアンド回路である。１５はアンド回路１３を通
過したＶS1またはデコーダ回路７の出力をＴフリップフ
ロップ回路１７に入力するオア回路であり、１６はアン
ド回路１４を通過したＶS1またはデコーダ回路７の出力
を１４ビットプリセットカウンタ４のＰＥ端子に入力す
るオア回路である。
１８は同期信号検出回路であり、第２図に示すように、
例えばＤフリップフロップ１９〜２２，インバータ２３
およびオア回路２４により構成されている。
例えばＤフリップフロップ１９〜２２，インバータ２３
およびオア回路２４により構成されている。
次に第１図の実施例のブロック図，第２図の実施例の回
路図および第３図，第４図の信号波形図を参照しながら
本発明の実施例の動作について説明する。
路図および第３図，第４図の信号波形図を参照しながら
本発明の実施例の動作について説明する。
再生時には本実施例の基準信号発生回路により垂直同期
信号と同じ周期の基準信号（ＲＥＦ）を生成する。この
ときの信号波形図を第３図に示す。まずREC／P.B＝
“Ｌ”であるからタイミングパルス作成回路８および同
期信号検出回路１８は非動作状態となる。このためＶsy
ncの入力のいかんにかかわらずＶS1，ＶS2およびＲＯＭ
−ＳＨＩＦＴ信号は発生しない。またREC／P.B＝“Ｌ”
により、プリセット値発生用ＲＯＭ３はプリセット値Ｆ
２を１４ビットプリセットカウンタ４にプリセットす
る。説明の便宜上、第３図に示すようにデコーダ回路
５，６，７のカウント検知数をそれぞれａ，ｂ，ｃで表
わすと、カウントを開始したカウンタ４は始めにカウン
ト値ａに達するので、R/Sフリップフロップ１０，１２
をセットする。次にカウント値ｂに達するとR/Sフリッ
プフロップ１２の方を先にリセットし、さらにカウント
値ｃに達するとR/Sフリップフロップ１０もリセットす
るので▲▼，▲▼は図のような波形と
なる。またカウント値ｃに達するとオア回路１５を介し
てデコーダ回路７の出力はＴフリップフロップをトリガ
ーするので、ＲＥＦ信号は反転する。同時に、デコーダ
回路７の出力はオア回路１６を介して１４ビットプリセ
ットカウンタ４を改めてプリセットする。このようにし
て前述の動作が繰返されて３０HzのＲＥＦ信号が得られ
る。
信号と同じ周期の基準信号（ＲＥＦ）を生成する。この
ときの信号波形図を第３図に示す。まずREC／P.B＝
“Ｌ”であるからタイミングパルス作成回路８および同
期信号検出回路１８は非動作状態となる。このためＶsy
ncの入力のいかんにかかわらずＶS1，ＶS2およびＲＯＭ
−ＳＨＩＦＴ信号は発生しない。またREC／P.B＝“Ｌ”
により、プリセット値発生用ＲＯＭ３はプリセット値Ｆ
２を１４ビットプリセットカウンタ４にプリセットす
る。説明の便宜上、第３図に示すようにデコーダ回路
５，６，７のカウント検知数をそれぞれａ，ｂ，ｃで表
わすと、カウントを開始したカウンタ４は始めにカウン
ト値ａに達するので、R/Sフリップフロップ１０，１２
をセットする。次にカウント値ｂに達するとR/Sフリッ
プフロップ１２の方を先にリセットし、さらにカウント
値ｃに達するとR/Sフリップフロップ１０もリセットす
るので▲▼，▲▼は図のような波形と
なる。またカウント値ｃに達するとオア回路１５を介し
てデコーダ回路７の出力はＴフリップフロップをトリガ
ーするので、ＲＥＦ信号は反転する。同時に、デコーダ
回路７の出力はオア回路１６を介して１４ビットプリセ
ットカウンタ４を改めてプリセットする。このようにし
て前述の動作が繰返されて３０HzのＲＥＦ信号が得られ
る。
次に記録時の動作について第４図を参照しながら説明す
るが、Ｖsyncの入力により正常な録画がなされていると
き（状態Ａ）、Ｖsyncが例えば弱電界地域等で単発的に
欠けるとき（状態Ｂ）、状態Ｂから状態Ａに戻すとき
（状態Ｃ）、HiFi−ＶＴＲで音声信号のみを記録する場
合でＶsyncがその間入力しないとき（状態Ｄ）、状態Ｄ
から状態Ａに戻すとき（状態Ｅ）について順次説明す
る。
るが、Ｖsyncの入力により正常な録画がなされていると
き（状態Ａ）、Ｖsyncが例えば弱電界地域等で単発的に
欠けるとき（状態Ｂ）、状態Ｂから状態Ａに戻すとき
（状態Ｃ）、HiFi−ＶＴＲで音声信号のみを記録する場
合でＶsyncがその間入力しないとき（状態Ｄ）、状態Ｄ
から状態Ａに戻すとき（状態Ｅ）について順次説明す
る。
まず正常な録画状態（Ａ）においては、REC／P.B＝
“Ｈ”であるから、プリセット値発生用ＲＯＭ３のプリ
セット値はＦ１となり、またタイミングパルス作成回路
８および同期信号検出回路１８は動作状態になる。この
状態においてＶsyncが入力すると、第４図に示すように
ＶS1，ＶS2のタイミングパルスが発生する。このときＩ
ＮＨ１，ＩＮＨ２＝“Ｈ”とすると、ＶS1はアンド回路
１３，１４を通過することができるから、Ｔフリップフ
ロップ１７にトリガーをかけてＲＥＦ信号を反転させる
とともに、１４ビットプリセットカウンタ４のＰＥ入力
としてプリセット値Ｆ１をプリセットする。その後▲
▼，▲▼はＶS2により“Ｌ”レベル状態
にされるので、たとえノイズ等によって見かけ上のＶsy
ncが入力してＶS1が発生してもアンド回路１３，１４を
通過することはできない。このようにしてノイズによる
誤動作の防止を図ることができる。
“Ｈ”であるから、プリセット値発生用ＲＯＭ３のプリ
セット値はＦ１となり、またタイミングパルス作成回路
８および同期信号検出回路１８は動作状態になる。この
状態においてＶsyncが入力すると、第４図に示すように
ＶS1，ＶS2のタイミングパルスが発生する。このときＩ
ＮＨ１，ＩＮＨ２＝“Ｈ”とすると、ＶS1はアンド回路
１３，１４を通過することができるから、Ｔフリップフ
ロップ１７にトリガーをかけてＲＥＦ信号を反転させる
とともに、１４ビットプリセットカウンタ４のＰＥ入力
としてプリセット値Ｆ１をプリセットする。その後▲
▼，▲▼はＶS2により“Ｌ”レベル状態
にされるので、たとえノイズ等によって見かけ上のＶsy
ncが入力してＶS1が発生してもアンド回路１３，１４を
通過することはできない。このようにしてノイズによる
誤動作の防止を図ることができる。
１４ビットプリセットカウンタ４がＰＥ入力により再ス
タートし、カウンタ値ａに達すると▲▼，▲
▼＝“Ｈ”となる。これによりＶsyncの受付け可
能となるが、このとき正常にＶsyncが入力するとＶS1，
ＶS2が発生して前述のようにＲＥＦ信号が反転するとと
もに、１４ビットプリセットカウンタ４が再びプリセッ
ト（Ｆ１）される。このように正常にＶsyncが入力され
るときはこれに従った３０HzのＲＥＦ信号が得られる。
タートし、カウンタ値ａに達すると▲▼，▲
▼＝“Ｈ”となる。これによりＶsyncの受付け可
能となるが、このとき正常にＶsyncが入力するとＶS1，
ＶS2が発生して前述のようにＲＥＦ信号が反転するとと
もに、１４ビットプリセットカウンタ４が再びプリセッ
ト（Ｆ１）される。このように正常にＶsyncが入力され
るときはこれに従った３０HzのＲＥＦ信号が得られる。
しかし弱電界地域等ではS/N比が低く、単発的にＶsync
が欠ける場合がある。これを図において状態Ｂで示す。
Ｖsyncが入力されないと当然ＶS1，ＶS2も発生しない。
このため１４ビットプリセットカウンタ４はＶS1によっ
てプリセットされないから、カウンタ値はａを越える。
その値がまずｂに達するとR/Sフリップフロップ１２が
リセットされて▲▼＝“Ｌ”となる。次にｃに
達するとR/Sフリップフロップ１０がリセットされて
“Ｌ”となり、またＴフリップフロップ１７にトリガー
をかけてＲＥＦ信号を反転させるとともに、１４ビット
プリセットカウンタ４をプリセットする。このときカウ
ント値はｃまで達するのでＲＥＦ信号の“Ｌ”レベル期
間は少し長くなる。Ｖsyncが再び入力するようになると
（状態Ｃで示す。）、本実施例の基準信号発生回路はこ
のＶsyncに従ったＲＥＦ信号を発生する。すなわち状態
Ａの動作に戻る。
が欠ける場合がある。これを図において状態Ｂで示す。
Ｖsyncが入力されないと当然ＶS1，ＶS2も発生しない。
このため１４ビットプリセットカウンタ４はＶS1によっ
てプリセットされないから、カウンタ値はａを越える。
その値がまずｂに達するとR/Sフリップフロップ１２が
リセットされて▲▼＝“Ｌ”となる。次にｃに
達するとR/Sフリップフロップ１０がリセットされて
“Ｌ”となり、またＴフリップフロップ１７にトリガー
をかけてＲＥＦ信号を反転させるとともに、１４ビット
プリセットカウンタ４をプリセットする。このときカウ
ント値はｃまで達するのでＲＥＦ信号の“Ｌ”レベル期
間は少し長くなる。Ｖsyncが再び入力するようになると
（状態Ｃで示す。）、本実施例の基準信号発生回路はこ
のＶsyncに従ったＲＥＦ信号を発生する。すなわち状態
Ａの動作に戻る。
次にHiFi−ＶＴＲで音声信号のみを記録する場合などＶ
syncが連続的に欠ける場合の動作について説明する。本
実施例ではＶsyncが４個以上連続して入力しないときを
その状態（状態Ｄで示す。）として判定する。Ｖsyncが
連続して３個欠ける場合は前述の状態Ｂで説明したよう
な動作をするが、４個以上欠けると同期信号検出回路１
８（その詳細な回路図を第２図に示す。）がそれを検出
してＲＯＭ−ＳＨＩＦＴ信号を“Ｈ”レベルにする。こ
れによりプリセット値発生用ＲＯＭ３のプリセット値は
シフトされるが、それはちょうど１４ビットプリセット
カウンタ４のカウント幅（プリセット値から最終カウン
ト値ｃまで）が垂直同期信号の周期と同じになるような
値に設定される。従ってＲＥＦ信号の周期は垂直同期信
号の周期と同じになるので、この場合にも正確なサーボ
が可能となる。
syncが連続的に欠ける場合の動作について説明する。本
実施例ではＶsyncが４個以上連続して入力しないときを
その状態（状態Ｄで示す。）として判定する。Ｖsyncが
連続して３個欠ける場合は前述の状態Ｂで説明したよう
な動作をするが、４個以上欠けると同期信号検出回路１
８（その詳細な回路図を第２図に示す。）がそれを検出
してＲＯＭ−ＳＨＩＦＴ信号を“Ｈ”レベルにする。こ
れによりプリセット値発生用ＲＯＭ３のプリセット値は
シフトされるが、それはちょうど１４ビットプリセット
カウンタ４のカウント幅（プリセット値から最終カウン
ト値ｃまで）が垂直同期信号の周期と同じになるような
値に設定される。従ってＲＥＦ信号の周期は垂直同期信
号の周期と同じになるので、この場合にも正確なサーボ
が可能となる。
次にこの状態Ｄ（音声信号の記録）から状態Ａ（映像信
号の記録）へ戻るときの状態Ｅについて説明する。図示
するように、Ｖsyncは▲▼，▲▼＝
“Ｈ”のときに入力するとは限らないから（むしろその
方が一般的である。）、ＶS1によって１４ビットプリセ
ットカウンタ４をプリセットすることはできない。一
方、ＶS2の入力により同期信号検出回路１８の出力は
“Ｌ”レベルとなってプリセット値発生用ＲＯＭ３のプ
リセット値は元に戻っているので、１４ビットプリセッ
トカウンタ４のカウント幅は垂直同期信号の周期よりも
長いものとなる。ところでこの１４ビットプリセットカ
ウンタ４のカウント幅（すなわち▲▼，▲
▼の周期である。）とＶsyncの周期は若干異なって
いるので、何周期目かの比較的早期にＶsyncは▲
▼，▲▼＝“Ｈ”のときに入力することがで
きる。その後の動作は状態Ａで説明した動作であるので
説明は省略する。状態Ｅで説明する動作は受信局を切換
えたときの動作でもある。
号の記録）へ戻るときの状態Ｅについて説明する。図示
するように、Ｖsyncは▲▼，▲▼＝
“Ｈ”のときに入力するとは限らないから（むしろその
方が一般的である。）、ＶS1によって１４ビットプリセ
ットカウンタ４をプリセットすることはできない。一
方、ＶS2の入力により同期信号検出回路１８の出力は
“Ｌ”レベルとなってプリセット値発生用ＲＯＭ３のプ
リセット値は元に戻っているので、１４ビットプリセッ
トカウンタ４のカウント幅は垂直同期信号の周期よりも
長いものとなる。ところでこの１４ビットプリセットカ
ウンタ４のカウント幅（すなわち▲▼，▲
▼の周期である。）とＶsyncの周期は若干異なって
いるので、何周期目かの比較的早期にＶsyncは▲
▼，▲▼＝“Ｈ”のときに入力することがで
きる。その後の動作は状態Ａで説明した動作であるので
説明は省略する。状態Ｅで説明する動作は受信局を切換
えたときの動作でもある。
このように本実施例回路によれば受信局を切換えたり、
あるいは音声信号のみの記録から映像信号の記録に切換
えたときにも、Ｖsyncによる同期を早期にとることがで
きるので、正確なサーボが可能となる。また音声信号の
みの記録等におけるＶsyncが入力しない場合にも、垂直
同期信号と同じ周期の基準信号を生成することができ
る。さらに単発的に垂直同期信号が欠落するときはこれ
を補い、またノイズ等による見かけ上の垂直同期信号の
混入を防止することも可能となっている。
あるいは音声信号のみの記録から映像信号の記録に切換
えたときにも、Ｖsyncによる同期を早期にとることがで
きるので、正確なサーボが可能となる。また音声信号の
みの記録等におけるＶsyncが入力しない場合にも、垂直
同期信号と同じ周期の基準信号を生成することができ
る。さらに単発的に垂直同期信号が欠落するときはこれ
を補い、またノイズ等による見かけ上の垂直同期信号の
混入を防止することも可能となっている。
(ト)発明の効果 以上説明したように、本発明によれば映像信号の再生お
よび記録時、もしくは音声信号のみの再生記録時におい
ては正確な基準信号を発生し、またこれらの切換えや受
信局の切換時にも早期に正確な基準信号を発生すること
ができるので、適正なサーボが可能となる。
よび記録時、もしくは音声信号のみの再生記録時におい
ては正確な基準信号を発生し、またこれらの切換えや受
信局の切換時にも早期に正確な基準信号を発生すること
ができるので、適正なサーボが可能となる。
第１図は本発明の実施例に係る基準信号発生回路のブロ
ック図、第２図は本発明の実施例に係る同期信号検出回
路の回路図、第３図は第１図の実施例の再生時の動作を
説明する信号波形図、第４図は第１図の実施例の記録時
の動作を説明する信号波形図である。 １…発振回路、２…1/8分周回路、３…プリセット値発
生ＲＯＭ、４…１４ビットプリセットカウンタ、5,6,7
…デコーダ回路、８…タイミングパルス発生回路、１８
…同期信号検出回路。
ック図、第２図は本発明の実施例に係る同期信号検出回
路の回路図、第３図は第１図の実施例の再生時の動作を
説明する信号波形図、第４図は第１図の実施例の記録時
の動作を説明する信号波形図である。 １…発振回路、２…1/8分周回路、３…プリセット値発
生ＲＯＭ、４…１４ビットプリセットカウンタ、5,6,7
…デコーダ回路、８…タイミングパルス発生回路、１８
…同期信号検出回路。
Claims (1)
- 【請求項１】ビデオテープレコーダのデジタルサーボ回
路に入力する基準信号を発生する回路において、映像信
号から分離された垂直同期信号から互いに位相のずれた
２個のタイミングパルス信号を生成するタイミングパル
ス作成回路と、所定の周波数のクロック信号をカウント
するプリセットカウンタと、該プリセットカウンタのカ
ウント値が所定の間にあることを検知するデコーダ回路
と、該デコーダ回路の検知出力と前記タイミングパルス
によって前記プリセットカウンタのプリセットを制御す
るプリセットイネーブル信号とトリガー信号を出力する
論理回路と、該トリガー信号によりトリガーされて基準
信号を発生するフリップフロップ回路と、記録状態にお
いて前記プリセットカウンタに出力される第１の数値と
再生状態において前記プリセットカウンタに出力される
第２の数値を保持するプリセット値発生回路と、前記タ
イミングパルスに基づき前記垂直同期信号が連続して所
定数欠落したことを検出し、該検出出力によって前記プ
リセット値発生回路を制御し前記第２の数値を選択出力
させる垂直同期信号検出回路とを備え、記録状態におい
て前記垂直同期信号が所定数連続して欠落した場合に第
２の数値に基づき垂直同期信号の周期と同じかほぼ等し
い周期の基準信号を発生することを特徴とする基準信号
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61115094A JPH0644810B2 (ja) | 1986-05-20 | 1986-05-20 | 基準信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61115094A JPH0644810B2 (ja) | 1986-05-20 | 1986-05-20 | 基準信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62294384A JPS62294384A (ja) | 1987-12-21 |
| JPH0644810B2 true JPH0644810B2 (ja) | 1994-06-08 |
Family
ID=14654055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61115094A Expired - Lifetime JPH0644810B2 (ja) | 1986-05-20 | 1986-05-20 | 基準信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644810B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1146803B (it) * | 1981-09-10 | 1986-11-19 | Giovanni Schiapparelli | Tubetto isolante per uso elettrotecnico o tubetto di protezione in genere e sistema semplificato per la sua produzione |
| JPS5856108A (ja) * | 1981-09-30 | 1983-04-02 | Toshiba Corp | 制御ル−プの基準信号発生装置 |
| JPS58127485A (ja) * | 1982-01-25 | 1983-07-29 | Matsushita Electric Ind Co Ltd | 基準信号発生装置 |
| JPS5987644A (ja) * | 1982-11-10 | 1984-05-21 | Sanyo Electric Co Ltd | Ｖｔｒ装置 |
| JPS59162658A (ja) * | 1983-03-08 | 1984-09-13 | Matsushita Electric Ind Co Ltd | 回転ヘツド型磁気録画再生装置 |
| JPS59217255A (ja) * | 1983-05-23 | 1984-12-07 | Minolta Camera Co Ltd | 磁気記録装置 |
-
1986
- 1986-05-20 JP JP61115094A patent/JPH0644810B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62294384A (ja) | 1987-12-21 |
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