JPH0635561A - Optional waveform generator - Google Patents
Optional waveform generatorInfo
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- JPH0635561A JPH0635561A JP10852792A JP10852792A JPH0635561A JP H0635561 A JPH0635561 A JP H0635561A JP 10852792 A JP10852792 A JP 10852792A JP 10852792 A JP10852792 A JP 10852792A JP H0635561 A JPH0635561 A JP H0635561A
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- Japan
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- waveform
- generator
- data
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- Manipulation Of Pulses (AREA)
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、メモリに記憶された複
数の任意の波形データを順次呼び出し、対応する波形信
号を出力する任意波形発生器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an arbitrary waveform generator which sequentially calls a plurality of arbitrary waveform data stored in a memory and outputs a corresponding waveform signal.
【0002】[0002]
【従来の技術】従来技術が特開平3−136178号公
報に開示されている。これによる一実施例を図4に示し
ている。波形メモリ1は、複数種類の波形データを記憶
している。シーケンス・メモリ10は、波形の出力順序
を決める情報を記憶している。この情報とは、各波形ご
との開始アドレス(ファースト・アドレス)及び終了ア
ドレス(ラスト・アドレス)の情報である。アドレス発
生器30は、波形メモリ1からデータを呼び出すときに
波形メモリ1にアドレスを供給する。このときアドレス
発生器30は、シーケンス・メモリ10から受けた開始
アドレスを初期値とし、クロックに応じて順次アドレス
を増加させていく。終了アドレス検出手段40は、アド
レス発生器30の出力するアドレスが終了アドレスに達
したことを検出すると、一致信号を発生する。この一致
信号が発生するとアドレス発生器30には新たな開始ア
ドレスがロード(再設定)される。これによって、波形
メモリに新たなアドレスが供給されて新たな波形信号が
発生する。2. Description of the Related Art A conventional technique is disclosed in Japanese Patent Laid-Open No. 3-136178. An example of this is shown in FIG. The waveform memory 1 stores a plurality of types of waveform data. The sequence memory 10 stores information that determines the output order of waveforms. This information is information on a start address (first address) and an end address (last address) for each waveform. The address generator 30 supplies an address to the waveform memory 1 when calling data from the waveform memory 1. At this time, the address generator 30 uses the start address received from the sequence memory 10 as an initial value, and sequentially increases the address according to the clock. When the end address detecting means 40 detects that the address output from the address generator 30 reaches the end address, it generates a match signal. When this coincidence signal is generated, a new start address is loaded (reset) in the address generator 30. As a result, a new address is supplied to the waveform memory and a new waveform signal is generated.
【0003】[0003]
【発明が解決しようとする課題】しかし、上述の発明に
よると終了アドレスを検出してから一致信号を発生して
アドレス発生器30に新たな波形データの開始アドレス
を再設定するため、波形出力のクロック速度が高速にな
った場合に適切なタイミングで開始アドレスを設定でき
なくなってしまう。つまり、波形の切換えに際して遅延
が生じてしまう可能性がある。However, according to the above-described invention, since the coincidence signal is generated after the end address is detected and the start address of the new waveform data is reset in the address generator 30, the waveform output of the waveform output is performed. When the clock speed becomes high, the start address cannot be set at the proper timing. That is, there is a possibility that a delay may occur when switching the waveform.
【0004】図5及び6は、クロックが低速及び高速の
場合のタイミング・チャートをそれぞれ示している。図
5の破線55の時点について考えると、アドレス発生器
30が既に終了アドレスを出力した後であるため一致信
号が発生しており、破線55の時点でクロックが立ち上
がるとアドレス発生器30には、開始アドレスがロード
される。しかし、図6の破線65の時点について考える
と、アドレス発生器30には既に終了アドレスを発生し
ているが、一致信号はまだかく確立していない可能性が
ある。この場合には、破線65の時点でクロックが立ち
上がってもアドレス発生器30に開始アドレスがロード
されないことになる。従って、波形の切換えに遅延及び
不安定状態が生じることになる。5 and 6 show timing charts when the clock is low speed and high speed, respectively. Considering the time point indicated by the broken line 55 in FIG. 5, a match signal is generated because the address generator 30 has already output the end address, and when the clock rises at the time point indicated by the broken line 55, the address generator 30 is The starting address is loaded. However, considering the time point indicated by the broken line 65 in FIG. 6, there is a possibility that the match signal has not yet been established although the end address has already been generated in the address generator 30. In this case, even if the clock rises at the time of the broken line 65, the start address is not loaded in the address generator 30. Therefore, delay and instability occur in switching the waveform.
【0005】そこで本発明の目的は、速いクロック速度
に対しても、複数種類の波形の切換えに際して遅延及び
不安定状態が生じることなく、波形を発生させることが
できる任意波形発生器を提供することである。Therefore, an object of the present invention is to provide an arbitrary waveform generator capable of generating a waveform even at a high clock speed without causing delay and instability when switching a plurality of types of waveforms. Is.
【0006】[0006]
【課題を解決するための手段】本発明の任意波形発生器
は、定義した複数の波形データを波形メモリ1に記憶
し、この波形メモリ1にアドレスを供給して波形データ
を順次読み出し、この波形データに対応する波形信号を
発生する任意波形発生器において、複数の波形データの
内の所望の1つの波形データの開始アドレス及び出力期
間データを供給するデータ・アドレス供給手段(シーケ
ンス・メモリ)10と、開始アドレスを初期値として、
クロックに応じて順次変化するアドレスを波形メモリ1
に供給するアドレス発生器30と、出力期間データに応
じて決まる所定数抱けクロックをカウントして出力信号
を発生するカウンタ手段60とを具えており、この出力
信号によってアドレス発生器30の初期値を再設定する
ことを特徴とする。An arbitrary waveform generator of the present invention stores a plurality of defined waveform data in a waveform memory 1 and supplies an address to the waveform memory 1 to sequentially read the waveform data. In an arbitrary waveform generator for generating a waveform signal corresponding to data, a data address supply means (sequence memory) 10 for supplying a start address and output period data of one desired waveform data among a plurality of waveform data. , With the start address as the initial value,
Waveform memory 1 uses addresses that sequentially change according to the clock.
And an address generator 30 to be supplied to the address generator 30 and a counter means 60 for generating an output signal by counting a predetermined number of holding clocks determined according to the output period data. It is characterized by resetting.
【0007】[0007]
【実施例】図1は、本発明の一実施例である。波形メモ
リ1は、複数種類の波形データを記憶している。シーケ
ンス・メモリ10は、波形の出力順序を決める情報を記
憶している。この情報とは、各波形ごとの開始アドレス
及び出力期間データである。これら情報は、制御/演算
回路4からのアドレスをシーケンス・メモリ10が受け
ることによって出力される。制御/演算回路4は、また
動作の基準となるクロックを発生する。アドレス発生器
30は、波形メモリ1から波形データを読み出すときに
波形メモリ1に供給するアドレスを発生する。このとき
アドレス発生器30は、シーケンス・メモリ10から受
けた開始アドレスを初期値としてクロックに応じて順次
出力するアドレスを増加させていく。波形メモリから出
力された波形データは、アナログ・デジタル変換器3で
アナログ信号に変換された波形信号となる。出力期間デ
ータは、シーケンス・メモリ10から開始アドレスが出
力されるのと同時に出力される。カウンタ60は、出力
期間データを初期値としてクロックに応じて順次カウン
タの値を減少させていく。カウンタ60の値が’0’に
なるとカウンタ60はその出力信号であるキャリー信号
をラッチする。アドレス発生器30に新たな波形データ
の開始アドレスが再設定され、新たな波形信号が出力さ
れる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT FIG. 1 shows an embodiment of the present invention. The waveform memory 1 stores a plurality of types of waveform data. The sequence memory 10 stores information that determines the output order of waveforms. This information is the start address and output period data for each waveform. These pieces of information are output when the sequence memory 10 receives the address from the control / arithmetic circuit 4. The control / arithmetic circuit 4 also generates a clock serving as a reference for operation. The address generator 30 generates an address to be supplied to the waveform memory 1 when reading the waveform data from the waveform memory 1. At this time, the address generator 30 uses the start address received from the sequence memory 10 as an initial value and increases the addresses to be sequentially output according to the clock. The waveform data output from the waveform memory becomes a waveform signal converted into an analog signal by the analog / digital converter 3. The output period data is output at the same time as the start address is output from the sequence memory 10. The counter 60 sequentially decreases the value of the counter in accordance with the clock with the output period data as an initial value. When the value of the counter 60 becomes "0", the counter 60 latches the carry signal which is its output signal. The start address of new waveform data is reset in the address generator 30, and a new waveform signal is output.
【0008】図2及び3は、本発明におけるクロックが
低速及び高速の場合のタイミング・チャートをそれぞれ
示している。カウンタ60は、シーケンス・メモリ10
から受けた出力期間データに基づいて、アドレス発生器
30が終了アドレスを発生するクロックの1つ前のクロ
ックで、その値が’0’となり、それと同時にキャリー
信号を発生する。キャリー信号をフリップ・フロップ7
0がラッチし、破線25及び35の時点でクロックが立
ち上がると、アドレス発生器30及びカウンタ60にそ
れぞれ新しい開始アドレス及び出力期間データが供給さ
れる。2 and 3 show timing charts when the clock in the present invention is low speed and high speed, respectively. The counter 60 is the sequence memory 10
Based on the output period data received from the address generator 30, the address generator 30 generates a carry signal at the same time as the value "0" at the clock immediately before the clock at which the end address is generated. Carry signal is flip-flop 7
When 0 is latched and the clock rises at the points of broken lines 25 and 35, the address generator 30 and the counter 60 are supplied with new start address and output period data, respectively.
【0009】本発明によれば、出力期間データをカウン
トすることにより終了アドレスの発生が予めわかるの
で、アドレス発生器30に新たな開始アドレスを再設定
したときに遅延及び不安定状態が生じることはない。図
2及び3に示す実施例において、アドレス発生器30が
終了アドレスを発生する1つ前のクロックのカウンタの
値を’0’としているが、必要に応じて1つより前のク
ロックで’0’となるようにしても良い。また、’0’
以外の例えば’1’でャリー信号を発生するようにして
も良い。さらには、カウンタに設定する初期値を’0’
にして、出力期間データで指定する数値だけカウントす
るようにしても良い。According to the present invention, the generation of the end address can be known in advance by counting the output period data. Therefore, when a new start address is reset in the address generator 30, a delay and an unstable state will not occur. Absent. In the embodiments shown in FIGS. 2 and 3, the counter value of the clock immediately before the end address is generated by the address generator 30 is set to "0". 'May be used. Also, '0'
Other than the above, for example, the carrier signal may be generated by "1". Furthermore, the initial value set in the counter is "0".
Alternatively, only the numerical value designated by the output period data may be counted.
【0010】[0010]
【発明の効果】終了アドレスの発生が予めわかるので、
アドレス発生器が新たな波形データ開始アドレス再設定
する際に、そのタイミングが遅延及び不安定状態が生じ
ることはない。従って、クロックを高速化することがで
き、高周波数の任意波形を発生させることができる。Since the occurrence of the end address is known in advance,
When the address generator resets a new waveform data start address, its timing is not delayed and unstable. Therefore, the clock can be speeded up and a high-frequency arbitrary waveform can be generated.
【図1】本発明の任意波形発生器の一実施例である。FIG. 1 is an embodiment of the arbitrary waveform generator of the present invention.
【図2】本発明の任意波形器発生器において、クロック
が低速な場合のタイミング・チャート図である。FIG. 2 is a timing chart when the clock is low in the arbitrary waveform generator of the present invention.
【図3】本発明の任意波形器発生器において、クロック
が高速な場合のタイミング・チャート図である。FIG. 3 is a timing chart when the clock is high speed in the arbitrary waveform generator of the present invention.
【図4】従来の任意波形発生器の一実施例である。FIG. 4 is an example of a conventional arbitrary waveform generator.
【図5】従来の任意波形器発生器において、クロックが
低速な場合のタイミング・チャート図である。FIG. 5 is a timing chart when the clock is low in the conventional arbitrary waveform generator.
【図6】従来の任意波形器発生器において、クロックが
高速な場合のタイミング・チャート図である。FIG. 6 is a timing chart when the clock is high speed in the conventional arbitrary waveform generator.
1 波形メモリ 10 データ・アドレス供給手段 30 アドレス発生器 60 カウンタ手段 1 Waveform Memory 10 Data / Address Supplying Means 30 Address Generator 60 Counter Means
Claims (1)
に記憶し、該波形メモリにアドレスを供給して上記波形
データを順次読み出し、該波形データに対応する波形信
号を発生する任意波形発生器において、 上記複数の波形データの内の1つの波形データの開始ア
ドレス及び出力期間データを供給するデータ・アドレス
供給手段と、 上記開始アドレスを初期値とし、クロックに応じて順次
変化するアドレスを上記波形メモリに供給するアドレス
発生器と、 上記出力期間データに応じて決まる所定数だけ上記クロ
ックをカウントして出力信号を発生するカウンタ手段と
を具え、 上記出力信号によって上記アドレス発生器の初期値を再
設定することを特徴とする任意波形発生器。1. An arbitrary waveform generator that stores a plurality of defined waveform data in a waveform memory, supplies an address to the waveform memory to sequentially read the waveform data, and generates a waveform signal corresponding to the waveform data. Data address supplying means for supplying a start address and output period data of one of the plurality of pieces of waveform data, and an address which sequentially changes according to a clock with the start address as an initial value And an address generator for supplying an output signal and a counter means for generating an output signal by counting the clock by a predetermined number determined according to the output period data, and resetting the initial value of the address generator by the output signal. An arbitrary waveform generator characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10852792A JP2686582B2 (en) | 1992-04-01 | 1992-04-01 | Arbitrary waveform generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10852792A JP2686582B2 (en) | 1992-04-01 | 1992-04-01 | Arbitrary waveform generator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0635561A true JPH0635561A (en) | 1994-02-10 |
JP2686582B2 JP2686582B2 (en) | 1997-12-08 |
Family
ID=14487071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10852792A Expired - Lifetime JP2686582B2 (en) | 1992-04-01 | 1992-04-01 | Arbitrary waveform generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2686582B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111077354A (en) * | 2019-12-23 | 2020-04-28 | 中电科仪器仪表(安徽)有限公司 | Device and method for generating user-defined waveform based on FPGA |
-
1992
- 1992-04-01 JP JP10852792A patent/JP2686582B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111077354A (en) * | 2019-12-23 | 2020-04-28 | 中电科仪器仪表(安徽)有限公司 | Device and method for generating user-defined waveform based on FPGA |
Also Published As
Publication number | Publication date |
---|---|
JP2686582B2 (en) | 1997-12-08 |
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