JPH06350661A - 信号ポイントの配列選択方法 - Google Patents

信号ポイントの配列選択方法

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JPH06350661A
JPH06350661A JP6111742A JP11174294A JPH06350661A JP H06350661 A JPH06350661 A JP H06350661A JP 6111742 A JP6111742 A JP 6111742A JP 11174294 A JP11174294 A JP 11174294A JP H06350661 A JPH06350661 A JP H06350661A
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Abstract

(57)【要約】 【目的】 回転不変な多重レベル符号化変調方式を実現
する。 【構成】 Ｍ−ＰＳＫ又はＰＡＭのようなコンステレー
ションを数個のトレリスサブセットに区分し、この各ト
レリスサブセットをブロックサブセットに更に区分す
る。入力ビットは、コンステレーションから信号ポイン
トを選択するために符号化される。入力ビットの第１の
部分は差分符号化される。コンステレーションのトレリ
スサブセットを選択するために、入力ビットの第２の部
分は差分符号化ビットのうちの少なくとも一部と共にト
レリス符号化される。入力ビットの第３の部分（サブ符
号化ビットを除く）は、選択されたトレリスサブセット
からブロックサブセットを選択するためにブロック符号
化される。選択されたブロックサブセットから信号ポイ
ントを選択するために、入力ビットの第４の部分は残り
の差分符号化ビットと共に使用される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は例えば、衛星通信及び音
声帯域伝送（例えば、モデム）用途で有用な多重レベル
符号化変調に関する。
【０００２】
【従来の技術】本明細書で使用される“多重レベル符号
化変調”という用語は、入力ビットを、それぞれの冗長
符号を用いて個別に符号化された２個以上のグループに
分割する配列法を意味する。その後、音声帯域電話チャ
ネルのような通信チャネルにより伝送する所定の信号コ
ンステレーションからチャネル信号ポイントを選択する
ために、符号化ビットは連帯的に使用される。
【０００３】多重レベル符号化変調方法を採用する主な
利点は、符号複雑性及び復号化遅延に関する様々な制約
を満たす一方で、所望のレベルの誤り率性能又は“符号
化利得”を与える符号化方式の設計に大幅な柔軟性が与
えられることである。
【０００４】また、変調符号が、コンステレーションの
位相曖昧性による伝送信号ポイントの回転に対して不変
であることが望ましい。コンステレーションの位相曖昧
性に対応する位相角だけ各信号ポイントが回転された後
に、信号ポイントの有効配列が信号ポイントの別の有効
配列になる場合、符号は“回転不変性”であると言われ
る。このような回転後に符号が回転不変性でない場合、
受信機は信号ポイントに対応付けされたビットを受信で
きない。
【０００５】しかし、多重レベル符号で回転不変性を得
ることは困難であり、多量の符号化利得が必要な場合及
びコンステレーションが３個以上の位相曖昧性を有する
場合には特に困難である。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、３個以上の位相曖昧性を有するコンステレーション
で使用するのに適した回転不変性の多重レベル符号化変
調方式を提供することである。
【０００７】
【課題を解決するための手段】Ｍ−ＰＳＫ又はＱＡＭコ
ンステレーションのようなコンステレーションは最初
に、第１のサブセット群に区分され、次いで、各サブセ
ットをそれぞれの第２のサブセット群に区分する。区分
は、第１及び第２のサブセット群が同じ位相回転量に対
して不変であるように行われる。
【０００８】前記のような区分スキームを使用し、ま
た、第２の各サブセット群のサブセット内最小二乗ユー
クリッド距離（ＭＳＥＤ）が第１の各サブセット群のサ
ブセット内最小二乗ユークリッド距離よりも大きく、従
って、総コンステレーションの最小二乗ユークリッド距
離よりも大きくなるように区分が行われる本発明の実施
例では、回転不変性の多重レベル符号が供給され、入力
ビットはコンステレーションから信号ポイントを選択す
るために使用される。
【０００９】入力ビットの第１の部分は最初に差分的に
符号化される。差分符号化ビットの少なくとも一部と共
に、入力ビットの第２の部分は、コンステレーションの
第１のサブセット群から“トレリスサブセット”を選択
するために、トレリス符号化される。
【００１０】入力ビットの第３の部分（全ての差分符号
化ビットを除く）は、既に選択されたトレリスサブセッ
トの第２のサブセット群から“ブロックサブセット”を
選択するために、ブロック符号化される。入力ビットの
第４の部分は残りの差分符号化ビットと共に、選択され
たブロックサブセットから信号ポイントを選択するため
に使用される。
【００１１】
【実施例】以下、図面を参照しながら本発明を更に詳細
に説明する。
【００１２】図１及び図２は、本発明に従って構成され
た通信システムの送信機部分と受信機部分をそれぞれ示
す。図１において、データ源１０１（例えば、コンピュ
ータ端末）からのビットストリームはスクランブラ１０
２でクロック化される。スクランブラ１０２は常法によ
りビットをランダム化する。
【００１３】スクランブラ１０２から出力される直列的
なビットストリームは直列／並列変換器１０４に入力さ
れ、変換器１０４は並列出力ビットをエンコーダ１０６
に供給する。下記で説明するように、エンコーダ１０６
はビットを本発明に従って符号化する。エンコーダ１０
６からの出力信号ポイントは変調器１０８に入力され、
変調器１０８は、通信システムの受信機部分へ伝送する
ために信号ポイントを通信チャネル１１０へ変調出力す
る。
【００１４】エンコーダ１０６は差動エンコーダ１１２
（これは別名、Ｍｏｄ−４，Ｍｏｄ−８又はＭｏｄ−１
６差動エンコーダとも呼ばれる）を含む。差動エンコー
ダ１１２はチャネル１１０に伝送するために符号化すべ
き入力ビットを受信する。エンコーダ１０６はまた、ト
レリスエンコーダ１１４，ブロックエンコーダ１１６及
び２Ｎ次元コンステレーションマッパー１１８（ここ
で、Ｎは正の整数である）も有する。
【００１５】下記で詳細に説明するように、２Ｎ次元コ
ンステレーションは第１のトレリスサブセット群に区分
される。各群は次に多数のブロックサブセットに区分さ
れる。各トレリスサブセットのサブセット内最小二乗ユ
ークリッド距離（ＭＳＥＤ）が全体的コンステレーショ
ンの最小二乗ユークリッド距離（ＭＳＥＤ）よりも大き
くなるように区分が行われる。また、各ブロックサブセ
ットのサブセット内ＭＳＥＤは各トレリスサブセットの
サブセット内ＭＳＥＤよりも大きい。回転不変性が得ら
れるように、区分は、下記で説明する新規な方法により
行われる。
【００１６】差動エンコーダ１１２は、Ｎ個の２Ｄ信号
間隔の群毎に（２Ｎ次元信号間隔毎に）、直列／並列コ
ンバータ１０４からｍ1 ＋ｍ2 ＋ｍ3 ビット（同じビッ
トはデータ源１０１の出力のところにも図示されてい
る）を受信する。差動エンコーダ１１２（このエンコー
ダの動作については下記で詳細に説明する）は、コンス
テレーションの位相曖昧性の効果を除去するように動作
する。差動エンコーダ１１２の出力はそれぞれｍ1 ，ｍ
2 及びｍ3 ビットを有する３本のレールに区分される。
（エンコーダ１０６に入力される全てのビットが差動エ
ンコーダ１１２を通過するように図示されているが、選
択された特定の入力ビットだけが差動エンコーダにより
実際に処理される。この点については、下記の実施例で
更に詳細に説明する。）
【００１７】第１のレールのｍ1 ビットはトレリスエン
コーダ１１４に入り、ｍ1 ＋ｒ1 出力ビットになる。こ
のｍ1 ＋ｒ1 出力ビットは、トレリスサブセットＵn
（ここで、下付文字ｎは現行の２Ｎ次元信号間隔を示
す）を選択するために、コンステレーションマッパー１
１８のトレリスサブセットセレクタ１２０で使用され
る。第２のレールのｍ2 ビットはブロックエンコーダ１
１６に入る。このｍ2 ＋ｒ2出力ビットは更にトレリス
サブセットＵ2 から、コンステレーションマッパー１１
８のブロックサブセットセレクタ１２２においてブロッ
クサブセットＶ2 を選択する。
【００１８】差動エンコーダ１１２から出力される第３
のレールにおける残りのｍ3 ビットは符号化されないま
まの状態で残され、選択されたブロックサブセットＶn
から２Ｎ次元信号ポイントＱn を選択するために、コン
ステレーションマッパー１１８の信号ポイントセレクタ
１２４により受信される。次いで、選択された２Ｎ次元
信号ポイントは、チャネル１１０に伝送するために、パ
ルス波形フィルタ（図示されていない）及び変調器１０
８により常法通りに処理される。
【００１９】このスキームは“多重レベル”であると呼
ばれている。なぜなら、幾つかのビットはトレリスエン
コーダ１１４により符号化され、トレリスエンコーダ１
１４により符号化されない他のビットはブロックエンコ
ーダ１１６により符号化されるからである。
【００２０】図２は通信システムの受信点を示す。チャ
ネル１１０から受信される信号は最初に等化器／復調器
２００により処理される。等化器／復調器２００の出
力，〜Ｑn はチャネル障害２Ｎ次元信号ポイントであ
り、〜Ｑn は本発明に従って符号化するためにデコーダ
２０２（下記で詳細に説明する）に入力される。復号化
信号は並列／直列コンバータ２０４に出力され、デスク
ランブラ２０６により常法通りにデスクランブルされ、
そしてデータシンク２０８により受信される。
【００２１】デコーダ２０２はトレリスデコーダ２１
０，ブロックデコーダ２１２及び差動デコーダ２１４を
含む。チャネル障害２Ｎ次元信号ポイント〜Ｑn は最初
にトレリスデコーダ２１０に入る。トレリスデコーダ２
１０は、システムにおいてトレリス符号化ビットを復号
化するために使用されるタイプの常用のビタビ(Viterb
i)デコーダとして使用することができる。この場合、ト
レリス符号化されていないビットは符号化されていない
状態のまま残されるだけである。
【００２２】トレリスデコーダ２１０は、現行の２Ｎ次
元信号間隔ｎにおいてライン２１６に、推定トレリスサ
ブセット＾Ｕn-l を出力する。推定トレリスサブセット
＾Ｕn-l は、先行２Ｎ次元信号間隔ｎ−ｌにおいてトレ
リスサブセットセレクタ１２０により選択されたトレリ
スサブセットＵn-l に対応する。トレリスサブセット＾
Ｕn-l はライン２１６を介してブロックデコーダ２１２
に入力される。トレリスデコーダ２１０はライン２１８
を介してブロックデコーダ２１２へ受信信号ポイント〜
Ｑn-l も出力する。
【００２３】ブロックデコーダ２１２は好ましくは、常
用のビタビデコーダとして使用される。ブロックデコー
ダ２１２は、下記で詳細に説明するように、トレリスデ
コーダ２１０により識別されたトレリスサブセット＾Ｕ
n-l のブロックサブセットから（少し遅延した後）信号
ポイント＾Ｑn-l を識別する。ブロックデコーダ２１２
は、エンコーダ１０６により特定されるような、＾Ｑ
n-l に対応するｍ1 ，ｍ2 及びｍ3 ビットをライン２２
０，２２２及び２２４を介して出力する。その後、差動
デコーダ２１４は３個の入力ビット群ｍ1 ＋ｍ2 ＋ｍ3
を復号化し、そして、その出力ビットを並列／直列コン
バータ２０４へ入力する。
【００２４】図３は、０−７の符号が付与された８個の
２Ｄ信号ポイント（“シンボル”）を有する２次元（２
Ｄ）８−ＰＳＫコンステレーションを示す。８個のシン
ボルは４個サブセットＡ，Ｂ，Ｃ及びＤに区分され、各
サブセットは２個のシンボルを有する。サブセットＡは
シンボル０及び４を含み、サブセットＢはシンボル２及
び６を含む。以下同様である。
【００２５】最初に２Ｄ８−ＰＳＫコンステレーション
対を鎖状につなぎ、次いで、選択された３２個のポイン
トを除去することにより、３２ポイント点４Ｄ８−ＰＳ
Ｋコンステレーションが形成される。除去されたポイン
ト点は、第１のシンボルが偶数番号を有し、第２のシン
ボルが奇数番号を有するようなポイント及び第１のシン
ボルが奇数番号を有し、第２のシンボルが偶数番号を有
するようなポイント点である。
【００２６】図４はこの４Ｄ８−ＰＳＫコンステレーシ
ョンをサブセットに区分する方法を示す模式図である。
コンステレーションは先ず、４個のトレリスサブセット
Ｒ0，Ｒ1 ，Ｒ2 及びＲ3 に区分される。各トレリスサ
ブセットは図３の２個の２Ｄサブセットの２個のコンス
テレーションからなる。例えば、サブセットＲ0 は
（Ａ，Ａ）及び（Ｂ，Ｂ）からなり、サブセットＲ1 は
（Ｂ，Ａ）及び（Ａ，Ｂ）からなる。
【００２７】各トレリスサブセットは更に４個のブロッ
クサブセットＴ0 ，Ｔ1 ，Ｔ2 及びＴ3 に区分される。
２Ｄ８−ＰＳＫコンステレーションの各シンボルの振幅
が１に正規化される場合、４Ｄコンステレーションのサ
ブセット内ＭＳＥＤ値は例えば、１．１７である。各ト
レリスサブセットのサブセット内ＭＳＥＤ値は４であ
り、各ブロックサブセットのサブセット内ＭＳＥＤ値は
８である。
【００２８】前記の区分は次のような特性を有する。各
トレリスサブセットＲi は９０，１８０又は２７０度の
回転に対して不変である。すなわち、コンステレーショ
ンの位相曖昧性に対応するコンステレーションの回転に
より、有効トレリスサブセットは別の有効トレリスサブ
セットになる。各ブロックサブセットＴj は１８０度の
回転に対してだけ不変である。
【００２９】更に、Ｒi のＴj が４５，１３５，２２５
又は３１５度だけ回転された場合、時々、Ｔj は別のＲ
i のＴj になり、また、時々、別のＲi のＴj ´（ここ
で、ｊ´はｊと同一ではない）になる。例えば、図４を
参照しながら説明すれば、４５度回転した後、Ｒ0 のＴ
0 はＲ3 のＴ0 になるが、Ｒ2 のＴ0 はＲ1 のＴ1 にな
る。この後者の例から明らかなように、ブロックサブセ
ットＴj のこれらの特性の存在は、図４の４Ｄコンステ
レーションに直接基づく回転不変性多重レベルの設計に
問題を提起する。
【００３０】図４の４Ｄコンステレーションの４個のサ
ブセット区分を使用することにより、例えば、４Ｄ３２
状態レート１／２トレリスエンコーダ５００を図５に示
すように構成することができる。トレリスエンコーダ５
００は４Ｄ信号間隔当たり１ビットを受信し、２出力ビ
ットを生成する。この２出力ビットはトレリスサブセッ
トＲi を選択するのに使用される。Ｒi の下付文字ｉは
２個のトレリス出力ビット（上から下に読取られる）の
１０進相当値である。
【００３１】トレリスエンコーダ５００は５個の同一の
遅延要素を含む。この遅延要素は、排他的ＯＲゲート
（記号“＋”で示されている）により相互に接続され
る。各遅延要素は２Ｔ遅延（ここで、Ｔは２Ｄ信号間隔
である）を示す。ＩＥＥＥジャーナル・オン・セレクテ
ィッド・エリア・イン・コミニュケーションズ(IEEE Jo
urnal on Selected Area in Communications), Vol.7,
No.9（１９８９年１２月），１２８１〜１２９５頁に掲
載されたエル・エフ・ウエイ(L.F.Wei) の「多次元Ｍ−
ＰＳＫによる回転不変性トレリス符号化変調(Rotationa
lly Invariant Trellis-Coded Modulations with Multi
dimensional M-PSK)」と題する論文中に開示された原理
に従って、トレリスエンコーダ５００は回転不変に構成
される。
【００３２】１９９２年４月１６日に出願された米国特
許出願第０７／８６９，９８５号明細書に教示されてい
るように、トレリスエンコーダ５００はトレリス距離を
最大にするようにも設計される。本明細書で使用する
“トレリス距離”という用語は、トレリスエンコーダに
より識別されるトレリスサブセットの任意の２個の異な
る有効配列間のＭＳＥＤである。
【００３３】回転不変性が必須要件でなれれば、前記の
４Ｄ３２状態レート１／２トレリスエンコーダは図１の
トレリスエンコーダ１１４としても使用できる。この場
合、下記で詳細に説明するような所謂、二重パリティチ
ェック（ＤＰＣ）を使用し、ブロックエンコーダ１１６
を実現することができる。ＤＰＣは４Ｄ信号間隔毎に２
出力ビットを生成する。
【００３４】この２出力ビットは、トレリス符号化ビッ
トにより既に選択されたトレリスサブセットＲi のブロ
ックサブセットＴj を選択するのに使用される。しか
し、ここに記載したやり方を使用する場合、回転不変性
を得ることは非常に困難である。この困難性は、前記の
ブロックサブセットＴj の回転易変性により生じる。
【００３５】本発明によれば、先ず図４の４Ｄ３２状態
レート１／２トレリス符号を高次元の符号（この場合は
８Ｄ符号）に変換し、そのトレリスサブセット及びブロ
ックサブセットが同じ９０，１８０及び２７０度の回転
に対して不変であるようなやり方で、対応する高次元コ
ンステレーションを区分することにより、回転不変性を
得ることができる。
【００３６】図６は、図４の一対の３２ポイント４Ｄ８
−ＰＳＫコンステレーションを鎖状につなぐことにより
形成された２10ポイント８Ｄ８−ＰＳＫコンステレーシ
ョンを示す。この８Ｄコンステレーションは１６個の８
Ｄトレリスサブセット（Ｒi，Ｒj ）に区分される。各
サブセットは図４の４ＤトレリスサブセットＲi 及びＲ
j の連鎖である。各８Ｄトレリスサブセット（Ｒi ，Ｒ
j ）は４個のブロックサブセットＷ0 ，Ｗ1 ，Ｗ2 及び
Ｗ3 に更に区分される。ｉ及びｊの値に応じて、８Ｄト
レリスサブセットの４個のブロックサブセットは図７に
示されるように形成される。
【００３７】図７を参照する。（Ｒi ，Ｒj ）の各８Ｄ
ブロックサブセットＷq は４Ｄブロックサブセット（Ｔ
p ，Ｔq ）の４個の連鎖の合体である。ここで、Ｔp 及
びＴq はそれぞれＲi 及びＲj のサブセットである。ｉ
が｛０，１｝に属するか又はｊが｛２，３｝に属する場
合、サブセット（Ｒi ，Ｒj ）のサブセットＷq は参照
番号７００が付された群で示されるように構成される。
さもなければ、サブセット（Ｒi ，Ｒj ）は参照番号７
０２が付された群で示されるように構成される。（２個
の異なる構成ルールを使用する理由は下記で詳細に説明
する。）
【００３８】図６の８Ｄコンステレーションのサブセッ
ト内ＭＳＥＤは１．１７であり、そのトレリスサブセッ
ト（Ｒi ，Ｒj ）のサブセット内ＭＳＥＤは４であり、
また、そのブロックサブセットＷq のサブセット内ＭＳ
ＥＤは８である。
【００３９】図６及び図７の前記の区分は次のような別
の望ましい特性を有する。第１に、図４の４Ｄコンステ
レーションの区分と対照的に、各ブロックサブセットＷ
q は９０，１８０及び２７０度の回転に対して不変性で
ある。第２に、４５，１３５，２２５及び３１５度の何
れかの回転後の（Ｒi ，Ｒj ）の各Ｗq について、Ｗq
は異なる（Ｒi ，Ｒj ）のＷq になる。例えば、（Ｒ
0 ，Ｒ1 ）のＷ0 は４５，１３５，２２５又は３１５度
の回転後に（Ｒ3 ，Ｒ2 ）のＷ0 になる。
【００４０】別の例として、（Ｒ0 ，Ｒ2 ）のＷ0 は４
５，１３５，２２５又は３１５度の回転後に（Ｒ3 ，Ｒ
1 ）のＷ0 になる。８Ｄトレリスサブセット（Ｒi ，Ｒ
j ）の区分について図７に示されるような２組のルール
を使用しなかった場合、前記のような第２の特性は若干
のブロックサブセットについて有効ではない。これらの
特性は、下記の回転不変性の多重レベル符号を設計する
のに使用することが好ましい。
【００４１】図８は、図５の４Ｄ３２状態レート１／２
トレリスエンコーダを８Ｄトレリスエンコーダに変換す
る方法を示す。また、図８は、図１のエンコーダ１０６
を実現する、すなわち、変換された４Ｄトレリス符号に
基づく、エンコーダ８００の一例のブロック図である。
【００４２】エンコーダ８００は、Ｍｏｄ−８差動エン
コーダ１１２，４Ｄ３２状態レート１／２トレリスエン
コーダ、排他的ＯＲゲート８０２及びスイッチング回路
８０４を有するトレリスエンコーダ１１４，ブロックエ
ンコーダ１１６（２個の単一パリティチェックエンコー
ダＳＰＣ（ｋ，ｋ−１）８０６及び８０８を有する二重
パリティチェック（ＤＰＣ）エンコーダである），及び
８Ｄコンステレーションマッパー１１８を含む。コンス
テレーションマッパー１１８はトレリスサブセットセレ
クタ１２０，ブロックサブセットセレクタ１２２及びポ
イントセレクタ１２４を含む。
【００４３】エンコーダ８００は一般的に、８Ｄ信号間
隔毎に８入力ビットを受信する。しかし、ｋ個の８Ｄ信
号間隔毎に１回の間隔で、エンコーダ８００は６入力ビ
ットだけを受信する。この間隔では、ブロックエンコー
ダ１１６は入力ビットを全く受信しない。これが、各８
Ｄ信号間隔でＳＰＣ（ｋ，ｋ−１）への平均入力ビット
数が１−１／ｋだけである理由である。
【００４４】３種類の８ビットがＭｏｄ−８差動エンコ
ーダ１１２に対する入力に供給される。現行の８Ｄ信号
間隔における差動エンコーダへの３種類の入力ビットは
Ｉ２n ，Ｉ１n 及びＩ０n で示される。現行の８Ｄ信号
間隔における差動エンコーダからの３種類の出力ビット
はＩ２n ´，Ｉ１n ´及びＩ０n ´で示される。
【００４５】Ｍｏｄ−８差動エンコーダ１１２の関数
は、次の式、 Ｉ２n ´Ｉ１n ´Ｉ０n ´＝（Ｉ２n-4 ´Ｉ１n-4 ´Ｉ０n-4 ´＋Ｉ２n Ｉ１n Ｉ０n ）ｍｏｄ１０００base2 （式中、ｎ−４は先行８Ｄ信号間隔を示す。）により与
えられる。
【００４６】Ｍｏｄ−８差動エンコーダ１１２からの３
種類のビット出力のうちの一つはライン８１０を介して
８Ｄトレリスエンコーダ１１４に供給される。トレリス
エンコーダ１１４はエンコーダ８００に対する８入力ビ
ットのうちの別のビットをライン８１２を介して受信す
る。トレリスエンコーダ１１４の回転不変性を維持する
ために、ライン８１２で受信されたビットは、ライン８
１０で差分符号化されたビットと共にゲート８０２にお
いて“排他的ＯＲ”化される。
【００４７】次いで、トレリスエンコーダ１１４の４Ｄ
３２状態レート１／２トレリスエンコーダ５００はライ
ン８１０でデータビットを受信し、そして、ビットＸ１
n 及びＸ０n を出力する。これらは第１の４Ｄトレリス
サブセットＲi を特定するのに使用される。トレリスエ
ンコーダ５００はライン８１４で第２のビットを受信
し、そして、ビットＸ１n+2 及びＸ０n+2 を出力する。
これらは第１の４ＤトレリスサブセットＲj を特定する
のに使用される。
【００４８】トレリスエンコーダ１１４から出力される
４種類のビットＸ１n ，Ｘ０n ，Ｘ１n+2 及びＸ０n+2
は一緒になって、８Ｄトレリスサブセット（Ｒi ，Ｒ
j ）を識別する。前記の新規なトレリス符号化構成によ
れば、トレリスサブセットの有効配列がコンステレーシ
ョンの回転時に別の有効配列になり、また、有効配列に
付随する入力ビットは回転に無関係の受信機により回復
させることができる。
【００４９】エンコーダ８００により各８Ｄ間隔で受信
された残りの４種類の入力ビットのうちの２つはブロッ
クエンコーダ１１６への入力である。ここで重要なこと
は、これら２種類のビットが差分符号化されていないこ
とである。前記のように、ブロックエンコーダ１１６は
２個のＳＰＣエンコーダ８０６及び８０８からなるＤＰ
Ｃエンコーダである。ＳＰＣ符号のフレーム長さはｋビ
ットである。ここで、ｋの値は例えば４である。
【００５０】ｋ個の８Ｄ信号間隔における最初のｋ−１
個の８Ｄ信号間隔の各々について、各ＳＰＣエンコーダ
は１入力ビットを受信し、そして、このビットを出力へ
送出する。このフレームのｋ番目の８Ｄ信号間隔では、
ＳＰＣエンコーダは入力ビットを全く受信しないが、冗
長ビットを出力する。冗長ビットの値は、このフレーム
中に受信された先行のｋ−１入力ビットの排他的ＯＲに
等しい。
【００５１】ブロックエンコーダ１１６からの２ビット
出力は、トレリスサブセット（Ｒi，Ｒj ）のブロック
サブセットＷq （ここで、ｑは上から下に読み取られる
２ビットの１０進相当値である）を選択するために、ブ
ロックサブセットセレクタ１２２へ供給される。このブ
ロックサブセットの選択は、トレリスエンコーダから出
力された符号化ビット出力の２個の異なる群について及
びブロックエンコーダから出力された符号化ビットの同
一群について、コンステレーションの位相回転により、
２個の対応する選択されたブロックサブセットが相互に
関連される（すなわち、相互に得られる）ように行われ
る。
【００５２】ブロックサブセットＷq を選択する際のブ
ロックエンコーダ１１６の動作は図９の状態図からも理
解できる。フレームの先頭で、ブロックエンコーダ１１
６はプリセット状態０にされる。このフレームの第１の
８Ｄ間隔で受信された２入力ビットの値に応じて、ブロ
ックエンコーダ１１６は４種類の可能な次の状態０，
１，２及び３のうちの一つに行き、そして、トレリスサ
ブセットセレクタ１２０により識別されるトレリスサブ
セット（Ｒi ，Ｒj ）の４種類のブロックサブセットＷ
0 ，Ｗ1 ，Ｗ2 及びＷ3 のうちの対応するものを出力す
る。
【００５３】このフレームの第２の８Ｄ間隔中に、２入
力ビットの入力値及びこの間隔におけるプリセット状態
に応じて、ブロックエンコーダ１１６は再び４種類の可
能な次の状態のうちの一つの状態に行き、そして、４種
類のブロックサブセットのうちの対応する別のサブセッ
トを出力する。この処理は次のｋ−３間隔について反復
される。フレームの最後のｋ番目の間隔では、ブロック
エンコーダ１１６へ入力されるビットは存在しない。こ
の場合、ブロックエンコーダ１１６は２個の冗長ビット
の値により決定される次の状態（常に状態０に成る）及
び次いで現在の状態へ行き、そして対応するブロックサ
ブセットを出力する。
【００５４】図９の状態図の動作は次の実施例により例
証することができる。第１の８Ｄ間隔で受信された２ビ
ットの値が０１である場合、ブロックエンコーダ１１６
は現在の状態０から次の状態１に行き、そして、８Ｄブ
ロックサブセットＷ1 を出力する。第２の８Ｄ間隔にお
いて、２入力ビットの値が１０である場合、ブロックエ
ンコーダ１１６は現在の状態０から次の状態３に行き、
そして、８ＤブロックサブセットＷ2 を出力する。以
下、同様である。
【００５５】図９の同じ状態図は、受信信号ポイントを
復号化するために、ブロックデコーダ２１２（図２参
照）により使用される。前記のブロックサブセットＷq
の特性により、ブロックサブセットの有効配列は、コン
ステレーションの回転後も有効配列を維持する。実際、
ブロックサブセットの有効配列を示す状態図からの経路
及びその回転後の経路はこの場合は同一である。これ
は、トレリスサブセットをブロックサブセットに区分す
るために図７に示されるように、２個の異なる構成ルー
ルを使用することにより得られる。
【００５６】再び図８を参照する。選択されたブロック
サブセットＷq から８Ｄ信号ポイントＱn ＝（Ｐn ，Ｐ
n+1 ，Ｐn+2 ，Ｐn+3 ）（ここで、Ｐn ，Ｐn+1 ，Ｐ
n+2 ，Ｐn+3 は図３の２Ｄ８−ＰＳＫコンステレーショ
ンの記号である）を選択するために、ライン８２０及び
８２２の２個の残りのビット及びライン８２４及び８２
６の２個の異なる符号化ビットは、それぞれ８Ｄ信号間
隔で、コンステレーションマッパー１１８のポイントセ
レクタ１２４に供給される。
【００５７】この実施例では、図１においてｍ1 ，ｍ2
及びｍ3 として識別されるビット数は、各８信号間隔に
ついて、それぞれ２，２−２／Ｋ及び４である。
【００５８】回転不変性を保持するために、サブセット
Ｗq の信号ポイントは、信号ポイントの有効配列がコン
ステレーションの回転後も有効であるように選択されな
ければならない。図１０は、トレリスサブセットセレク
タ１２０及びブロックサブセットセレクタ１２２と共
に、前記のようなポイント選択を行うための、回路の一
例の第１の部分を示すブロック図である。この部分で
は、８Ｄコンステレーションマッピングは一対の４Ｄコ
ンステレーションマッピングに変換される。
【００５９】図１０において、８Ｄ／４Ｄコンステレー
ションマッピングコンバータ１０００はインバータ１０
０２，ＡＮＤゲート１００４及び１００６，Ｍｏｄ−４
加算器１００８及び排他的ＯＲゲート（“＋”で示され
る）を有する。ライン１０１０及び１０１２における加
算器１００８の出力ビットの値（上から下に読取る）
は、ライン１０１４及び１０６における入力ビットの値
（上から下に読取る）と、ライン１０１８及び１０２０
における入力ビットの値（左から右に読取る）のｍｏｄ
−４合計に等しい。
【００６０】８Ｄ／４Ｄコンステレーションマッピング
コンバータ１０００の出力ビットは２個の群｛Ｙ０n ，
Ｙ１n ，Ｙ２n ，Ｙ３n ，Ｙ４n ｝及び｛Ｙ０n+2 ，Ｙ
１n+ 2 ，Ｙ２n+2 ，Ｙ３n+2 ，Ｙ４n+2 ｝に分割され
る。各群は４Ｄポイント（Ｐn，Ｐn+1 ）又は（Ｐ
n+2 ，Ｐn+3 ）を選択するのに使用される。この選択は
下記で説明するように行われる。ビットＹ１n 及びＹ０
n は、図１１に従って４ＤトレリスサブセットＲi （こ
こで、ｉはビット対Ｙ１n Ｙ０n の１０進相当値であ
る）から４Ｄポイント（Ｐn ，Ｐn+1 ）を選択する。
【００６１】次いで、２個のシンボルＰn 及びＰn+1 の
それぞれは反時計方向にｒ・９０度（ここで、ｒはＹ３
n Ｙ２n の１０進相当値である）だけ回転される。次い
で、得られたシンボルＰn+1 はＹ４n ・１８０度だけ回
転される。ビットＹ０n ，Ｙ１n ，Ｙ２n ，Ｙ３n 及び
Ｙ４n の代わりに、ビットＹ０n+2 ，Ｙ１n+2 ，Ｙ２
n+2 ，Ｙ３n+2 及びＹ４n+2 をそれぞれ使用することに
より、同様な方法で、第２の４Ｄポイント，（Ｐn+2 ，
Ｐn+3 ）が得られる。
【００６２】本発明を４Ｄ３２状態１／２トレリスエン
コーダを使用する送信器の内容についてここまで説明し
てきたが、その他の回転不変性トレリスエンコーダも当
然使用できる。例えば、本発明の別の実施例では、図５
の３２状態トレリスエンコーダの代わりに、図１２の８
状態トレリスエンコーダ又は図１３の１６状態トレリス
エンコーダを使用することができる。これらの場合、性
能よりも低複雑性のほうが一層重要である。一方、高性
能を所望する場合、図１４の６４状態トレリスエンコー
ダの代わりに図５の３２状態トレリスエンコーダが使用
される。
【００６３】次に、図２のデコーダの動作を詳細に説明
する。送信器では、トレリス符号は８Ｄ符号であるが、
この８Ｄ符号は前記のような４Ｄ符号から変換される。
この場合、トレリスデコーダ２１０は４Ｄ符号の復号化
に使用されるものと同一である。トレリスデコーダ２１
０により行われる最初のステップは、４個のトレリスサ
ブセットＲ0 〜Ｒ3 の各々について、受信された４Ｄ信
号ポイントに対して最も近いサブセットの４Ｄ信号ポイ
ントを識別し、そして、これら２ポイント間の二乗ユー
クリッド距離を識別することである。
【００６４】その後、この情報（すなわち、信号ポイン
ト及び距離）は、トレリスデコーダ２１０の一部を形成
するビタビ(Viterbi) デコーダにより使用される。現行
の８Ｄ信号間隔ｎ（２個の４Ｄ間隔により生成）におけ
るトレリスデコーダの一方の出力（ライン２１６におけ
るもの）は推定８Ｄトレリスサブセット＾Ｕn-l （２個
の推定４Ｄトレリスサブセットにより生成）である。
【００６５】この推定８Ｄトレリスサブセット＾Ｕn-l
は、先行の８Ｄ信号間隔ｎ−１において送信器で選択さ
れた８ＤトレリスサブセットＵn-l に対応する。トレリ
スデコーダ２１０の他方の出力は遅延受信チャネル障害
８Ｄ信号ポイント〜Ｑn-l である。
【００６６】トレリスデコーダ２１０からの両出力はブ
ロックデコーダ２１２に供給される。ブロックデコーダ
２１２は８Ｄトレリスサブセット＾Ｕn-l から８Ｄ信号
ポイント＾Ｑn-l を識別する。ブロックデコーダ２１２
により行われる最初のステップは、識別トレリスサブセ
ット＾Ｕn-l の４個のブロックサブセットＷ0 〜Ｗ3の
各々について、受信された８Ｄ信号ポイント〜Ｑn-l に
最も近いブロックサブセットの８Ｄ信号ポイントを識別
し、そして、この２ポイント間の２乗ユークリッド距離
を識別することである。
【００６７】その後、この情報は常法通りに別のビタビ
デコーダにより使用される。これはブロックデコーダ２
１２により行われる第２のステップである。この第２の
ビタビデコーダは図９の状態ダイアグラムに従って動作
する。
【００６８】ブロックデコーダ２１２はライン２２０，
２２２及び２２４を介して、差動デコーダ２１４に、エ
ンコーダ１０６により特定されたような、＾Ｑn-l に対
応するｍ1 （＝２），ｍ2 （＝２−２／ｋ）及びｍ3
（＝４）ビットを出力する。次いで、差動デコーダ２１
４は、３個の入力ビット群ｍ1 ＋ｍ2 ＋ｍ3 を復号化
し、そして、出力ビットを並列／直列変換器２０４に供
給する。差動デコーダ２１４は常用の差動デコーダであ
り、その動作は差動エンコーダ１１２の逆である。
【００６９】図１５は、０〜１５の符号が付された１６
個のシンボルを有する２Ｄ１６−ＰＳＫコンステレーシ
ョンを示す。１６個のシンボルは４個のサブセットＡ，
Ｂ，Ｃ及びＤに区分けされる。各サブセットは４個のシ
ンボルを有する。サブセットＡはシンボル０，４，８及
び１２を含み、サブセットＢはシンボル２，６，１０及
び１４を含む。以下、同様である。
【００７０】その後、先ず一対の２Ｄ１６−ＰＳＫコン
ステレーションを鎖状につなぎ、次いで、１２８の選択
されたポイントを除去することにより１２８ポイント４
Ｄ１６−ＰＳＫコンステレーションが生成される。除去
されたポイントは、第１のシンボルが偶数番号であり第
２のシンボルが奇数であるもの及び第１のシンボルが奇
数番号であり第２のシンボルが偶数番号であるものであ
る。
【００７１】図１６は、この４Ｄ１６−ＰＳＫコンステ
レーションをサブセットに区分けする方法を示す。コン
ステレーションは先ず４個のサブセットＲ0 ，Ｒ1 ，Ｒ
2 及びＲ3 に区分けされる。各トレリスサブセットは図
１５の２個の２Ｄサブセットの２個の連鎖からなる。例
えば、サブセットＲ0 は（Ａ，Ａ）及び（Ｂ，Ｂ）から
なり、また、サブセットＲ2 は（Ｂ，Ａ）（Ａ，Ｂ）か
らなる。各トレリスサブセットは２個のブロックサブセ
ットＴ0 及びＴ1 に更に区分けされる。
【００７２】例えば、２Ｄ１６−ＰＳＫコンステレーシ
ョンのシンボルの振幅が１に正規化される場合、４Ｄコ
ンステレーションのサブセット内ＭＳＥＤ値は０．３で
ある。各トレリスサブセットのサブセット内ＭＳＥＤ値
は１．１７であり、各ブロックサブセットのサブセット
内ＭＳＥＤ値は２である。
【００７３】各トレリスサブセットＲi はｑ・４５度
（ここで、ｑ＝１，２，．．７である）の回転に対して
不変である。図１６の４Ｄコンステレーションの４個の
サブセット区分を使用することにより、８−ＰＳＫケー
スについて前記に説明したように、適当なトレリスエン
コーダを構成することができる。
【００７４】実際、図５及び１２〜１４に示される同じ
トレリスエンコーダをここで使用することができる。こ
のようなトレリスエンコーダは、４Ｄ信号間隔毎に１ビ
ットを受信し、トレリスサブセットＲi （この下付文字
ｉは２トレリス出力ビット（上から下に読取る）の１０
進相当値である）を選択するのに使用される２出力ビッ
トを生成する。
【００７５】各ブロックサブセットＴj は９０，１８０
及び２７０度の回転に対してだけ不変である。更に、Ｒ
i のＴj が２２．５度だけ回転される場合、Ｔj はとき
どき、別のＲi のＴj になり、また、ときどき別のＲi
のＴj ´（ここで、ｊ´はｊと同一ではない）になる。
【００７６】図３の８−ＰＳＫコンステレーションにつ
いて前記に説明したように、前記の４Ｄレート１／２ト
レリスエンコーダは、回転不変性が必須要件でなけれ
ば、４Ｄ１６−ＰＳＫコンステレーションについて図１
のトレリスエンコーダ１１４として直接使用することが
できる。この場合、ブロックエンコーダ１１６を実現す
るためにＳＰＣ符号が使用される。
【００７７】ＳＰＣは４Ｄ信号間隔毎に１つの出力ビッ
トを生成する。この出力ビットは、トレリス符号化ビッ
トにより既に選択されたトレリスサブセットＲi のブロ
ックサブセットＴj を選択するのに使用される。しか
し、前記のようなやり方を使用する場合、ブロックサブ
セットＴj の回転易変性のために、回転不変性を得るこ
とは非常に困難である。
【００７８】本発明によれば、先ず４Ｄトレリス符号を
高次元の符号（この場合、８Ｄ符号）に変換することに
より回転不変性を得ることができる。
【００７９】図１７は、図１６の一対の１２８ポイント
４Ｄ１６−ＰＳＫコンステレーションを鎖状につなぐこ
とにより生成された２14ポイント８Ｄ１６−ＰＳＫコン
ステレーションを示す。この８Ｄコンステレーションは
１６個の８Ｄトレリスサブセット（Ｒi ，Ｒj ）に区分
される。各サブセットは図１６の４Ｄトレリスサブセッ
トＲi 及びＲj である。各８Ｄトレリスサブセット（Ｒ
i ，Ｒj ）は２個のブロックサブセットＷ0 又はＷ1 に
更に区分される。ｉ及びｊの値に応じて、８Ｄトレリス
サブセットの２個のブロックサブセットは図１８に示さ
れるように生成される。
【００８０】図１８を参照する。（Ｒi ，Ｒj ）の各８
ＤブロックサブセットＷq は４Ｄブロックサブセット
（Ｔp ，Ｔq ）（ここで、Ｔp 及びＴq はそれぞれＲi
及びＲj のサブセットである）の２個のコンステレーシ
ョンの合体からなる。ｉが｛０，１｝又はｊが｛２，
３｝に属する場合、サブセット（Ｒi ，Ｒj ）のサブセ
ットＷq は参照符号１８００が付された群で示されるよ
うに構成される。さもなければ、サブセット（Ｒi ，Ｒ
j ）は参照符号１８０２が付された群で示されるように
構成される。
【００８１】図１８の８Ｄコンステレーションのサブセ
ット内ＭＳＥＤ値は０．３であり、そのトレリスサブセ
ット（Ｒi ，Ｒj ）のサブセット内ＭＳＥＤ値は１．１
７であり、そのブロックサブセットＷq のサブセット内
ＭＳＥＤ値は４である。図１６の４Ｄコンステレーショ
ンの区分と対照的に、各ブロックサブセットＷq はｑ・
４５度（ここで、ｑ＝１，２，．．７である）の回転に
対して不変性である。また、（Ｒi ，Ｒj ）の各Ｗq に
ついて、ｑ・４５＋２２．５度（ここで、ｑ＝０，１，
２，．．．７である）の回転後に、Ｗq は別の（Ｒi ，
Ｒj ）のＷq になる。
【００８２】図１９は変換された４Ｄトレリス符号に基
づいて、図１のエンコーダ１０６を実現するためのエン
コーダ１９００の一例のブロック図である。エンコーダ
１９００は差動エンコーダ１１２（例えば、Ｍｏｄ−１
６差動エンコーダ），４Ｄレート１／２トレリスエンコ
ーダ５００，排他的ＯＲゲート１９０２及びスイッチン
グ回路１９０４を有するトレリスエンコーダ１１４（又
は代わりに、図１２〜１４のトレリスエンコーダ），Ｓ
ＰＣ（ｋ，ｋ−１）エンコーダ８０６を有するブロック
エンコーダ１１６を含む。また、図１９には、８Ｄ／４
Ｄコンステレーションマッピングコンバータ１９０６も
図示されている。このマッピングコンバータ１９０６は
４Ｄコンステレーションマッパー（図示されていない）
に出力ビットを供給する。
【００８３】エンコーダ１９００の動作は図８のエンコ
ーダ８００の動作に類似している。例えば、エンコーダ
１９００は８Ｄ信号間隔毎に１２入力ビットを受信す
る。しかし、ｋ個信号間隔毎に１回の間隔で、エンコー
ダ１９００は１１入力ビットしか受信しない。この間隔
では、ブロックエンコーダ１１６は入力ビットを全く受
信しない。
【００８４】１２ビットのうちの４つはＭｏｄ−１６差
動エンコーダ１１２に対する入力として供給される。現
行の８Ｄ信号間隔におけるＭｏｄ−１６差動エンコーダ
に対する４つの入力ビットは図１９において、Ｉ３n ，
Ｉ２n ，Ｉ１n 及びＩ０n として示されている。現行の
８Ｄ信号間隔における差動エンコーダからの４種類のビ
ット出力はＩ３n ´，Ｉ２n ´，Ｉ１n ´及びＩ０n ´
として示されている。
【００８５】Ｍｏｄ−１６差動エンコーダ１１２の関数
は次式、 Ｉ３n ´Ｉ２n ´Ｉ１n ´Ｉ０n ´＝（Ｉ３n-4 ´Ｉ２n-4 ´Ｉ１n-4 ´Ｉ０n- 4 ´＋Ｉ３n Ｉ２n Ｉ１n Ｉ０n ）ｍｏｄ１０００base2 （式中、ｎ−４は各種の８Ｄ信号間隔を示す）により与
えられる。
【００８６】Ｍｏｄ−１６差動エンコーダ１１２からの
４種類のビット出力のうちの一つはライン１９０８を介
して８Ｄトレリスエンコーダ１１４に供給される。トレ
リスエンコーダ１１４は、エンコーダ１９００に対する
１２種類の入力ビットのうちの別の一つをライン１９０
０を介して受信する。トレリスエンコーダ１１４の回転
不変性を維持するために、ライン１９１０で受信された
ビットは、ライン１９０８における差分符号化ビットと
共にゲート１９０２で排他的ＯＲ化される。
【００８７】その後、トレリスエンコーダ１１４の４Ｄ
３２状態レート１／２トレリスエンコーダ５００はライ
ン１９０８のデータビットを受信し、ビットＹ１n 及び
Ｙ０n を出力する。このビットＹ１n 及びＹ０n は第１
の４ＤトレリスサブセットＲi を特定するのに使用され
る。トレリスエンコーダ５００はライン１９１０の第２
のビットを受信し、ビットＹ１n+1 及びＹ０n+2 を出力
する。
【００８８】このビットＹ１n+1 及びＹ０n+2 は第２の
４ＤトレリスサブセットＲj を特定するのに使用され
る。トレリスエンコーダ１１４からの４種類のビットＹ
１n ，Ｙ０n ，Ｙ１n+1 及びＹ０n+2 は一緒になって、
８Ｄトレリスサブセット（Ｒi，Ｒj ）を識別する。
【００８９】各８Ｄ間隔でエンコーダ１９００により受
信された残りの７種類の入力ビットのうちの一つはブロ
ックエンコーダ１１６に入力される。ここで重要なこと
は、このビットは差分符号化されていないことである。
前記のように、ブロックエンコーダ１１６は例えば、Ｓ
ＰＣ８０６である。このＳＰＣ符号はｋビットのフレー
ム長さを有する。ここで、例えばｋの値は４である。
【００９０】ｋ個の８Ｄ信号間隔のフレームにおける最
初のｋ−１個の８Ｄ信号間隔の各々について、エンコー
ダ８０６は１入力ビットを受信し、このビットを出力へ
通す。このフレームのｋ番目の８Ｄ信号間隔では、ＳＰ
Ｃエンコーダは入力ビットを全く受信しないが、冗長ビ
ットは出力する。この冗長ビットの値は、このフレーム
中に受信された先行するｋ−１個の入力ビットの排他的
ＯＲに等しい。従って、ＳＰＣエンコーダ８０６は８Ｄ
信号間隔毎に平均１−１／ｋビットを受信する。
【００９１】ブロックエンコーダ１１６から出力された
ビットは、トレリスサブセット（Ｒ i ，Ｒj ）のブロッ
クサブセットＷq を選択するの使用するための、８Ｄ／
４Ｄコンステレーションマッピングコンバータ１９０６
へ供給される。前記Ｗq のｑはブロックエンコーダから
出力されるビットの値である。この選択処理は、８Ｄ／
４Ｄコンステレーションマッピングコンバータ１９０６
及び後続の４Ｄコンステレーションマッパー（下記で説
明する）に組み込まれる。
【００９２】ブロックサブセットＷq を選択する際のブ
ロックエンコーダ１１６の動作も図２０の状態ダイヤグ
ラムから理解できる。（図２０の同じ状態ダイヤグラム
は受信信号ポイントを復号化するために、ブロックデコ
ーダ（図２参照）により使用される。）フレームの先頭
において、ブロックエンコーダ１１６は現行状態０の状
態にある。
【００９３】このフレームの第１の８Ｄ間隔で受信され
た入力ビットの値に応じて、ブロックエンコーダ１１６
は２種類の可能な次の状態０及び１のうちの一つに行
き、選択されたトレリスサブセット（Ｒi ，Ｒj ）の２
種類のブロックサブセットＷ0及びＷ1 のうちの対応す
る一方のサブセットを出力する。このフレームの第２の
８Ｄ間隔中に、入力ビットの値及びこの間隔の現行状態
に応じて、ブロックエンコーダ１１６は再び２種類の可
能な次の状態のうちの一つに行き、そして、２種類のブ
ロックサブセットのうちの対応する他方のサブセットを
出力する。
【００９４】この処理は次のｋ−３間隔について反復さ
れる。フレームの最後のｋ番目の間隔では、ビットはブ
ロックエンコーダ１１６に入力されない。その代わり
に、ブロックエンコーダ１１６は単一の冗長ビットの値
及びその後の現行状態により決定される次の状態（常に
状態０に成る）に行き、そして、対応するブロックサブ
セットを出力する。
【００９５】再び図１９を参照する。ライン１９１２，
１９１４，１９１６，１９１８，１９２０及び１９２２
における残りの６種類のビット及び各８Ｄ信号間隔にお
いてライン１９２４，１９２６及び１９２８の３種類の
差分符号化ビットは８Ｄ／４Ｄコンステレーションマッ
ピングコンバータ１９０６へ供給される。コンステレー
ションマッピングコンバータ１９０６は８Ｄコンステレ
ーションマッピングを一対の４Ｄコンステレーションマ
ッピングへ変換する。
【００９６】コンステレーションマッピングコンバータ
１９０６はＭｏｄ−４加算器１９３０及び１９３２，Ａ
ＮＤゲート１９３４及び１９３６，インバータ１９３
８，排他的ＯＲゲート及びＭｏｄ−８加算器１９４０を
含み、図１０のコンステレーションマッピングコンバー
タ１０００について説明した態様と同様な態様で動作す
る。
【００９７】この実施例では、図１でｍ1 ，ｍ2 及びｍ
3 として識別された番号ビットは、８Ｄ信号間隔につい
てそれぞれ２，１−１／ｋ及び９である。
【００９８】コンステレーションマッピングコンバータ
１９０６の出力ビットは、｛Ｙ０n，Ｙ１n ，Ｙ２n ，
Ｙ３n ，Ｙ４n ，Ｙ５n ，Ｙ６n ｝及び｛Ｙ０n+2 ，Ｙ
１n+2 ，Ｙ２n+2 ，Ｙ３n+2 ，Ｙ４n+2 ，Ｙ５n+2 ，Ｙ
６n+2 ｝の２つの群に分割される。各群は下記で説明す
るように、４Ｄポイントを選択するために使用される。
この２つの４Ｄポイントは８ＤポイントＱn ＝（Ｐn ，
Ｐn+1 ，Ｐn+2 ，Ｐn+3 ）（ここで、Ｐn ，Ｐn+1 ，Ｐ
n+2 ，Ｐn+3 は図１５の２Ｄ１６−ＰＳＫコンステレー
ションのシンボルである）を生成する。
【００９９】４Ｄポイントの選択は次のように行われ
る。ビットＹ１n 及びＹ０n は図１１による４Ｄトレリ
スサブセットＲi （ここで、ｉはビット対Ｙ１n Ｙ０n
の１０進相当値である）から４Ｄポイント（Ｐn ，Ｐ
n+1 ）を選択する。次いで、シンボルＰn 及びＰn+1 の
各々はｒ・４５度（ここで、ｒはＹ４n Ｙ３n Ｙ２n の
１０進相当値である）だけ反時計方向に回転される。
【０１００】次いで、得られたシンボルＰn+1 はｓ・９
０度（ここで、ｓはＹ６n Ｙ５n の１０進相当値であ
る）だけ反時計方向に回転される。ビットＹ０n ，Ｙ１
n ，Ｙ２n ，Ｙ３n ，Ｙ４n ，Ｙ５n 及びＹ６n の代わ
りに、ビットＹ０n+2 ，Ｙ１n+ 2 ，Ｙ２n+2 ，Ｙ３
n+2 ，Ｙ４n+2 ，Ｙ５n+2 及びＹ６n+2 をそれぞれ使用
することにより同様な方法で第２の４Ｄポイント（Ｐ
n+2 ，Ｐn+3 ）が得られる。
【０１０１】最初の実施例におけるように、８Ｄ／４Ｄ
コンステレーションマッピングコンバータ及び４Ｄコン
ステレーションマッパーは、１６−ＰＳＫコンステレー
ションのｑ・２２．５度回転後も信号ポイントの有効配
列が有効なままの状態を維持するように構成される。
【０１０２】チャネル１１０を介してエンコーダ１９０
０から受信された信号の復号化における、図２のデコー
ダ２０２の動作は８−ＰＳＫの実施例について説明した
動作と同様である。この実施例では、ブロックデコーダ
２１２は復号化動作を行うために、図２０に示された状
態ダイヤグラムを使用する。
【０１０３】図２１は９６個のシンボルを有する２ＤＱ
ＡＭコンステレーションを示す。このシンボルは４個の
２ＤトレリスサブセットＡ，Ｂ，Ｃ及びＤに区分され
る。各トレリスサブセットは下付文字０又は１で示され
る２個のブロックサブセットに更に区分される。例え
ば、サブセットＡはブロックサブセットＡ0 とＡ1 に区
分される。
【０１０４】コンステレーション内の各２Ｄシンボルは
７種類のビットＺ６n ，Ｚ５n ，Ｚ４n ，Ｚ３n ，Ｚ２
n ，Ｚ１n 及びＺ０n により唯一的に識別される。ビッ
トＺ２n Ｚ１n Ｚ０n は図２２のテーブルに示されるよ
うに、シンボルが属する２Ｄブロックサブセットを識別
する。ビットＺ６n Ｚ５n Ｚ４n Ｚ３n はブロックサブ
セット内のシンボルを特定する。
【０１０５】次いで、先ず一対の２Ｄ９６−ＱＡＭコン
ステレーションを鎖状につなぎ、次いで、選ばれたポイ
ントを除去することにより２13ポイント４Ｄ９６−ＱＡ
Ｍコンステレーションが生成される。除去すべきポイン
トは好ましくは、コンステレーションマッピングを単純
なままに維持しながら一層のエネルギーを必要とするよ
うなポイントを除去するように選択する。図２３はこの
４Ｄ９６−ＱＡＭコンステレーションをサブセットに区
分する方法を示す。
【０１０６】コンステレーションは先ずＲ0 〜Ｒ7 の８
種類の４Ｄトレリスサブセットに区分される。各４Ｄト
レリスサブセットは図２１の２個の２Ｄサブセットの２
個のコンステレーションからなる。例えば、サブセット
Ｒ0 は（Ａ，Ａ）及び（Ｂ，Ｂ）からなり、サブセット
Ｒ2 は（Ａ，Ｂ）及び（Ｂ，Ａ）からなる。各４Ｄサブ
セットは４種類の４ＤブロックサブセットＴ0 ，Ｔ1 ，
Ｔ2 及びＴ3 に更に区分される。４Ｄコンステレーショ
ンのサブセット内ＭＳＥＤ値は例えば４である。各トレ
リスサブセットのサブセット内ＭＳＥＤ値は１６であ
り、各ブロックサブセットのサブセット内ＭＳＥＤ値は
３２である。
【０１０７】上記の区分は次のような特性を有する。各
トレリスサブセットＲi は１８０度の回転に対して不変
性である。各ブロックサブセットＴj は９０，１８０又
は２７０度の回転に対して不変性ではない。更に、Ｒi
のＴj が９０度だけ時計方向に回転される場合、Ｔj は
ときどき別のＲi のＴj になり、また、ときどき別のＲ
i のＴj ´（ここで、ｊ´はｊと同一ではない）にな
る。
【０１０８】例えば、図２３を参照すると、Ｒ0 のＴ0
は９０度時計方向に回転した後、Ｒ4 のＴ0 になるが、
Ｒ5 のＴ0 はＲ1 のＴ1 になる。ブロックサブセットＴ
j のこれらの特性は図２３の４Ｄコンステレーションに
直接基づく回転不変性多重レベル符号化システムの設計
に問題を有する。
【０１０９】回転不変性が必須要件でなければ、例え
ば、下記の図２７〜２９で説明するような４Ｄレート２
／３トレリス符号化は図１のトレリスエンコーダ１１４
として使用できる。この場合、下記で詳細に説明するＤ
ＰＣ符号はブロックエンコーダ１１６を実現するために
使用できる。ＤＰＣは４Ｄ信号間隔ごとに２つの出力ビ
ットを生成する。
【０１１０】この２つの出力ビットは、トレリス符号化
ビットにより先に選択されたトレリスサブセットＲi の
ブロックサブセットＴj を選択するのに使用される。し
かし、前記のやり方を使用する場合、回転不変性を得る
ことは非常に困難である。この困難性は、前記のブロッ
クサブセットＴj の回転易変性により生じる。
【０１１１】本発明によれば、先ず図２７〜２９の４Ｄ
レート２／３トレリス符号を高次元の符号（この場合は
８Ｄ符号）に変換することにより回転不変性を得ること
ができる。高次元の符号に変換することにより、ブロッ
ク符号化すべきビットを差分符号化する必要性が全く無
くなる。
【０１１２】図２４は一対の図２３の２13ポイント４Ｄ
９６−ＱＡＭコンステレーションを鎖状につなぐことに
より生成された２26ポイント８Ｄ９６−ＱＡＭコンステ
レーションを示す。この８Ｄコンステレーションは６４
個の８Ｄトレリスサブセット（Ｒi ，Ｒj ）に区分され
る。各サブセットは図２３の４ＤトレリスサブセットＲ
i 及びＲj の連鎖である。各８Ｄトレリスサブセット
（Ｒi ，Ｒj ）は４個のブロックサブセットＷ0 ，Ｗ
1 ，Ｗ2 又はＷ3 に更に区分される。ｉ及びｊの値に応
じて、図２５に示されるように、８Ｄトレリスサブセッ
トの４種類のブロックサブセットが生成される。
【０１１３】図２５を参照する。（Ｒi ，Ｒj ）の各８
ＤブロックサブセットＷq は４Ｄブロックサブセット
（Ｔp ，Ｔq ）（ここで、Ｔp 及びＴq はそれぞれＲi
及びＲj のサブセットである）の４個の連鎖の合体から
なる。図示されているように、ｉが｛０，１，２，３｝
又はｊが｛４，５，６，７｝に属する場合、サブセット
（Ｒi ，Ｒj ）のサブセットＷq は参照符号２５００が
付された群に構成される。さもなければ、図示されてい
るように、サブセット（Ｒi ，Ｒj ）のサブセットＷq
は参照符号２５０２が付された群に構成される。
【０１１４】図２４の８Ｄコンステレーションのサブセ
ット内ＭＳＥＤ値は４であり、そのトレリスサブセット
（Ｒi ，Ｒj ）のサブセット内ＭＳＥＤ値は１６であ
り、そのブロックサブセットＷq のサブセット内ＭＳＥ
Ｄ値は３２である。
【０１１５】図２４及び２５の前記の区分は図２３の４
Ｄコンステレーションの区分と対比して、各ブロックサ
ブセットＷq が１８０度の回転に対して不変性であると
いう望ましい特性を有する。更に、（Ｒi ，Ｒj ）のサ
ブセットＷq が９０度又は２７０度だけ回転された場
合、このサブセットは別の（Ｒi ，Ｒj ）のサブセット
Ｗq になる。
【０１１６】８Ｄトレリスサブセット（Ｒi ，Ｒj ）の
区分に図２５に示されたような２組みのルールを使用し
なかった場合、この後者の特性は若干のブロックサブセ
ットについては有効とはならない。この特性及び１８０
度の回転に対して不変性という特性は、下記の説明する
回転不変性多重レベル符号の設計の都合良く使用され
る。
【０１１７】図２６は、変換された８Ｄトレリス符号に
基づく、図１のエンコーダ１０６を実現するためのエン
コーダの一例を示すブロック図である。エンコーダ２６
００はＭｏｄ−４差動エンコーダ１１２，４Ｄレート２
／３トレリスエンコーダ２６０２、排他的ＯＲゲート２
６０３及びスイッチング回路２６０４を有するトレリス
エンコーダ１１４，２個のＳＰＣ（ｋ，ｋ−１）エンコ
ーダ８０６及び８０８を有するブロックエンコーダ１１
６，及び８Ｄ／４Ｄコンステレーションマッピングコン
バータ２６１０を含む。コンステレーションマッピング
コンバータ２６１０はＡＮＤゲート２６１２，インバー
タ２６１４及び排他的ＯＲゲートを含む。
【０１１８】エンコーダ２６００は一般的に、８Ｄ信号
間隔毎に２４個の入力ビットを受信する。しかし、ｋ個
の信号間隔毎に１回の間隔で、エンコーダ２６００は２
２個の入力ビットしか受信しない。この間隔では、ブロ
ックエンコーダ１１６は入力ビットを全く受信しない。
現行の８Ｄ信号間隔における差動エンコーダ１１２に対
する２つの入力ビットはＩ１n 及びＩ０n として示され
ている。現行の８Ｄ信号間隔における差動エンコーダか
らの２つのビット出力はＩ１n ´及びＩ０n ´として示
されている。
【０１１９】Ｍｏｄ−４差動エンコーダ１１２の関数は
次式、 Ｉ１n ´Ｉ０n ´＝（Ｉ１n-4 ´Ｉ０n-4 ´＋Ｉ１n Ｉ０n ）ｍｏｄ１０００ba se2 （式中、ｎ−４は先行８Ｄ信号間隔を示す）により与え
られる。
【０１２０】Ｍｏｄ−４差動エンコーダ１１２からの２
つのビット出力のうちの一方はライン２６１２を介して
８Ｄトレリスエンコーダ１１４に供給される。トレリス
エンコーダ１１４はライン２６１４，２６１６及び２６
１８で別の３種類の入力ビットを受信する。トレリスエ
ンコーダ１１４の回転不変性を維持するために、ライン
２６１６で受信されたビットは、ライン２６１２の差分
符号化ビットと共にゲート２６０３で排他的ＯＲ化され
る。
【０１２１】その後、トレリスエンコーダ１１４（図２
７〜２９に示されるようなもの）の４Ｄレート２／３ト
レリスエンコーダ２６０２はライン２６１２及び２６１
４からデータビットを受信し、そして、Ｙ２n ，Ｙ１n
及びＹ０n を出力する。これらは第１の４Ｄトレリスサ
ブセットＲi （ここで、ｉは出力ビットパターンＹ２n
Ｙ１n Ｙ０n の１０進相当値である）を特定するのに使
用される。トレリスエンコーダ２６０２はライン２６１
６及び２６１８から第２のビット組を受信し、ビットＹ
２n+2 ，Ｙ１n+2 及びＹ０n+2 を出力する。
【０１２２】これらは第２の４ＤトレリスサブセットＲ
j を特定するのに使用される。トレリスエンコーダ１１
４から出力される６種類のビットＹ２n ，Ｙ１n ，Ｙ０
n ，Ｙ２n+2 ，Ｙ１n+2 及びＹ０n+2 は一緒になって８
Ｄトレリスサブセット（Ｒi，Ｒj ）を識別する。前記
の新規なトレリス符号化構成によれば、トレリスサブセ
ットの有効配列はコンステレーションが９０，１８０又
は２７０度回転したときでも確実に別の有効な配列にな
り、また、有効配列に関連する入力ビットは回転の受信
機無関係性により確実に回復できる。
【０１２３】図２７〜２９のトレリスエンコーダはま
た、図５のトレリスエンコーダについて前記で説明した
ように、トレリス距離を最大にするように設計される。
【０１２４】再び図２６を参照する。エンコーダ２６０
０により各８Ｄ間隔で受信された２４個の入力ビットの
うちの２つはブロックエンコーダ１１６に入力される。
ここで重要なことは、これら２つのビットは差分符号化
されていないことである。前記のように、ブロックエン
コーダ１１６は、２つのＳＰＣ（ｋ，ｋ−１）エンコー
ダ８０６及び８０８からなるＤＰＣエンコーダである。
ＳＰＣ符号のフレーム長さはｋビットである。ここで、
ｋの値は例えば、４である。
【０１２５】ｋ個の８Ｄ信号間隔のフレームにおける最
初のｋ−１個の８Ｄ信号間隔の各々について、各ＳＰＣ
エンコーダは１つの入力ビットを受信し、このビットを
出力へ通す。このフレームにおけるｋ番目の８Ｄ信号間
隔では、ＳＰＣエンコーダは入力ビットを全く受信しな
いが、冗長ビットは出力する。この冗長ビットの値は、
このフレーム中に受信された先行のｋ−１個の入力ビッ
トの排他的ＯＲ化値に等しい。従って、各ＳＰＣエンコ
ーダはライン２６１７又は２６１９を介して、８Ｄ信号
間隔において平均して１−１／ｋビットを受信する。
【０１２６】ブロックエンコーダ１１６からの２つのビ
ット出力はコンステレーションマッピングコンバータ２
６１０に供給され、そして、選択されたトレリスサブセ
ット（Ｒi ，Ｒj ）のブロックサブセットＷq （ここ
で、ｑはＤＰＣエンコーダからの２つの出力ビット（上
から下へ読取る）のパターンの１０進相当値である）を
選択するのに使用される。
【０１２７】ブロックサブセットＷq の選択におけるブ
ロックエンコーダ１１６の動作は図９の状態ダイヤグラ
ムからも理解できる。フレームの先頭において、ブロッ
クエンコーダ１１６は現行状態０に置かれる。フレーム
の第１の８Ｄ間隔で受信された２つの入力ビットの値に
応じて、ブロックエンコーダ１１６は、４種類の可能な
次の状態０，１，２及び３のうちの一つに行き、そし
て、選択されたトレリスサブセット（Ｒi ，Ｒj ）の４
種類のブロックサブセットＷ0 ，Ｗ1 ，Ｗ2 及びＷ3 の
うちの対応する一つ（図１のトレリスサブセットセレク
タ１２０により識別される）を出力する。
【０１２８】このフレームの第２の８Ｄ間隔中に、２つ
の入力ビットの入力値及びこの間隔における現行状態に
応じて、ブロックエンコーダ１１６は４種類の可能な次
の状態のうちの一つに行き、そして、４種類のブロック
サブセットのうちの別の対応する一つを出力する。この
処理は次のｋ−３間隔について繰り返される。フレーム
の最後のｋ番目の間隔では、ブロックエンコーダ１１６
へのビット入力は存在しない。この場合、ブロックエン
コーダ１１６は２つの冗長ビットの値及び現行状態によ
り決定される次の状態（常に状態０に成る）に行き、そ
して、対応するブロックサブセットを出力する。
【０１２９】符号２６２０及び２６２１で示されるライ
ン群及びライン２６２４の残りのビット及びライン２６
２６の差分符号化ビットは選択されたブロックサブセッ
トから８Ｄポイントを選択するのに使用される。このポ
イント選択処理は、トレリスサブセット選択及びブロッ
クサブセット選択と共に、８Ｄ／４Ｄコンステレーショ
ンマッピングコンバータ２６１０及び図３０に示された
４Ｄ／２Ｄコンステレーションマッピングコンバータに
より一緒に行うことができる。
【０１３０】８Ｄ／４Ｄコンステレーションマッピング
コンバータ２６１０は８Ｄコンステレーションマッピン
グを一対の４Ｄコンステレーションマッピングへ変換す
る。コンステレーションマッピングコンバータ２６１０
は図１０のコンステレーションマッピングコンバータ１
０００について説明した態様と同様な態様で動作する。
８Ｄ／４Ｄコンステレーションマッピングコンバータ２
６１０の出力ビットは２つの群に分割される。
【０１３１】第１の群は下付文字ｎ（例えば、Ｙ０n ，
Ｙ１n ）を有する１２のビットを含み、第２の群は下付
文字ｎ＋２（例えば、Ｙ０n+2 ，Ｙ１n+2 ）を有する１
２のビットを含む。
【０１３２】８Ｄ／４Ｄコンステレーションマッピング
コンバータ２６１０から出力された各ビット群は、時間
順序通りに、図３０に示された４Ｄ／２Ｄコンステレー
ションマッピングコンバータ３０００の入力へ供給され
る。コンステレーションマッピングコンバータ３０００
はビットコンバータ３００２，分数ビットエンコーダ３
００４及び排他的ＯＲゲート３００６を含む。
【０１３３】ビットコンバータ３００２は４つのビット
Ｙ３n ，Ｙ２n ，Ｙ１n 及びＹ０nを受信し、そして、
これらを図３１にしめされたテーブルに従って４つの出
力ビットへ変換する。分数ビットエンコーダ３００４は
３つのビットＹ１２n ，Ｙ１１n 及びＹ１０n を図３２
に示されたテーブルに従って符号化し、４つのビットを
出力する。コンステレーションマッピングコンバータ３
０００の出力は２つの群にグループ化される。各群は図
２１及び２２に示された２Ｄ９６−ＱＡＭコンステレー
ションマッパーに供給される。
【０１３４】８Ｄ／４Ｄコンステレーションマッピング
コンバータ２６１０，４Ｄ／２Ｄコンステレーションマ
ッピングコンバータ３０００及び図２１及び２２に示さ
れた２Ｄ９６−ＱＡＭコンステレーションマッパーは相
互に一緒に、しかも、図２６の差動エンコーダ１１２，
トレリスエンコーダ１１４及びブロックエンコーダ１１
６と共に設計される。これにより、信号ポイントの有効
配列は、コンステレーションの位相対称性に対応する位
相角度だけ回転された後、確実に信号ポイントの別の有
効配列になる。また、これにより同様に、送信器におけ
る有効配列に関連する入力ビットはこのような回転後に
受信機で確実に回復させることもできる。
【０１３５】この実施例では、図１でｍ1 ，ｍ2 及びｍ
3 として識別される番号ビットは各８Ｄ信号間隔につい
てそれぞれ４，２−２／ｋ及び１８である。
【０１３６】チャネル１１０を介してエンコーダ２６０
０から受信された信号を復号化する際の図２のデコーダ
２０２の動作は８−ＰＳＫの実施例について説明した動
作と類似している。この実施例では、ブロックエンコー
ダ２１２は復号化動作を行うために、図９に示された状
態ダイヤグラムを使用する。
【０１３７】以上、特定の実施例について説明してきた
が、その他の変更例も当然実施できる。例えば、本発明
により構成された符号の３種類の実施例について説明し
たが、その他のこのような符号も容易に構成することが
できる。また、異なるサイズのコンステレーション及び
異なる数の位相曖昧性も使用でき、更に、各信号間隔に
ついて異なる数の入力ビットも使用できる。更に別の実
施例では、コンステレーションは常用のコンステレーシ
ョン整形技法を用いて生成することもできる。
【０１３８】
【発明の効果】以上説明したように、本発明によれば、
多重レベル符号で回転不変性が得られる。特に、多量の
符号化利得が必要な場合及びコンステレーションが３以
上の位相曖昧性を有する場合にも回転不変性が得られ
る。
【図面の簡単な説明】
【図１】本発明により構成された通信システムの送信器
部分のブロック図である。
【図２】本発明により構成された通信システムの受信器
部分のブロック図である。
【図３】図１の送信器で使用される２次元（２Ｄ）８−
ＰＳＫコンステレーションの模式図である。
【図４】本発明の実施例で使用される４次元（４Ｄ）８
−ＰＳＫコンステレーションをサブセットに区分する方
法を示す模式図である。
【図５】図１の送信器のトレリスエンコーダ一例の模式
的ブロック図である。
【図６】本発明の実施例で使用される８次元（８Ｄ）８
−ＰＳＫコンステレーションをサブセットに区分する方
法を示す模式図である。
【図７】図６のブロックサブセットの生成方法を示す模
式図である。
【図８】図６のコンステレーションと共に使用するため
の図１のエンコーダの一例のブロック図である。
【図９】図８のブロックエンコーダにより実現される状
態遷移図である。
【図１０】図８のコンステレーションマッパーで使用す
るための８Ｄ／４Ｄコンステレーションマッピングコン
バータの模式的ブロック図である。
【図１１】図８のコンステレーションマッパーにおいて
４Ｄコンステレーションマッピングを実現するのに使用
されるテーブルの表図である。
【図１２】図５のトレリスエンコーダ別の実施例を示す
模式的ブロック図である。
【図１３】図５のトレリスエンコーダ別の実施例を示す
模式的ブロック図である。
【図１４】図５のトレリスエンコーダ別の実施例を示す
模式的ブロック図である。
【図１５】図１の送信器で使用される２Ｄ１６−ＰＳＫ
コンステレーションを示す模式図である。
【図１６】４Ｄ１６−ＰＳＫコンステレーションをサブ
セットに区分する方法を示す模式図である。
【図１７】８Ｄ１６−ＰＳＫコンステレーションをサブ
セットに区分する方法を示す模式図である。
【図１８】図１７のコンステレーションのブロックサブ
セットの生成方法を示す模式図である。
【図１９】図１７のコンステレーションと共に使用する
ための図１のエンコーダの一例の部分的な模式的ブロッ
ク図である。
【図２０】図１９のブロックエンコーダにより実現され
る状態遷移図である。
【図２１】図１の送信器で使用される２Ｄ９６−ＱＡＭ
コンステレーションの模式図である。
【図２２】図２１の２Ｄコンステレーションマッピング
におけるブロックサブセットの選択を実現するのに使用
されるテーブルの表図である。
【図２３】４Ｄ９６−ＱＡＭコンステレーションをサブ
セットに区分する方法を示す模式図である。
【図２４】８Ｄ９６−ＱＡＭコンステレーションをサブ
セットに区分する方法を示す模式図である。
【図２５】図２４のコンステレーションのブロックサブ
セットの生成方法を示す模式図である。
【図２６】図２４のコンステレーションと共に使用ため
の図１のエンコーダの一例の部分的な模式的ブロック図
である。
【図２７】図１の送信器で使用するのに適したトレリス
エンコーダの一例の模式的ブロック図である。
【図２８】図１の送信器で使用するのに適したトレリス
エンコーダの一例の模式的ブロック図である。
【図２９】図１の送信器で使用するのに適したトレリス
エンコーダの一例の模式的ブロック図である。
【図３０】４Ｄ／２Ｄコンステレーションマッピングコ
ンバータの一例のブロック図である。
【図３１】図３０のビットコンバータを実現するための
テーブルの表図である。
【図３２】図３０の分数ビットエンコーダを実現するた
めのテーブルの表図である。
【符号の説明】
１０１ データ源 １０２ スクランブラ １０４ 直列／並列変換器 １０６ エンコーダ １０８ 変調器 １１０ 通信チャネル １１２ 差動エンコーダ １１４ トレリスエンコーダ １１６ ブロックエンコーダ １１８ ２Ｎ次元コンステレーションマッパー １２０ トレリスサブセットセレクタ １２２ ブロックサブセットセレクタ １２４ ポイントセレクタ ２００ 等化器／復調器 ２０２ デコーダ ２０４ 並列／直列コンバータ ２０６ デスクランブラ ２０８ データシンク ２１０ トレリスデコーダ ２１２ ブロックデコーダ ２１４ 差動デコーダ ５００ ４Ｄ３２状態レート１／２トレリスエンコーダ ８００ エンコーダ ８０２ 排他的ＯＲゲート ８０６，８０８ 単一パリティチェック（ＳＰＣ）エン
コーダ １０００ ８Ｄ／４Ｄコンステレーションマッピングコ
ンバータ １００２ インバータ １００４，１００６ ＡＮＤゲート １００８ Ｍｏｄ−４加算器 １９００ エンコーダ １９０２ 排他的ＯＲゲート １９０４ スイッチング回路 １９０６ ８Ｄ／４Ｄコンステレーションマッピングコ
ンバータ １９３０，１９３２，１９４０ Ｍｏｄ−４加算器 １９３４，１９３６ ＡＮＤゲート １９３８ インバータ ２６００ エンコーダ ２６０２ ４Ｄレート２／３トレリスエンコーダ ２６０３ 排他的ＯＲゲート ２６０４ スイッチング回路 ２６１０ ８Ｄ／４Ｄコンステレーションマッピングコ
ンバータ ２６１２ ＡＮＤゲート ２６１４ インバータ ３０００ ４Ｄ／２Ｄコンステレーションマッピングコ
ンバータ ３００２ ビットコンバータ ３００４ 分数ビットエンコーダ ３００６ 排他的ＯＲゲート

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 入力ビットの配列を示すために２Ｎ次元
    コンステレーションから信号ポイントの配列を選択する
    方法であり、コンステレーションは少なくとも３個の位
    相対称性を有し、そして、第１のサブセット群に区分さ
    れ、第１群の各サブセットは第２のサブセット群に区分
    され、 第１及び第２の符号化ビット群を生成するために、各２
    Ｎ次元の信号間隔中に、入力ビットの第１及び第２の部
    分を第１のエンコーダ及び第２のエンコーダにそれぞれ
    入力するステップと， 第１の符号化ビット群に応答して、コンステレーション
    の第１のサブセット群から第１のサブセットを特定する
    ステップと， 第２の符号化ビット群に応答して、特定された第１のサ
    ブセットの第２のサブセット群から第２のサブセットを
    識別するステップと， 入力ビットの第３の部分に応答して、識別された第２の
    サブセットから２Ｎ次元の信号ポイントを選択するステ
    ップと， 前記のように選択された一連の２Ｎ次元の信号ポイント
    の配列を示す出力信号を生成するステップとからなり、 コンステレーションは、第１及び第２のサブセット群が
    同じ位相回転量に対して不変性であるように区分され、
    また、コンステレーションの位相対称性に対応する回転
    の後に、信号ポイントの有効配列は信号ポイントの別の
    有効配列になることを特徴とする信号ポイントの配列選
    択方法。
  2. 【請求項２】 特定及び識別ステップは、第１のエンコ
    ーダから出力される符号化ビットの２つの異なる群につ
    いて、及び、第２のエンコーダから出力される符号化ビ
    ットの同じ群について、２つの対応する識別された第２
    のサブセットをコンステレーションの位相回転により相
    互から得ることができるように行われる請求項１の方
    法。
  3. 【請求項３】 第１及び第２のエンコーダは冗長エンコ
    ーダである請求項１の方法。
  4. 【請求項４】 第１のエンコーダはトレリスエンコーダ
    である請求項１の方法。
  5. 【請求項５】 トレリスエンコーダは所定の次元のトレ
    リス符号を使用し、トレリス符号は低次元の第２のトレ
    リス符号から変換される請求項４の方法。
  6. 【請求項６】 第２のエンコーダはブロックエンコーダ
    である請求項１の方法。
  7. 【請求項７】 ブロックエンコーダは少なくとも１個の
    単一パリティチェックエンコーダからなる請求項６の方
    法。
  8. 【請求項８】 ２Ｎ次元コンステレーションは４個の位
    相曖昧性を有するＱＡＭコンステレーションから構成さ
    れている請求項１の方法。
  9. 【請求項９】 ２Ｎ次元コンステレーションは少なくと
    も３個の位相曖昧性を有するＭ−ＰＳＫコンステレーシ
    ョンから構成されている請求項１の方法。
  10. 【請求項１０】 入力ビットの配列を示すために２Ｎ次
    元コンステレーションから信号ポイントの配列を選択す
    る方法であり、コンステレーションは少なくとも３個の
    位相対称性を有し、そして、第１のサブセット群に区分
    され、第１群の各サブセットは第２のサブセット群に区
    分され、 複数の差分符号化ビットを生成するために、各２Ｎ次元
    の信号間隔中に、入力ビットの第１の部分を差分符号化
    するステップと， 第１の符号化ビット群を生成するために、各２Ｎ次元の
    信号間隔中に、入力ビットの第１の部分を、少なくとも
    １つの差分符号化ビットと共に、第１のエンコーダに入
    力するステップと， 第２の符号化ビット群を生成するために、各２Ｎ次元の
    信号間隔中に、入力ビットの第３の部分を、第２のエン
    コーダに入力するステップと， 第１の符号化ビット群に応答して、コンステレーション
    の第１のサブセット群から第１のサブセットを特定する
    ステップと， 第２の符号化ビット群に応答して、特定された第１のサ
    ブセットの第２のサブセット群から第２のサブセットを
    識別するステップと， 少なくとも１つの差分符号化ビットと共に、入力ビット
    の第４の部分に応答して、識別された第２のサブセット
    から２Ｎ次元の信号ポイントを選択するステップと， 前記のように選択された一連の２Ｎ次元の信号ポイント
    の配列を示す出力信号を生成するステップとからなり、 コンステレーションの位相対称性に対応する回転の後
    に、信号ポイントの有効配列は信号ポイントの別の有効
    配列になることを特徴とする信号ポイントの配列選択方
    法。
  11. 【請求項１１】 第１のエンコーダはトレリスエンコー
    ダである請求項１０の方法。
  12. 【請求項１２】 トレリスエンコーダは所定の次元のト
    レリス符号を使用し、トレリス符号は低次元の第２のト
    レリス符号から導出される請求項１１の方法。
  13. 【請求項１３】 第２のエンコーダはブロックエンコー
    ダである請求項１０の方法。
  14. 【請求項１４】 ブロックエンコーダは少なくとも１個
    の単一パリティチェックエンコーダからなる請求項１３
    の方法。
  15. 【請求項１５】 ２Ｎ次元コンステレーションは４個の
    位相曖昧性を有するＱＡＭコンステレーションから構成
    されている請求項１０の方法。
  16. 【請求項１６】 ２Ｎ次元コンステレーションは少なく
    とも３個の位相曖昧性を有するＭ−ＰＳＫコンステレー
    ションから構成されている請求項１の方法。
  17. 【請求項１７】 入力ビットの配列を示すために２Ｎ次
    元コンステレーションから選択された信号ポイントの配
    列を伝送する装置であり、コンステレーションは少なく
    とも３個の位相対称性を有し、そして、第１のサブセッ
    ト群に区分され、第１群の各サブセットは第２のサブセ
    ット群に区分され、 第１の符号化ビット群を生成するために、各２Ｎ次元の
    信号間隔中に、入力ビットの第１の部分を符号化する第
    １の手段と， 第２の符号化ビット群を生成するために、各２Ｎ次元の
    信号間隔中に、入力ビットの第２の部分を符号化する第
    ２の手段と， 第１の符号化ビット群に応答して、コンステレーション
    の第１のサブセット群から第１のサブセットを特定する
    手段と， 第２の符号化ビット群に応答して、特定された第１のサ
    ブセットの第２のサブセット群から第２のサブセットを
    識別する手段と， 入力ビットの第３の部分に応答して、識別された第２の
    サブセットから２Ｎ次元の信号ポイントを選択する手段
    と， 一連の選択された２Ｎ次元の信号ポイントの配列を示す
    出力信号を生成する手段とからなり、 コンステレーションは、第１及び第２のサブセット群が
    同じ位相回転量に対して不変性であるように区分され、
    また、コンステレーションの位相対称性に対応する回転
    の後に、信号ポイントの有効配列は信号ポイントの別の
    有効配列になることを特徴とする信号ポイントの配列の
    伝送装置。
  18. 【請求項１８】 識別ステップは、第１のエンコーダか
    ら出力される符号化ビットの２つの異なる群について、
    及び、第２のエンコーダから出力される符号化ビットの
    同じ群について、２つの対応する識別された第２のサブ
    セットをコンステレーションの位相回転により相互から
    得ることができるように行われる請求項１７の装置。
  19. 【請求項１９】 第１のエンコーダはトレリスエンコー
    ダである請求項１７の装置。
  20. 【請求項２０】 トレリスエンコーダは所定の次元のト
    レリス符号を使用し、トレリス符号は低次元の第２のト
    レリス符号から導出される請求項１９の装置。
  21. 【請求項２１】 第２のエンコーダはブロックエンコー
    ダである請求項１７の装置。
  22. 【請求項２２】 ブロックエンコーダは少なくとも１個
    の単一パリティチェックエンコーダからなる請求項２１
    の装置。
  23. 【請求項２３】 ２Ｎ次元コンステレーションは４個の
    位相曖昧性を有するＱＡＭコンステレーションから構成
    されている請求項１７の装置。
  24. 【請求項２４】 ２Ｎ次元コンステレーションは少なく
    とも３個の位相曖昧性を有するＭ−ＰＳＫコンステレー
    ションから構成されている請求項１７の装置。
  25. 【請求項２５】 第１及び第２の符号化ビット群をそれ
    ぞれ生成するために複数の入力ビットの第１及び第２の
    部分を、各２Ｎ次元の信号間隔中に、符号化し、次い
    で、第１及び第２の符号化ビット群及び入力ビットの第
    ３の部分に応答して、コンステレーションの第１のサブ
    セット，第１のサブセットの第２のサブセット及び第２
    のサブセットの信号ポイントをそれぞれ選択することに
    より生成された受信信号を処理する受信機装置であり、
    コンステレーションは少なくとも３個の位相曖昧性を有
    し、また、コンステレーションは、第１及び第２のサブ
    セットが同じ位相回転量に対して不変性であるように区
    分され、コンステレーションの位相曖昧性に対応する回
    転後に一連のチャネル信号ポイントの有効配列は信号ポ
    イントの別の有効配列になり、 デコーダを含む、前記受信信号から複数の入力ビットを
    受信するための手段を有することを特徴とする受信機装
    置。
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