JPH06348647A - システム・バスと周辺バスの間でのデータ転送を最適化する複数バス情報処理システム用のバス間ブリッジ - Google Patents

システム・バスと周辺バスの間でのデータ転送を最適化する複数バス情報処理システム用のバス間ブリッジ

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JPH06348647A
JPH06348647A JP6109708A JP10970894A JPH06348647A JP H06348647 A JPH06348647 A JP H06348647A JP 6109708 A JP6109708 A JP 6109708A JP 10970894 A JP10970894 A JP 10970894A JP H06348647 A JPH06348647 A JP H06348647A
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Abstract

(57)【要約】 （修正有） 【目的】ＣＰＵシステム・バスとＰＣＩバス・アーキテ
クチャまたはＰＣＩに類似のある種のプロトコルを有す
るバス・アーキテクチャを使用するバスを相互接続し，
同時に接続されたバスの間のデータ転送効率を最大限に
するためのブリッジを提供する。 【構成】ＰＣＩバス・アーキテクチャ、またはＰＣＩに
類似のバス・アーキテクチャを使用する周辺バスを使用
してシステム・バスを周辺バスに接続する、ホスト・ブ
リッジ内のハードウェア論理機構を提供する。本発明の
ハードウェアは、データ転送が実行される速度を最適化
し、同時に、２つのバスの異なるアーキテクチャの間の
データ転送を変換する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は全般的には、複数バス・
コンピュータ環境でバスを相互接続するためのブリッジ
に関し、具体的には、相互接続されたバスの異なるデー
タ管理プロトコルの動作を同期させ、それによってバス
間のデータ転送効率を最適化するための、バッファに組
み込まれたブリッジに関する。
【０００２】コンピュータ・システムまたは情報処理シ
ステムは通常、複数のバスを含み、システム中の各バス
には、それを介してローカルで相互に通信する装置が接
続されている。たとえば、典型的なコンピュータ・シス
テムは、中央演算処理装置（ＣＰＵ）と接続され、かつ
ＣＰＵが、接続された他の装置と直接通信するために使
用する、システム・バスまたはＣＰＵローカル・バスを
含む。システムは、１つまたは複数の周辺バスを含むこ
ともできる。周辺バスは入出力装置（Ｉ／Ｏ）やグラフ
ィクス・パッケージなどの周辺装置をコンピュータ・シ
ステムに接続する。
【０００３】一般に、システム・バスおよび周辺バス
は、それぞれ異なる１組の標準プロトコルまたは規則を
使用して、それに接続された異なる装置および構成要素
の間でデータ転送を行う。このようなプロトコルはバス
に組み込まれ、バスの「アーキテクチャ」と呼ばれる。
したがって、周辺バスに接続された周辺装置とシステム
・バスに接続されたＣＰＵまたは他のシステム構成要素
との間でデータを転送しなければならないときに通信の
問題が発生する。そのようなデータ転送には異なるバス
・アーキテクチャが関与するので、第１のバス・アーキ
テクチャから転送されるデータが、受信側の第２のバス
・アーキテクチャが使用または認識できる形でないこと
がある。
【０００４】したがって、１つのバス・アーキテクチャ
から他のバス・アーキテクチャに転送されるデータを
「変換する」ための機構が必要である。この変換機構は
通常、２つの異なるバスを接続するためのバス間ブリッ
ジ（インタフェース）のハードウェアに含まれる。シス
テム・バスを周辺バスに接続するバス間ブリッジを通
常、ホスト・ブリッジと呼ぶ。したがって、システム・
バスを周辺バスに接続するホスト・ブリッジは、２つの
バスの間の通信を変換し、２つのバスの間でデータが認
識可能に転送されるようにする、論理機構およびハード
ウェアをすべて含む。
【０００５】異なるバス上の装置間でのシステム規模の
通信を可能にするために、バス間ブリッジは、一方のバ
スの通信プロトコルを他のバスの通信プロトコルに整合
させるように設計されている。既知のバス間ブリッジに
は、すべて１９９２年１月２日に出願され、ＩＢＭに譲
渡された関連特許出願である、米国特許出願第０７／８
１５９９２号、第０７／８１６１８４号、出願第０７／
８１６２０４号、第０７／８１６２０３号、第０７／８
１６６９１号、第０７／８１６６９３号、第０７／８１
６１１６号、第０７／８１６６９８号に開示されたもの
がある。これらの出願は、システム中の異なるバスに接
続された装置のシステム規模の通信を可能にする機構を
記載している。
【０００６】しかし、そのような通信は（Ｘ８６型アー
キテクチャ・バスなどの）システム・バスの矛盾するプ
ロトコルを、ＰＣＩ（Peripheral Component Interconn
ect）バス・アーキテクチャや同様のアーキテクチャを
使用する周辺バスと同期させようとすることに特有の問
題を解決しない。そのような矛盾の一例は、順次（シー
ケンシャル）バースト転送と呼ばれる特殊データ転送を
行うためにＰＣＩバスとシステム・バスによって異なる
方式が使用されることである。
【０００７】順次バースト転送とは、アドレス・フェー
ズで１つのアドレスが提供され、その後にいくつかのデ
ータ・フェーズが発生する、データ転送である。第１の
データ・フェーズ中に、アドレス・フェーズで提供され
たアドレスにまたはそのアドレスからデータが転送され
る。その後のデータ・フェーズ中に、アドレス・フェー
ズで提供されたアドレスに順次続くそれぞれのアドレス
でデータ転送が行われる（以下、順次バースト転送を単
にバースト転送と呼ぶものとする）。
【０００８】ＰＣＩバースト・プロトコルは、どのアド
レス境界からでも無制限の数のデータ列のバースト転送
を可能にする（もちろん、バーストを開始した装置がＰ
ＣＩ調停ガイドラインによってバスの放棄を強制される
ことはないと仮定する）。これに対し、システム・バス
・バースト・プロトコルでは、バースト転送の開始アド
レスがあるアドレス境界に制限され、単一のバースト転
送で一定数のデータ・フェーズしか可能にならない。し
たがって、システム・バス・アーキテクチャでは、４ダ
ブルワード（ＤＷＯＲＤ）または１６バイトのデータの
バーストしか可能にならない。
【０００９】システム・バス・アーキテクチャでのこれ
らの制限と、後述の他の制限のために、システム・バス
とＰＣＩバスを接続するホスト・ブリッジは、２つの異
なるバスの間でのデータ転送を変換する必要がある。し
かし、ＰＣＩバスをシステム・バスに接続するホスト・
ブリッジは、２つの異なるアーキテクチャの間でデータ
を変換しなければならないだけでなく、この変換をでき
るだけ効率的に行わなければならない。
【００１０】
【発明が解決しようとする課題】したがって、本発明の
目的は、マルチバス・コンピュータ・システムでＣＰＵ
システム・バスと、ＰＣＩバス・アーキテクチャまたは
ＰＣＩバス・アーキテクチャに類似するある種のプロト
コルを有するバス・アーキテクチャを使用するバスを相
互接続し、同時に、相互接続されたバスの間のデータ転
送効率を最大限にするためのブリッジを提供することで
ある。
【００１１】
【課題を解決するための手段】本発明によれば、システ
ム・バスを、ＰＣＩバス・アーキテクチャを使用する周
辺バスまたはＰＣＩに類似のバス・アーキテクチャを使
用する周辺バスに接続する、ホスト・ブリッジ内のハー
ドウェア論理機構が提供される。本発明のハードウェア
は、バス間でデータ転送が行われる速度を最適化し、同
時に、２つのバスの異なるアーキテクチャの間でデータ
転送を変換する。
【００１２】Ｓ（システム）バス１６、ベースシステム
・メモリ・バス３６、およびＣＰＵローカル・バス３４
は３２ビット・バスである。
【００１３】メモリ制御装置２８は、メモリ・サイクル
がそれに向けられる間、そのメモリ・サイクルに応答す
る。しかし、メモリ・サイクルがメモリ制御装置２８に
向けられない場合、情報はＳバス１６上に送られる。
【００１４】ＰＣＩバス２２は、比較的短時間に大量の
データ転送（毎秒最大１２０メガバイト）のデータ転送
を行うことができる。ＰＣＩバスがこのように高レベル
の性能を達成するのは、１つには、ＰＣＩバスが、ＣＰ
Ｕを接続できるシステム・バスなどの他の高速バスに直
接リンクすることができ、したがってＰＣＩバスに接続
された装置とシステム・バスに接続された装置の間で高
速データ転送が提供できるからである。実際には、ある
種のグラフィクス・パッケージ制御装置などいくつかの
高集積度装置を操作するには、ＰＣＩバスなどの高性能
バスを介してシステム・バスに直接リンクする必要があ
る。また、ＰＣＩバス・アーキテクチャは、それに接続
された周辺装置を操作するのに「グルー・ロジック」を
必要としない。他のバス用のグルー・ロジックは通常、
周辺装置とバスの中間に設置されたデコーダ、バッフ
ァ、ラッチなどの様々なハードウェア構成要素から構成
される。
【００１５】主ＰＣＩバスは３３ＭＨｚの同期クロック
信号に基づいて動作し、ＰＣＩバスを介して送信される
データの列は長さ３２ビットである。ＰＣＩバス上の３
２ビット・データ列をダブル・ワード（ＤＷＯＲＤ）と
呼ぶ。ダブルワードはそれぞれ８ビットのデータから成
る４バイトずつに分割される。ＰＣＩバスによって搬送
されるアドレス情報およびデータ情報は１つの信号に多
重化される。多重化によってアドレス線とデータ線を別
々にする必要がなくなり、そのためＰＣＩ環境で必要と
される信号数は、他のバス・アーキテクチャよりも少な
くなる。ＰＣＩバス・アーキテクチャで必要とされる信
号の数は４５ないし４７であるが、非多重化バスでは通
常この２倍必要である。したがって、信号の数が減るの
で、ＰＣＩバスにリンクされた装置をサポートするのに
必要な接続ピンの数もそれに対応する数だけ少なくな
る。したがって、ＰＣＩアーキテクチャは、集積度の高
いデスクトップ・コンピュータ・システムに特に適合し
ている。
【００１６】ＰＣＩバス・アーキテクチャの構造および
動作の詳細な説明は、例えば１９２２年６月２２日発行
の"Peripheral Component Interconnect (PCI) Revisio
n 1.0 Specification"と、１９９２年１１月１日発行
の"Preliminary PCI System Design Guide"revision 0.
6と、１９９２年１１月６日発行の"Peripheral Compone
nt Interconnect (PCI) Add-in Board/Connector Adden
dum"（草案）および１９９３年４月３０日発行の"Perip
heral Component Interconnect (PCI) Revision2.0 Spe
cification"等に記載されている。これらの文献はすべ
て、PCI SpecialInterest Groupから発行されたもので
ある。
【００１７】システム１０中の主ＰＣＩ装置１８は主Ｐ
ＣＩバス２２を介して相互に通信する。主ＰＣＩ装置は
それ自体がシステム・バス上に常駐するシステム・バス
装置であるＰＣＩホスト・ブリッジ２０によって、ＣＰ
Ｕ、キャッシュおよびメモリ複合体１２、ならびにＳバ
ス１６上に常駐する他のシステム・バス装置１４と通信
する。ＰＣＩホスト・ブリッジ２０はこのとき、Ｓ（シ
ステム）バス１６と主ＰＣＩバス２２の間のインタフェ
ースとして働き、これら２本のバスとこれらのバス上に
接続された周辺装置の間の有効な通信手段を提供する。
【００１８】ＰＣＩホスト・ブリッジ２０は、ＣＰＵ
（プロセッサ）２４または他のシステム・バス装置１６
が、主ＰＣＩ装置１８またはそれに接続された装置に直
接アクセスできるようにするための低待ち時間相互接続
機構である。ＰＣＩホスト・ブリッジ２０は、主ＰＣＩ
装置またはそれに接続された装置がベースシステム・メ
モリ３２に迅速かつ直接にアクセスできるようにする高
性能経路も提供する。さらに、ＰＣＩホスト・ブリッジ
２０は、Ｓバス１６と主ＰＣＩバス２２の間でデータを
転送できるように、これらのバスの間のインタフェース
を提供するのに必要なすべてのハードウェアを提供す
る。
【００１９】情報処理システム１０の代替構成では、Ｓ
バス１６がなく、したがってホスト・ブリッジ２０が主
ＰＣＩバス２２をＣＰＵローカル・バス３４に直接接続
している。この構成では、どのＳバス装置１４もＣＰＵ
ローカル・バス３４に接続することができる。Ｓバス１
６とＣＰＵローカル・バス３４は同じアーキテクチャを
使用して動作するので、下記で説明するように、本発明
によって実行される変換機能は、この代替構成では好ま
しい実施例のものと同じである。
【００２０】主ＰＣＩバス２２は、ＰＣＩ互換性のある
様々な装置をサポートすることができる。図３に示すよ
うに、これらの装置にはグラフィクス制御装置７２、シ
リアルＳＣＳＩ（小型コンピュータ・システム・インタ
フェース）制御装置７４、ＰＣＭＣＩＡ制御装置７６、
標準の入出力バス（たとえば、ＩＳＡまたはＭＩＣＲＯ
ＣＨＡＮＮＥＬ（"ＭＣ−Ａ"））ブリッジ７８（本明
細書では拡張ブリッジとも呼ぶ）、およびＰＣＩ２次ブ
リッジ８０が含まれる。ただし、図３に示す主ＰＣＩバ
ス２２に接続された装置は、ＰＣＩバス・アーキテクチ
ャを、したがってここに開示する例示的構成を実施する
システムの一例にすぎず、いかなる点でも本発明を制限
するものではない。
【００２１】グラフィクス制御装置７２は通常、該制御
装置７２がビデオ・フレームをバッファできるようにす
るＶＲＡＭ８２の形のメモリ機能を備えており、ＰＣＩ
バス・アーキテクチャによってサポートされた既知のど
んなグラフィクス・パッケージをも制御することができ
る。ＳＣＳＩ７４は、ＳＣＳＩバス８６に接続されたＳ
ＣＳＩ装置８４と主ＰＣＩバス２２との間のインタフェ
ースとして働き、ＰＣＩバス・アーキテクチャによって
サポートされるどんなＳＣＳＩ装置をも制御することが
できる。ＰＣＭＣＩＡ制御装置７６は、カード・スロッ
ト８８に接続され、該スロット８８を制御する。
【００２２】標準バス・ブリッジ７８は、標準（たとえ
ばＭＣ−ＡまたはＩＳＡ）バス９２に接続された入出力
装置９０と主ＰＣＩバス２２の間のインタフェースとし
て働く。２次ＰＣＩ装置９４は、２次ＰＣＩバス９６を
介してＰＣＩ２次ブリッジ８０に接続されている。任意
の数の識別されない２次ＰＣＩ装置９４を２次ＰＣＩバ
ス９６に接続することができる。ＰＣＩ２次ブリッジ８
０は、２次ＰＣＩバス９６に接続された任意の数のＰＣ
Ｉ装置９４と主ＰＣＩバス２２の間のインタフェースと
して働く。
【００２３】コンピュータ・システム１０全体に他のＰ
ＣＩバスが存在しなくても、ＰＣＩバス・アーキテクチ
ャと互換性のある任意の数の周辺装置を主ＰＣＩバス２
２上に配置することができる。すなわち、ＰＣＩバス９
６の他に、同数の別々のＰＣＩ２次ブリッジ８０を介し
て主ＰＣＩバス２２に接続された任意の数の２次ＰＣＩ
バスによって、任意の数のＰＣＩ周辺装置を主ＰＣＩバ
ス２２に接続することができる。各２次ＰＣＩバスに
は、ＰＣＩ２次ブリッジを介して任意の数の追加ＰＣＩ
バスを接続することもでき、これらの「３次」ＰＣＩバ
スには、さらに別のＰＣＩバスを様々な組合せで接続す
ることができる。同様に、各ＰＣＩバスには、任意の数
のＰＣＩ装置を接続することができる。２つのＰＣＩバ
スの間の各接続は、ブリッジ８０と同じＰＣＩ２次ブリ
ッジを介して行わなければならない。
【００２４】さらに、ＰＣＩホスト・ブリッジ２０と同
じ複数のブリッジをＳバス１６によって駆動することが
できる。次いで、これらのホスト・ブリッジそれぞれ
に、任意の数のＰＣＩバス、ブリッジおよび装置をシス
テム１０の設計者が希望する配列で接続することができ
る。したがって、システム１０のＰＣＩバス・アーキテ
クチャから成る部分を、様々な対等組合せおよび階層組
合せで配列された複数のバスとＰＣＩ周辺装置（以下で
は、一般的にＰＣＩネットワークと呼ぶ）から構成する
ことができる。
【００２５】本発明のＰＣＩホスト・ブリッジ２０は、
ＣＰＵローカル・バスとＰＣＩバスを相互接続して、相
互接続されたバス間のデータ転送効率を最大限にするた
めの機構を提供する。これら２つのバスの通信プロトコ
ルが異なるため、下記でさらに説明するように、効果的
なバス間インタフェースを提供する論理機構が提供され
る。
【００２６】図４は、主ＰＣＩバス２２に接続された周
辺装置への２つの連続する書込みサイクル中にＰＣＩバ
ス２２上に発生する様々なＰＣＩバス信号のタイミング
図である。この周辺装置は、グラフィクス制御装置７２
でも、標準バス・ブリッジ７８でも、ＰＣＩバスから駆
動できる他の周辺装置でもよい。同様に、図４に示した
書込みサイクルは典型的なＰＣＩバス書込みサイクルで
あり、主ＰＣＩバス２２に特有のものではない。これら
の書込みサイクルは、２次ＰＣＩバス９６上の書込みサ
イクルでも、ＰＣＩネットワーク中の他のＰＣＩバス上
での書込みサイクルでもよい。
【００２７】クロック信号（ＣＬＯＣＫ）は、ＰＣＩネ
ットワーク上でのすべての通信用のタイミングを提供す
る。ＣＬＯＣＫはあらゆるＰＣＩ装置およびすべてのＰ
ＣＩ２次ブリッジへの入力である。ＣＬＯＣＫは同期式
である。すなわち、ＰＣＩアーキテクチャ中のすべての
通信信号が、少なくとも１クロックの持続時間を有し、
どのコマンドまたはデータ転送も少なくとも１クロック
の期間にわたって実行される。図４中の信号は、縦の破
線によって個々の「クロック」または「フェーズ」に分
けられている。各破線は、１クロック持続時間の始めと
その直前のクロック持続時間の終りを表す。各線上の信
号は、クロック信号の立上りエッジ上でサンプルされ、
あるいはクロック信号の立上りエッジ上で有効な意味を
有する。
【００２８】フレーム信号（ＦＲＡＭＥ）は、ＰＣＩバ
スに接続されたＰＣＩ２次ブリッジまたは周辺装置によ
って使用され、該ブリッジまたは周辺装置が、そのバス
に接続された他のＰＣＩ２次ブリッジまたは周辺装置に
対する通信サイクルまたはアクセスを開始することを示
す。アクセスを開始する周辺装置またはＰＣＩ２次ブリ
ッジをマスタと呼ぶ。アクセス先の装置または構成要素
をスレーブまたはターゲットと呼ぶ。ＦＲＡＭＥは負で
活動状態となる信号である。したがって、第２のクロッ
クに示したようにマスタがＦＲＡＭＥをローにドライブ
するとき、マスタは、アクセスを開始していることをス
レーブに示す。
【００２９】イニシエータ準備完了信号（ＩＲＤＹ）
も、負で活動状態の信号であり、マスタがデータ転送の
開始の準備ができていることを示す。したがって、マス
タは、読取りサイクル中にデータを受け入れ、あるいは
書込みサイクル中にスレーブにデータを転送する準備が
できたとき、ＩＲＤＹをローにドライブする。
【００３０】ターゲット準備完了信号（ＴＲＤＹ）は、
ローに活動化され、スレーブがデータ転送の開始の準備
ができたことを示す。したがって、スレーブは、読取り
サイクル中にマスタからデータを受け入れ、あるいは書
込みサイクル中にマスタにデータを転送する準備ができ
たとき、ＴＲＤＹをローにドライブする。
【００３１】アドレス／データ信号（Ａ／Ｄ）は、デー
タ転送のターゲットのレジスタのアドレスと、転送すべ
きデータとを１本の線上で多重化して送る。アドレス情
報は、アドレス・フェーズ中に、マスタがＦＲＡＭＥを
アサートする際に、マスタによってＡ／Ｄ上でドライブ
される。アクセスが書込みサイクルかそれとも読取りサ
イクルかに応じて、データ・フェーズ中に、マスタまた
はスレーブがデータを提供し、該データは次いで、アド
レス・フェーズの後にＡ／Ｄ上でドライブされる。アド
レス・フェーズは１クロックの持続時間を有し、データ
・フェーズは少なくとも１クロックであるが、データ転
送がＰＣＩマスタによるＩＲＤＹのアサートまたはスレ
ーブによるＴＲＤＹのアサートによって遅延される場合
は、１クロックより多くなることがある。
【００３２】コマンド／バイト・イネーブル信号（Ｃ／
ＢＥ）は、１本の線上で多重化されたＰＣＩバス・コマ
ンドとバイト・イネーブル信号を提供する。バス・コマ
ンドは、マスタがＦＲＡＭＥをアサートする際およびア
ドレス・フェーズ中にマスタによってＡ／Ｄ上でアサー
トされる。バス・コマンドは、マスタがどちらのタイプ
のアクセスを開始しているかに応じて、読取りコマンド
でも書込みコマンドでもよい。
【００３３】バイト・イネーブル（Byte Enable）信号
は、Ａ／Ｄ上でのデータ転送時にＣ／ＢＥ上に存在す
る。バイト・イネーブル信号は４ビットから構成され
る。これら４つのビットがすべてローに活動化されると
き、Ａ／Ｄ上で転送中のデータの４つのバイト、すなわ
ち３２個のビットがすべてイネーブルされることを示
す。イネーブルされたデータは、正常かつ認識可能なデ
ータである。４つのビットのうちの１つがハイであると
き、ＰＣＩバス上で転送中の４バイト・データのうちの
１つのバイトがイネーブルされず、これは、データの特
定のバイトが認識不能であり、データ列を受信または送
信する装置または構成要素によって無視されるべきであ
ることを意味する。
【００３４】図４に示した簡単な書込み動作時の様々な
ＰＣＩバス信号の機能は以下のとおりである。
【００３５】第２のクロック中に、マスタはＦＲＡＭＥ
をローにドライブする。これは、マスタがスレーブへの
アクセスを開始することを意味する。ＩＲＤＹおよびＴ
ＲＤＹは、第２のクロック中にターンアラウンド・サイ
クルにある。
【００３６】この時点で、マスタは、Ａ／Ｄ線上でのア
クセスのターゲットであるスレーブ中のレジスタのアド
レスを提供する。同時に、マスタによってＣ／ＢＥ線上
で書込みコマンドが生成される。
【００３７】第３のクロックに移ると、ＦＲＡＭＥが非
アサートされる。これは、アクセスを完了する準備がで
きたことを意味する。マスタはこのとき、ＩＲＤＹ線の
制御を得ており、該線をローにドライブして、データを
スレーブに転送する準備ができていることを示す。スレ
ーブもＴＲＤＹ線の制御を得ており、該線をローに活動
化して、アドレス情報をスレーブ自体内のレジスタのア
ドレスとして既に復号し、そのレジスタでデータを受け
入れる準備ができたことを示す。したがって、第３のク
ロックで、データはＡ／Ｄ線上でマスタから、スレーブ
の復号されたレジスタへ転送される。
【００３８】データが転送されるとき、Ｃ／ＢＥ線は、
そのバイト・イネーブル信号をアサートして、データが
イネーブルされているかどうかを示す。４つのバイトの
うちの１つ以上がハイの場合、Ａ／Ｄ線上の対応するデ
ータ・バイトはイネーブルされない。
【００３９】第５のクロック中は、別の書込みクロック
が開始されているので、タイミング図が繰り返される。
この第２の書込みサイクルは同じマスタでも異なるマス
タでも開始することができる。同様に、書込みサイクル
のターゲットは、同じスレーブでもまったく異なるスレ
ーブでもよい。
【００４０】ＰＣＩバスに接続された様々な装置の間の
競合の危険をなくすために、第２の書込みサイクルが開
始される前に、各線はターンアラウンド・サイクルを通
過しておく。ターンアラウンド・サイクルおよび競合の
詳細な説明については、本発明と同時に出願されＩＢＭ
に譲渡された"METHOD AND APPARATUS FOR PROVIDINGBAC
K-TO-BACK DATA TRANSFERS IN AN INFORMATION HANDLIN
G SYSTEM HAVING A MULTIPLEXED BUS"と題する、関連出
願を参照されたい。
【００４１】ここで、図５を特に参照すると、ある読取
りサイクルと別の読取りサイクルの始めのタイミング図
が示されている。第２のクロックで、マスタはＦＲＡＭ
Ｅをローにアサートする。ＦＲＡＭＥは、第２のクロッ
クで１クロック信号だけローのままになる。というの
は、これが単一データ・フェーズ転送だからである。マ
スタによってＡ／Ｄ上にアドレス情報も供給され、読取
りコマンドが第２のクロックでＣ／ＢＥ線上に与えられ
る。
【００４２】第３のクロック・シーケンスで、Ａ／Ｄ線
はターンアラウンド・サイクルに入らなければならな
い。なぜなら、スレーブが、マスタが読取りを要求した
データを提供するために、第４のクロック信号中にＡ／
Ｄ線の制御を得る必要があるからである。このターンア
ラウンド・サイクルは、Ａ／Ｄ線に対するマスタとスレ
ーブの間の競合をなくすために必要である。マスタは、
第３のクロックでＩＲＤＹをローにアサートし、要求さ
れたデータを読み取る準備ができたことを示す。第３の
クロック信号で、マスタはＣ／ＢＥ線上でバイト・イネ
ーブル信号もアサートする。
【００４３】第４のクロック信号で、スレーブはＡ／Ｄ
線上でデータを提供し、ＴＲＤＹをアサートする。バイ
ト・イネーブル信号は依然として、Ｃ／ＢＥ線上でアサ
ートされている。第４のクロックでＩＲＤＹ信号がロー
なので、読み取るべきデータがスレーブからマスタに転
送される。
【００４４】ＰＣＩバスに接続されたマスタが、ＣＰＵ
ローカル・バスまたはシステム・バスに接続された構成
要素または装置にデータ転送を実行する必要があるとき
は、２ステップ手順を使用しなければならない。（シス
テム・バスたとえばＳバス１６、ＣＰＵローカル・バス
は共にＸ８６型バス・アーキテクチャに準拠しており、
したがって以下ではＣＰＵローカル・バス・アーキテク
チャと呼ぶ）。第１のステップでは、ＰＣＩバスをＣＰ
Ｕローカル・バスに接続するホスト・ブリッジが、ＰＣ
Ｉバス上でのデータ転送のスレーブになる。第２のステ
ップでは、ホスト・ブリッジがＣＰＵローカル・バス上
での読取りサイクルまたは書込みサイクルのマスタにな
り、データ転送のターゲットである装置または構成要素
は、この特定のデータ・トランザクションのスレーブに
なる。
【００４５】たとえば、グラフィクス制御装置７２がＤ
ＭＡ制御装置４０を書込みサイクルのターゲットにする
場合、ＰＣＩホスト・ブリッジ２０が主ＰＣＩバス２２
上での書込みサイクルのスレーブになる。次いで、書込
みサイクル中に書き込むべきデータがホスト・ブリッジ
２０に転送される。次いで、ホスト・ブリッジ２０が、
ＤＭＡ制御装置４０を書込みサイクルのスレーブまたは
ターゲットとして、Ｓバス１６上での書込みサイクルの
マスタになる。次いで、Ｓバス１６上での書込みサイク
ル中に、データが再び、ホスト・ブリッジ２０からＤＭ
Ａ制御装置４０に転送される。読取りサイクルは、ホス
ト・ブリッジ２０がＰＣＩバス２２上でのスレーブにな
り、次いでマスタになってＳバス１６からＰＣＩバス２
２へのデータ転送を完了する、同様な２ステップ手順で
動作する。
【００４６】さらに、Ｓバス１６上のマスタは、ＰＣＩ
バス２２上の装置へのデータ転送を開始する場合、まず
ホスト・ブリッジ２０をスレーブとして使用しなければ
ならない。次いで、ホスト・ブリッジ２０がＰＣＩバス
２２上でのデータ転送のマスタになる。
【００４７】ＰＣＩネットワーク中のＰＣＩ２次ブリッ
ジ８０より下のＰＣＩバスに接続された装置と、ＣＰＵ
ローカル・バス３４またはＳバス１６に接続された構成
要素の間のデータ転送では、ネットワークを相互に接続
するＰＣＩ２次ブリッジとの間で連続データ転送を実行
することによって、ＰＣＩネットワークを介するデータ
転送を完了しなければならない。ＰＣＩ２次ブリッジ８
０が転送すべきデータをもつと、特定の転送が書込みサ
イクルである場合、上述の２ステップ手順を使用して、
ＰＣＩ２次ブリッジ８０をＰＣＩバス２２上のマスタと
して使用し、かつホスト・ブリッジ２０をＰＣＩバス２
２上でのスレーブおよびＳバス１６上でのマスタとして
データ転送を完了する。
【００４８】Ｓバス１６とＰＣＩバス２２の間のデータ
転送は、それらのバスが異なるバス・アーキテクチャを
有するため、２ステップで完了しなければならない。Ｃ
ＰＵローカル・バス・アーキテクチャでは、ＰＣＩバス
・アーキテクチャと異なり、データおよびアドレス情報
は多重化されず、別々の線上で送信される。これらの線
上のデータおよびアドレス情報の列は長さ３２ビット
（４バイト）である。
【００４９】ＣＰＵローカル・バス・アーキテクチャ
は、ＰＣＩバス・アーキテクチャのバイト・イネーブル
信号と同じ機能を実行するバイト・イネーブル線をも
つ。したがって、ＣＰＵローカル・バス・アーキテクチ
ャのバイト・イネーブル信号は長さ４ビットであり、デ
ータ線上のデータの特定のバイトがイネーブルされてい
るかそれともイネーブルされていない（ディスエーブル
されている）かを示す。
【００５０】ＣＰＵローカル・バス３４およびＳバス１
６は、ＰＣＩバス２２からのＣＬＯＣＫ信号をタイミン
グ信号として使用する。ＣＰＵローカル・バス３４およ
びＳバス１６上の各タイミング信号の持続時間をバス・
サイクルと呼ぶ。
【００５１】ＰＣＩバス・アーキテクチャと異なり、Ｃ
ＰＵローカル・バス３４のデータおよびアドレス情報は
別々の線上で送信される。したがって、データ転送のタ
ーゲットであるスレーブがアドレス線上で送信されたア
ドレスに応答すると、データ転送をＣＰＵローカル・バ
ス上で１バス・サイクルで完了することができる。いく
つかの３２ビット・データ列のバースト転送時に、スレ
ーブが第１の転送に肯定応答すると、その後のデータ転
送をそれぞれ単一のバス・サイクルで完了することがで
きる。バイト・イネーブル線はデータ転送時に、ＣＰＵ
ローカル・バス上でバイト・イネーブル信号を生成す
る。
【００５２】図４を参照すると、第２ないし第５のクロ
ックに示した書込みサイクルの最終ターゲットが、Ｓバ
ス１６に接続された構成要素である場合、ホスト・ブリ
ッジ２０が、ＰＣＩ書込みサイクルが向けられるスレー
ブとなる。したがって、ホスト・ブリッジ２０は、第２
のクロックで送信されたアドレスに応答して、第３のク
ロックで送信されたデータをその１つの内部レジスタで
受信する。
【００５３】次いでホスト・ブリッジ２０は、Ｓバス１
６の制御を得ると、マスタとして働き、Ｓバス１６上で
書込みサイクルを生成する。ホスト・ブリッジ２０は第
１のバス・サイクル中に、ＰＣＩ書込みサイクル中に受
信した同じアドレス情報およびバイト・イネーブル信号
をＳバス１６上のそれぞれの線上に転送する。適当なス
レーブがアドレス情報に応答し、この応答の後の次のバ
ス・サイクル中にデータが転送される。
【００５４】図６を参照すると、部分的にＰＣＩホスト
・ブリッジ２０を形成し、ＰＣＩバス２２とＳバス１６
の間のバス間インタフェース機構を提供する、論理機構
１００のブロック図が示されている。論理機構１００は
（ｉ）先入れ先出し（ＦＩＦＯ）バッファ論理機構１０
２、（ii）Ｓバス１６とＦＩＦＯバッファ論理機構１０
２とのインタフェースをとるためのＳバス・インタフェ
ース論理機構１０４、（iii）主ＰＣＩバス２２とＦＩ
ＦＯバッファ論理機構１０２とのインタフェースをとる
ためのＰＣＩバス・インタフェース論理機構１０６を備
えている。
【００５５】ＦＩＦＯバッファ論理機構１０２は、１６
バイト（４ＤＷＯＲＤ）データ列を記憶できる先入れ先
出しバッファ（ＦＩＦＯ）（図示せず）を含む。ＦＩＦ
ＯはデータのＳバスからの読取り−事前取出し（プリフ
ェッチ）を行うことができ、データのＰＣＩバス２２か
らＳバス１６への書込み−遅延書込み（ポステッド・ラ
イト）を行うことができる。ＦＩＦＯは、読取りバース
ト転送がデータを連続アドレスから読み取ると予期する
ことによってデータの読取り−事前取出しを行い、した
がってデータの読取りを求める転送要求を特定のマスタ
が開始する前にそれらのアドレスからのデータの「事前
取出し」を行っておく。書込み−遅延書込みは、ＦＩＦ
ＯがＰＣＩマスタからの書込みバースト転送時に連続ア
ドレスからのデータを受け入れ、したがってホスト・ブ
リッジが、マスタからのデータを、Ｓバス１６に接続さ
れたスレーブに転送する前に該データを「遅延書込み」
するときに行われる。ＦＩＦＯはたとえば、ダブル・ワ
ード（ＤＷＯＲＤ）インタリーブ構造またはピンポン構
造で実施することができる。ＦＩＦＯの動作と読取り−
事前取出しおよび書込み−遅延書込みの詳細は、ＩＢＭ
に譲渡された上述の関連特許出願に記載されている。
【００５６】Ｓバス／インタフェース論理機構１０４
は、ＰＣＩバス・インタフェース論理機構１０６からの
要求に応答して、データのＳバス１６からＦＩＦＯ１０
２への読取りまたは読取り−事前取込みを行う。インタ
フェース論理機構１０４はまた、ＦＩＦＯまたはＰＣＩ
バス・インタフェース論理機構１０６によって提供され
る状況情報に応答して、ＦＩＦＯのデータをＳバス１６
上に書き込む。
【００５７】ＰＣＩバス・インタフェース論理機構１０
６は、Ｓバス１６をターゲットとするＰＣＩバス・サイ
クルに応答する。読取りサイクルの場合、ＰＣＩバス・
インタフェース論理機構１０６はＳバス論理機構１０４
に、Ｓバス１６からのデータの読取りまたは読取り−事
前取出しを行うように要求し、ＦＩＦＯによって提供さ
れる状況情報に基づいて、要求されたデータをＦＩＦＯ
から出力する。書込みサイクルの場合、ＰＣＩバス・イ
ンタフェース論理機構１０６はＦＩＦＯからの状況信号
に基づいて、データのＦＩＦＯへの書込みまたは書込み
−遅延書込みを行えるようにする。
【００５８】データが、ＰＣＩバス２２に接続された装
置からＦＩＦＯに入力されるとき、ＰＣＩインタフェー
ス論理機構１０６は、すでにＦＩＦＯにある他の有効な
データ列に新しいデータが上書きされないようにＦＩＦ
Ｏの状況を監視しなければならない。ＦＩＦＯの４つの
ＤＷＯＲＤがすべて、すでにデータで一杯の場合、それ
以上データを入力することはできない。
【００５９】ＰＣＩバス２２から開始された遅延書込み
−書込みバースト転送または読取り−事前取出しバース
ト転送時に、それぞれ遅延書込み中または取出し中のデ
ータでＦＩＦＯが一杯になったときは、バースト転送を
終了しなければならない。そうしないと、ＦＩＦＯ中の
有効なデータが上書きされる。バースト転送を終了する
ために使用できる１つの方法は、単に、データをＦＩＦ
Ｏに提供する装置またはデータをＦＩＦＯから読み取る
装置にＰＣＩバス２２へのアクセスを強制的に放棄させ
ることである。これによって、装置が実際上ホスト・ブ
リッジ２０から切断され、データ転送が終了する。
【００６０】しかし、装置は、ＰＣＩバス２２へのアク
セスを放棄すると、ＰＣＩバス・アーキテクチャ調停ガ
イドラインのために、ＰＣＩバス２２上での５クロック
の最小期間中はＰＣＩバス２２へのアクセスを回復する
ことができない。さらに、装置は不定期間中、ＰＣＩバ
ス２２の制御を回復することができない。したがって、
ＰＣＩバス２２に接続された装置からの、Ｓバス１６を
ターゲットとするバースト転送の長さが数データ・フェ
ーズである場合、装置がホスト・ブリッジ２０から強制
的に数回切断された後に初めて、転送を完了することが
できる。転送を完了するのに必要な期間は不定であり、
間違いなく長い。
【００６１】今まで知られていない、ＦＩＦＯでデータ
が上書きされないようにするために使用できる他の方法
は、ＦＩＦＯが一杯になったときにＴＲＤＹ信号をＰＣ
Ｉバス２２上で非アサートし、同時に、データ転送を開
始する、ＰＣＩバス２２に接続された装置（「ＰＣＩマ
スタ」）がＰＣＩバス２２へのアクセスを維持できるよ
うにすることである。ＦＩＦＯ中の記憶空間が利用可能
になると、ＴＲＤＹが再アサートされ、バースト転送を
完了することができる。この方式によって発信側装置の
ＰＣＩバス２２へのアクセスが終了する問題が解消され
る。したがって、ＰＣＩバス２２からＳバス１６へのバ
ースト転送は、上記で論じた切断方式よりもはるかに効
率的に実行することができる。さらに、ＦＩＦＯで空間
が利用可能になるとただちにデータがＦＩＦＯに転送さ
れるので、データ転送を完了するのに必要な時間が最適
化される。この方式は、下記で説明する本発明のペーシ
ング論理機構によって提供される。
【００６２】ここで図７乃至図８を参照すると、ペーシ
ング論理機構１１０の図が示されている。ペーシング論
理機構１１０は、ＰＣＩホスト・ブリッジ２０内のハー
ドウェア論理機構であり、ＰＣＩバス・インタフェース
論理機構１０６の一部を構成する。ペーシング論理機構
１０６の一次目的は、ＰＣＩバス２２からＦＩＦＯへの
データ入力のペースを最適な方法で制御できるようにＰ
ＣＩバス２２上でＴＲＤＹ信号を非アサートしかつアサ
ートすることである。
【００６３】上述のように、ＦＩＦＯは１６バイトまた
は４ＤＷＯＲＤデータを一時的に記憶することができ
る。（一般に本明細書では、ＦＩＦＯ内のＤＷＯＲＤの
記憶空間を「ＤＷＯＲＤのＦＩＦＯ」と呼ぶものとす
る）。ＦＩＦＯ内の各ＤＷＯＲＤには、３２ビットＰＣ
Ｉアドレス信号のビット番号２および３の４つの２進値
のうちの１つが割り当てられる。ビット番号２および３
は、ＦＩＦＯ中のＤＷＯＲＤを選択するのに必要なＰＣ
Ｉアドレスの最小有効アドレス・ビットである（ビット
番号０および１は、ＰＣＩアーキテクチャによってＰＣ
Ｉメモリ・アドレス用に使用されない）。ＦＩＦＯの４
つの連続ＤＷＯＲＤに割り当てられるビット番号２およ
び３の２進値はそれぞれ、００、０１、１０、および１
１、または１０進の０、１、２、および３である。現在
のＰＣＩデータ・フェーズ用のビット番号２および３の
値は、PCI_A [2]および[3]と呼ばれる線上でペーシング
論理機構１１０に入力される。
【００６４】PCI_A線は２つの４入力マルチプレクサ１
１２および１１４に入力される。マルチプレクサ１１２
および１１４の各入力は、PCI_A線上の信号の４つの可
能な値のうちの１つに対応し、したがってＦＩＦＯの４
つのＤＷＯＲＤのうちの１つにも対応する。マルチプレ
クサ１１２および１１４は、PCI_A線上の現在の値に対
応する入力を選択し、現在の信号をその入力から出力す
る。
【００６５】マルチプレクサ１１４への入力は、ＦＩＦ
Ｏ中のデータの４つのＤＷＯＲＤに対応する４つのＰＣ
Ｉバイト・イネーブル信号である。特定のＤＷＯＲＤ内
にデータがない場合、そのＤＷＯＲＤ用のバイト・イネ
ーブル信号は、ＤＷＯＲＤ中のバイトがどれも、イネー
ブルされたデータを含まないことを示す１１１１にな
る。ＦＩＦＯの４つのＤＷＯＲＤ用のバイト・イネーブ
ル信号は、ホスト・ブリッジ２０のハードウェア内のラ
ッチ・レジスタ（図示せず）に記憶され、latched byte
valid信号と呼ばれる。latched byte valid信号をマル
チプレクサ１１４の入力に送信する線は、ＤＷ０＿Ｂ
Ｖ、ＤＷ１＿ＢＶ、ＤＷ２＿ＢＶ、ＤＷ３＿ＢＶと呼ば
れ、それぞれＦＩＦＯのＤＷＯＲＤ ０、ＤＷＯＲＤ
１、ＤＷＯＲＤ ２、ＤＷＯＲＤ ３に対応する。
【００６６】各latched byte valid信号は、４つの４入
力ＡＮＤゲート１１６のバンク中の対応するＡＮＤゲー
トと、４つの４入力ＮＯＲゲート１１８のバンク中の対
応するＮＯＲゲートに入力される。たとえば、ＤＷ０＿
ＢＶ信号はバンク１１６のＡＮＤ０およびバンク１１８
のＮＯＲ０に入力される。バンク１１６および１１８の
ＡＮＤゲートおよびＮＯＲゲートはそれぞれ、各４ビッ
トlatched byte valid信号に対する論理演算を実行す
る。
【００６７】バンク１１６の４つのＡＮＤゲートのそれ
ぞれからの出力は、マルチプレクサ１１２の対応する４
つの入力のうちの１つに入力され、該入力が対応するＦ
ＩＦＯのＤＷＯＲＤが空（Empty）かどうかを示す。た
とえば、ＡＮＤ０の出力は、ＦＩＦＯのＤＷＯＲＤ０に
対応するマルチプレクサ１１２の入力に接続されてい
る。
【００６８】バンク１１８の４つのＮＯＲゲートのそれ
ぞれの出力は、該出力が対応するＦＩＦＯのＤＷＯＲＤ
が、イネーブルされたデータで一杯（Full）かどうかを
示す。たとえば、ＮＯＲ０の出力が２進ハイのときは、
ＦＩＦＯのＤＷＯＲＤ０が一杯であることを示す。これ
らの信号は、ホスト・ブリッジ２０を構成する残りのハ
ードウェアに出力される。
【００６９】マルチプレクサ１１２の出力は、２入力Ａ
ＮＤゲート（ＡＮＤ４）の一方の入力に接続されてい
る。ＡＮＤ４の他方の入力は信号Ｗ＿ＣＹＣに接続され
ている。この信号は、ＰＣＩバス２２からの現在のデー
タ転送が書込み動作である場合は常に２進ハイすなわち
１であり、読取りデータ転送時は常にローである。
【００７０】マルチプレクサ１１４の出力は、２入力比
較機構１２０の一方の入力に接続されている。ＰＣＩバ
ス２２のＣ／ＢＥ線からのバイト・イネーブル信号は、
比較機構１２０の他方の入力に接続されている。比較機
構１２０は、ＦＩＦＯの特定のＤＷＯＲＤのlatched by
te valid信号であるマルチプレクサ１１４の出力を現在
の読取り転送のバイト・イネーブル信号と比較する。こ
のバイト・イネーブル信号は、読取り転送を生成したＰ
ＣＩマスタによって生成される。マルチプレクサ１１４
からの信号がバイト・イネーブル信号以下の場合、比較
機構１２０は出力線１２２上で２進ハイ信号を生成す
る。
【００７１】出力線１２２は２入力ＡＮＤゲート（ＡＮ
Ｄ５）の一方の入力に接続されている。ＡＮＤ５の他方
の入力は、Ｒ＿ＣＹＣと呼ばれる信号に接続されてい
る。Ｒ＿ＣＹＣは読取りデータ転送時には常に２進ハイ
であり、書込みデータ転送時には常にローである。
【００７２】ＡＮＤ４およびＡＮＤ５の出力はそれぞれ
２入力ＯＲゲート（ＯＲ４）の一方の入力に接続されて
いる。ＯＲ４の出力は２入力ＡＮＤゲート（ＡＮＤ６）
の一方の入力に接続されている。ＡＮＤ６の他方の入力
は、FIFO ready論理ブロック１２４からの信号ＦＩＦＯ
＿ＡＶＬＢＬを受信する。FIFO ready論理ブロック１２
４は、ＰＣＩマスタによって開始された現在のデータ転
送用にＦＩＦＯが利用可能になるとＦＩＦＯ＿ＡＶＬＢ
Ｌ用のハイ信号を生成する。
【００７３】ＡＮＤ６の出力は複数入力ＮＡＮＤゲート
１２６に接続されている。ＮＡＮＤゲート１２６への他
の入力は、ＰＣＩバス２２上でのＴＲＤＹ信号のアサー
トまたは非アサートに影響を及ぼすことができるホスト
・ブリッジ２０内の他の信号に接続されている。この信
号は、PCI host bridge 20 target abortでも、ホスト
・ブリッジ２０が他のデータ転送が行われることを望ん
でいないことを意味するPCI host bridge 20 target di
sconnectでもよい。
【００７４】ＮＡＮＤゲート１２６の出力はＴＲＤＹ信
号であり、ＰＣＩバス２２のＴＲＤＹ線に接続されてい
る。ＡＮＤ６の出力を含むＮＡＮＤゲートへのすべての
入力が２進ハイのとき、ＮＡＮＤ１２６の出力はローに
なる。したがって、ＴＲＤＹはローで活動化され、現在
のＰＣＩデータ・フェーズ中にデータをＦＩＦＯに書き
込み、あるいはＦＩＦＯから読み取れることを、データ
転送を開始したＰＣＩバス２２上の装置に通知する。
【００７５】バンク１１６中の４つのＡＮＤゲートの出
力もすべて、４入力ＡＮＤゲート（ＡＮＤ７）に入力さ
れ、ホスト・ブリッジ２０を構成する残りのハードウェ
アに出力される。上述のように、これら４つの信号はそ
れぞれ、ハイのとき、ＦＩＦＯの特定のＤＷＯＲＤがま
ったく空であることを、ブリッジ２０のハードウェアに
示す。ＡＮＤ７の出力をＦＩＦＯ＿ＥＭＰＴＹと呼ぶ。
ＡＮＤ７の出力はFIFOready論理ブロック１２４に入力
される。
【００７６】ここで図９を参照すると、FIFO ready論理
ブロック１２４の図が示されている。ＡＮＤ６からのＦ
ＩＦＯ＿ＥＭＰＴＹ信号は２入力ＡＮＤゲート１２８の
一方の入力に接続されている。ＡＮＤゲート１２８の他
方の入力は信号Ｓ＿ＤＡＴＡである。Ｓ＿ＤＡＴＡはホ
スト・ブリッジ２０内の既知のハードウェアによって生
成される。Ｓ＿ＤＡＴＡは、２進ハイのとき、ＰＣＩバ
ス２２に接続されたマスタによって開始されたデータ転
送が、Ｓバス１６に接続された装置または構成要素に出
力され、かつホスト・ブリッジ２０がデータ転送を実行
できる状態であることを示す。
【００７７】インバータ１３０は、ＡＮＤゲート１２８
に並列にＳ＿ＤＡＴＡに接続されている。ＡＮＤゲート
１２８およびインバータ１３０の出力は、制御信号とし
て３入力マルチプレクサ１３２に接続されている。マル
チプレクサ１３２は、ＡＮＤゲート１２８およびインバ
ータ１３０からの制御信号の値に応じて、３つの入力の
うちの１つを出力上で送信することを選択する。ＡＮＤ
ゲート１２８からの出力がハイで、インバータ１３０か
らの出力がローのとき、マルチプレクサ１３２は、２進
ハイ値に接続された第１の入力を出力する。ＡＮＤゲー
ト１２８からの出力にかかわらずＳ＿ＤＡＴＡがローの
ときはいつでも、マルチプレクサ１３２は、２進ロー値
に接続された第２の入力を出力する。インバータ１３０
とゲート１２８の両方からの出力が共にローのとき、マ
ルチプレクサ１３２は、ラッチ１３４の出力に接続され
た第３の入力を出力する。
【００７８】ラッチ１３４の入力はマルチプレクサ１３
２の出力に接続されている。したがって、マルチプレク
サ１３２の出力からの信号は、ラッチ１３４を介してマ
ルチプレクサ１３２の第３の入力にフィードバックされ
る。マルチプレクサ１３２の出力は、ペーシング論理機
構１１０のＡＮＤ６の一方の入力に接続されたＦＩＦＯ
＿ＡＶＬＢＬ信号でもある。
【００７９】ペーシング論理機構１１０は、ＰＣＩマス
タによって開始されたバースト転送が書込み動作か、そ
れとも読取り動作かに応じて異なる動作をする。書込み
バースト転送時の動作では、ＰＣＩマスタは、ＰＣＩバ
ス２２のＡ／Ｄ線上のある範囲内のアドレスをドライブ
することによって、Ｓバス１６をターゲットとする書込
みバースト転送を開始する。ホスト・ブリッジ２０は、
Ｓ＿ＤＡＴＡをハイ信号にドライブすることによってこ
のアドレスに応答する。この時点で、ＦＩＦＯが空であ
ると仮定すると、すべてのlatched byte valid信号の値
は論理１である。したがって、バンク１１６中の各ＡＮ
Ｄゲートの出力がハイになり、それによってＡＮＤ７の
出力ＦＩＦＯ＿ＥＭＰＴＹがハイにドライブされる。
【００８０】Ｓ＿ＤＡＴＡとＦＩＦＯ＿ＥＭＰＴＹが共
にハイのとき、インバータ１３０およびゲート１２８の
出力はそれぞれローおよびハイである。これによって、
マルチプレクサ１３２の出力上でハイ信号がＦＩＦＯ＿
ＡＶＬＢＬとしてドライブされる。このハイ信号はま
た、１つのＰＣＩクロック信号の持続時間中、ラッチ１
３４中にラッチされる。
【００８１】この例の目的のために、バースト転送の第
１のアドレスのビット番号２および３は、２進値"００"
を有するが、上記で論じた他の３つの可能な値のうちの
どれでももつことができると仮定する。これによって、
マルチプレクサ１１２は、ＡＮＤ０からの出力を出力上
で送信することを選択する。この出力は、上述のよう
に、ＤＷ０＿ＢＶが、すべてが２進１の値を有するの
で、２進ハイ値になる。
【００８２】マルチプレクサ１１２からのハイ出力は、
Ｗ＿ＣＹＣのハイ値と共にＡＮＤ４に入力される。した
がって、ＡＮＤ４がハイ出力を生成し、それによってＯ
Ｒ４がハイ出力を生成する。ＦＩＦＯ＿ＡＶＬＢＬがハ
イであり、ＯＲ４からの出力がハイなので、ＡＮＤ６か
らの出力はハイになる。
【００８３】ＡＮＤ６からの出力がハイになったときに
ＮＡＮＤ１２６に入力される他のＴＲＤＹ条件がハイの
場合、ＮＡＮＤゲート１２６はＴＲＤＹをローで活動化
する。これによって、データがマスタからＦＩＦＯのＤ
ＷＯＲＤ０に書き込まれる。
【００８４】この転送が順次バースト転送であり、デー
タのＦＩＦＯへの書込み−遅延書込みが行われているの
で、第２のデータ・サイクル用のアドレスのビット番号
２および３が、下記で論じるホスト・ブリッジ２０内の
他のハードウェアによって"０１"に増分され、そのサイ
クル中にＦＩＦＯのＤＷＯＲＤ１を使用してデータが受
信される。したがって、マルチプレクサ１１２は、ＡＮ
Ｄ１の出力をそれ自体の出力として送信することを選択
する。ＤＷＯＲＤ１が空なので、ＤＷ１＿ＢＶはすべて
１から構成される。したがって、ＡＮＤ１およびマルチ
プレクサ１１２の出力は共にハイ値である。このため、
ＡＮＤ４とＯＲ４は共に出力上でハイ値を生成する。
【００８５】第２のデータ・サイクル用のＡＮＤ０は現
在、ロー出力を有する。なぜなら、ＤＷ０＿ＢＶは、Ｆ
ＩＦＯのＤＷＯＲＤ０内にデータが存在することを示す
０を少なくとも１つ有する４桁の２進値から構成される
からである。したがって、ＦＩＦＯはもはや完全に空と
は言えないので、ＡＮＤ７からのＦＩＦＯ＿ＥＭＰＴＹ
信号はローになる。
【００８６】ＦＩＦＯ＿ＥＭＰＴＹは、バースト転送全
体にわたってハイ値のままであるＳ＿ＤＡＴＡと共にＡ
ＮＤゲート１２８に入力される。しかし、ＦＩＦＯ＿Ｅ
ＭＰＴＹが現在ローなので、ＡＮＤゲート１２８は出力
上でロー値を生成する。したがって、ＡＮＤゲート１２
８およびインバータ１３０からマルチプレクサ１３２に
入力される２進制御値は共にローである。これによっ
て、マルチプレクサ１３２は、ラッチ１３４からのフィ
ードバック入力を出力上でＦＩＦＯ＿ＡＶＬＢＬとして
生成することを選択する。ＦＩＦＯ＿ＡＶＬＢＬは２進
ハイである。
【００８７】ＦＩＦＯ＿ＡＶＬＢＬと、ＯＲ４からの出
力が共にハイなので、ＡＮＤ６の出力はハイである。こ
れによって、ＮＡＮＤ１２６がＴＲＤＹをローで活動化
し、第２のデータ・フェーズ中にマスタからＦＩＦＯの
ＤＷＯＲＤ１にデータが書き込まれる。
【００８８】ＦＩＦＯの各ＤＷＯＲＤがデータを含むま
でアドレスのビット番号２および３を増分することによ
ってプロセスが繰り返される。Ｓバス１６に接続された
スレーブ（「スレーブ」または「Ｓバス・スレーブ」）
が転送を完了できるようになった場合、データはＤＷＯ
ＲＤ０から順にＦＩＦＯ外に転送される。ＰＣＩマスタ
がＦＩＦＯのＤＷＯＲＤへの新しいデータの書込み−遅
延書込みを試みる前に該ＤＷＯＲＤが空になった場合、
ＴＲＤＹはロー値のままであり、それによって、新しい
データをＦＩＦＯに入力できるようになる。したがっ
て、すでに有効なデータを含んでいるＤＷＯＲＤへのデ
ータの書込み−遅延書込みをマスタが試みるまで、デー
タは連続的にＦＩＦＯに入力される。
【００８９】Ｓバス１６が一度に１６バイトのデータし
かバースト転送できず、次いで停止しなければならない
ので、この条件はおそらく、複数データ・フェーズ・バ
ースト転送内に何度も発生する。したがって、Ｓバス１
６に接続されたスレーブは、ＰＣＩバス上のマスタがＦ
ＩＦＯにデータを埋め込むよりもゆっくりＦＩＦＯを空
にすることができる。
【００９０】すでに有効なデータを含んでいるＤＷＯＲ
Ｄ、たとえばＤＷＯＲＤ０への書込み−遅延書込みをマ
スタが試みるとき、バンク１１６からの出力、具体的に
はＡＮＤ０がローになる。マルチプレクサ１１２は、こ
のロー入力を出力上でドライブすることを選択する。こ
れによって、最終的にＮＡＮＤゲート１２６にロー値が
入力されることになる。このため、ＴＲＤＹがハイに非
アサートされ、マスタが現在のＰＣＩクロック信号中に
データ転送を完了することが妨げられる。
【００９１】ＤＷＯＲＤ０内のデータが、Ｓバス１６に
接続されたスレーブに出力されるまで、その後のＰＣＩ
クロックではＴＲＤＹが連続的に非アサートされる。該
出力が行われると、ＤＷ０＿ＢＶの値は再び、すべて論
理１になる。したがって、ＡＮＤ１はマルチプレクサ１
１２、ＡＮＤ４、ＯＲ４、およびＡＮＤ６を介してＮＡ
ＮＤ１２６に至るハイ信号を生成し、それによってＮＡ
ＮＤ６にＴＲＤＹをローで活動化させる。これによっ
て、データをＤＷＯＲＤ０に書き込むことができる。し
たがって、ペーシング論理機構１１０は、ＦＩＦＯでＤ
ＷＯＲＤが利用可能になるとただちにＴＲＤＹを活動化
することによって、データのＰＣＩバス２２からＦＩＦ
Ｏへの書込み−遅延書込みを最適化する。
【００９２】ＴＲＤＹのこれらのアサートおよび必要な
非アサートは、ＰＣＩマスタがＦＲＡＭＥを非アサート
することによってバースト転送が完了したことを通知す
るまで、バースト転送の全体にわたって継続する。該通
知が行われると、ＰＣＩブリッジ２０内のハードウェア
によってＳ＿ＤＡＴＡがローにドライブされる。Ｓ＿Ｄ
ＡＴＡがローになると、マルチプレクサ１３２がＦＩＦ
Ｏ＿ＡＶＬＢＬをローにドライブし、それによってＡＮ
Ｄ６の出力がローになり、ＴＲＤＹがハイに非アサート
される。
【００９３】ＰＣＩバス２２に接続されマスタによって
開始され、Ｓバス１６に接続されたスレーブをターゲッ
トとする読取りバースト転送時に、ホスト・ブリッジ２
０はデータのスレーブからＦＩＦＯへの読取り−事前取
込みを行う。ＰＣＩマスタが特定のアドレスから読み取
ろうとしているデータが、そのアドレスのビット番号２
および３に対応するＦＩＦＯのＤＷＯＲＤ中に存在する
とき、ＴＲＤＹがアサートされる。ペーシング論理機構
１１０も、ＰＣＩバス２２から開始された読取りバース
ト転送のためにＴＲＤＹをアサートするこの機能を提供
する。
【００９４】
【００９５】マルチプレクサ１１４は、現在のＰＣＩデ
ータ・フェーズが出力されるアドレスのビット番号２お
よび３に応じて、それらのビット番号に対応するＦＩＦ
Ｏの特定のＤＷＯＲＤ用のlatched byte valid信号を出
力する。たとえば、読取りバースト転送の最初のデータ
転送が、"００"に等しいビット番号２および３を有する
アドレスに出力される場合、マルチプレクサ１１４はＤ
Ｗ０＿ＢＶを出力上でドライブすることを選択する。
【００９６】マルチプレクサ１１４の出力は比較機構１
２０に入力され、該機構１２０で現在のＰＣＩデータ・
サイクルのバイト・イネーブル信号と比較される。比較
機構１２０は、マルチプレクサ１１４からの出力をバイ
ト・イネーブル信号以下と判定した場合、ＡＮＤ５に入
力されるハイ信号を出力する。この条件が発生すると
き、マスタがスレーブから読み取りたいデータがＦＩＦ
ＯのＤＷＯＲＤ０に存在しており、したがってＴＲＤＹ
をアサートすべきである。
【００９７】したがって、比較機構１２０からのハイ信
号はＡＮＤ５、ＯＲ４、およびＡＮＤ６を介して、ＴＲ
ＤＹをアサートするＮＡＮＤ１２６に送られ、ＰＣＩマ
スタによってＤＷＯＲＤ０からデータが読み取られる。
【００９８】ＤＷ０＿ＢＶがバイト・イネーブル信号よ
り大きい場合、必要なデータはＤＷＯＲＤ０に存在して
いない。したがって、比較機構１２０からの出力はロー
であり、ＴＲＤＹはアサートされない。しかし、マスタ
が求めるデータがＳバス１６からＤＷＯＲＤ０に入力さ
れると、比較機構１２０の出力はハイになり、ＴＲＤＹ
をローにアサートできるようになる。
【００９９】このプロセスは、バースト転送が完了する
まで、上記で論じたようにアドレス値のビット番号２お
よび３を増分することによって繰り返される。転送が完
了すると、ブリッジ２０がＳ＿ＤＡＴＡをローにアサー
トし、それによってＴＲＤＹがローに非アサートされ
る。
【０１００】ここで図１０を参照すると、Ｓバス１６イ
ンタフェース論理機構１０４の読取り−事前取出し論理
機構１５０の図が示されている。読取り−事前取出し論
理機構１５０は、ＰＣＩマスタからのバス・コマンドに
基づいて、Ｓバス１６に接続されたスレーブからＦＩＦ
Ｏへのデータの読取り−事前取出しをいつ行うべきかを
予測する。したがって、読取り−事前取出し論理機構１
５０は、ＰＣＩマスタによってバースト読取り転送が開
始されたときだけ、データをただちに「取り出し」、Ｆ
ＩＦＯの使用と、読取りバースト転送を完了するのに必
要な時間とを最適化する。
【０１０１】読取り事前取出し論理機構１５０は、ＰＣ
Ｉバス２２のＣ／ＢＥ線のビット番号３、２、および０
に３つの入力が接続された３入力ＡＮＤゲート１５２を
含む。ビット番号０の値は、ＡＮＤゲート１５２に入力
される前に反転される。したがって、ＰＣＩバス２２の
Ｃ／ＢＥ線のビット番号２とビット番号３の両方上のハ
イ２進値と、ビット番号０上のロー２進値によって、Ａ
ＮＤゲート１５２の出力がハイになる。
【０１０２】コマンド・サイクル中のこれら３つのビッ
トのこの２進組合せは、読取りデータ転送を開始するマ
スタがバースト読取りデータ転送を開始しており、した
がって、全体的なデータ転送の速度を最適化するために
データのＦＩＦＯへの読取り−事前取込みを行うべきで
あることを示す。このビット値組合せによって示される
特定のＰＣＩバス・コマンドは"Memeory Read Long"お
よび"Memory Read Multiple"である。
【０１０３】ＡＮＤゲート１５２の出力は、３入力マル
チプレクサ１５４の第１の入力に接続されている。マル
チプレクサ１５４の第２の入力は２進ロー値に接続され
ている。マルチプレクサ１５４の第３の入力は、ラッチ
１５６を介してそれ自体の出力に接続されており、フィ
ードバックされる。
【０１０４】マルチプレクサ１５４は、ホスト・ブリッ
ジ２０のハードウェアを介して制御信号として受信する
様々なＰＣＩバス信号の状況に基づいて、１つの入力を
出力上でドライブすることを選択する。ＰＣＩコマンド
およびアドレス・フェーズ中に、マルチプレクサ１５４
は第１の入力（ＡＮＤゲート１５２からの出力）を出力
上でドライブすることを選択する。ＰＣＩバス２２上で
のデータ・フェーズ中に、マルチプレクサ１５４は、第
３の入力を出力上でドライブすることを選択する。ＰＣ
Ｉマスタによって開始された読取りバースト転送が完了
し、要求されたすべてのデータがマスタによって読み取
られたことを示すと、マルチプレクサ１５４は第２の入
力の２進ロー値を出力上でドライブすることを選択す
る。
【０１０５】マルチプレクサ１５４の出力は、ラッチ１
５６に接続されているだけでなく、ＡＮＤゲート１５８
の一方の入力にも接続されている。ＡＮＤゲート１５８
の他方の入力は、信号ＬＢ＿ＨＩＴに接続されている。
該信号はブリッジ２０のハードウェアによって生成され
る。ホスト・ブリッジ２０が、ＰＣＩマスタによって生
成されたデータ転送用のアドレスを復号し、該アドレス
のターゲットを、Ｓバス１６に接続されたスレーブと判
定すると、ＬＢ＿ＨＩＴがハイになる。
【０１０６】ＡＮＤゲート１５８の出力は信号ＲＥＡＤ
＿ＰＦＴＣＨであり、ホスト・ブリッジ２０の他のハー
ドウェアに接続されている。ＲＥＡＤ＿ＰＦＴＣＨは、
２進ハイのとき、ＰＣＩバス２２に接続されたマスタに
よって読み取るべきＦＩＦＯ内にデータを事前に取り込
んでおくべきであることを、ホスト・ブリッジ２０の他
のハードウェアに示す。
【０１０７】ＡＮＤゲート１５８からの出力はラッチ１
６０にも入力され、反転されてＡＮＤゲート１６２に入
力される。ラッチ１６０の出力は、ＡＮＤゲート１６２
の他方の入力に接続されている。
【０１０８】ラッチ１５６および１６０は、それらに入
力された値を１ＰＣＩクロック信号持続時間中保持し、
次いで次のクロック信号中に出力する。したがって、Ａ
ＮＤゲート１５８の出力が数クロック持続時間中ハイで
あり、次いであるクロック信号でローになり、あるクロ
ック信号期間中ローのままであるとき、ラッチ１６０
は、ＡＮＤゲート１５８の出力がローのとき、同時にハ
イ信号を１クロック持続時間中保持する。したがって、
１クロック信号持続時間中、ＡＮＤゲート１６２の出力
はハイで「パルス」し、次いで再びローになる。
【０１０９】ＡＮＤゲート１６２の出力は、制御信号と
して３入力マルチプレクサ１６４に接続されている。マ
ルチプレクサ１６４は他の制御入力信号ＢＵＳＹを有す
る。該信号はＳバス１６インタフェース論理機構１０４
によって生成される。ＢＵＳＹは、ハイのとき、ＰＣＩ
マスタによって開始された読取りバースト転送に応答し
て依然としてＳバス１６上でデータの事前取出しが行わ
れていることを示す。
【０１１０】ＢＵＳＹがハイであり、ＡＮＤゲート１６
２がハイでパルスしているとき、マルチプレクサ１６４
は２進ハイ信号に接続された第１の入力を出力する。Ｂ
ＵＳＹだけがハイのとき、マルチプレクサ１６４は、ラ
ッチ１６６を介してフィードバック信号としてマルチプ
レクサ１６４の出力に接続された第３の入力を出力上で
ドライブすることを選択する。ＢＵＳＹがローのとき、
マルチプレクサ１６４は、２進ローに接続された第２の
入力を出力する。
【０１１１】マルチプレクサ１６４の出力は、ＡＮＤゲ
ート１６８の一方の入力に接続されている。ＡＮＤゲー
ト１６８の他方の入力は、Ｓバス１６インタフェース論
理機構１０４によって生成される信号の反転２進値ＬＡ
ＳＴ＿ＲＤＹである。ＬＡＳＴ＿ＲＤＹは、Ｓバス１６
に接続されたスレーブからＦＩＦＯへの最後のデータ列
の事前取込みが行われるまで、常に２進ハイ値である。
スレーブから事前に取り出される最後のデータ列は、Ｒ
ＥＡＤ＿ＰＦＴＣＨがローになるときにインタフェース
論理機構１０４によって決定される。
【０１１２】ＡＮＤゲート１６８の出力はラッチ１７０
に接続されている。ラッチ１７０の出力は信号ＣＬＥＡ
Ｒ＿ＦＩＦＯである。ＣＬＥＡＲ＿ＦＩＦＯは、ハイの
とき、ＦＩＦＯのＤＷＯＲＤをクリアし、byte valid信
号をすべて２進１に設定するようＦＩＦＯ論理機構１０
２に通知する。したがって、ＦＩＦＯは空になり、次の
データ転送のための準備を完了する。
【０１１３】動作時に、ＰＣＩマスタはＰＣＩバス２２
のＣ／ＢＥ線上でMemory Read LongコマンドまたはMemo
ry Read Multipleコマンドをアサートすることによっ
て、ＰＣＩコマンド／アドレス・フェーズ中に読取りバ
ースト転送を開始する。マスタは同じコマンド／アドレ
ス・フェーズ中に、Ｓバス１６に接続されたスレーブに
読取り転送が出力されることを示すメモリ・アドレスを
ＰＣＩバス２２のＡ／Ｄ線上で送信する。
【０１１４】ただちに、ＰＣＩバス２２のＣ／ＢＥ線の
ビット番号０、２、および３がＡＮＤゲート１５２に入
力される。これらのビット番号はそれぞれ、Memory Rea
d Long PCIバス・コマンドまたはMemory Read Multiple
PCIバス・コマンドを示す２進値０、１、および１を有
する。これらのコマンドは、現在の読取りデータ転送が
バースト転送であることを示す。Ｃ／ＢＥ線のビット番
号０のロー値は、ＡＮＤゲート１５２に入力される前に
反転される。したがって、結果として得られるＡＮＤゲ
ート１５２の出力は、マルチプレクサ１５４の第１の入
力に入力される２進ハイ値である。
【０１１５】現在のＰＣＩフェーズがアドレス・フェー
ズなので、マルチプレクサ１５４は、第１の入力上のＡ
ＮＤゲート１５２からのハイ信号を出力上でドライブす
ることを選択する。アドレス・フェーズの後のＰＣＩデ
ータ・フェーズ中に、マルチプレクサ１５４は第３のフ
ィードバック入力を出力上でドライブすることを選択す
る。該入力は、ラッチ１５６のために、常にハイ値にな
る。
【０１１６】ホスト・ブリッジ２０は、ＰＣＩマスタに
よってアサートされたアドレスを復号すると、データ転
送のターゲットを、Ｓバス１６に接続されたスレーブと
判定する。したがって、ホスト・ブリッジ２０のハード
ウェアはＬＢ＿ＨＩＴをハイ信号にドライブする。
【０１１７】マルチプレクサ１５４からのハイ値と、Ｌ
Ｂ＿ＨＩＴはＡＮＤゲート１５８に入力され、それによ
ってＡＮＤゲート１５８は信号ＲＥＡＤ＿ＰＦＴＣＨ用
のハイ出力を生成する。ＲＥＡＤ＿ＰＦＴＣＨは、ハイ
になると、ＦＩＦＯバッファ論理機構１０２およびＳバ
ス１６インタフェース論理機構１０４に、データのスレ
ーブからＦＩＦＯへの事前取込みを開始するよう通知す
る。
【０１１８】ＰＣＩマスタが、ＦＲＡＭＥ信号をハイ値
にアサートすることによって、必要とするすべてのデー
タを（ＦＩＦＯを介して）スレーブから読み取ったこと
を示すまで、ＲＥＡＤ＿ＰＦＴＣＨはハイのままであ
る。該読取りが行われると、マルチプレクサ１５４は２
進ハイ値である第２の入力を出力上でドライブすること
を選択する。したがって、ＡＮＤゲート１５８は、Ｓバ
ス１６インタフェース論理機構１０４にデータのＦＩＦ
Ｏへの事前取込みを停止するよう通知するＲＥＡＤ＿Ｐ
ＦＴＣＨ用のロー信号を生成する。
【０１１９】ＰＣＩマスタがＦＲＡＭＥ信号をハイにア
サートすることによってデータ転送を停止するとき、マ
スタによって必要とされず、かつ読み取られないデータ
がすでにＦＩＦＯに取り込まれている可能性がある。残
余データをＦＩＦＯからクリアし、あるいは空にしてお
かないかぎり、Ｓバス１６とＰＣＩバス２２の間の別の
データ転送を開始することはできない。読取り事前取出
し論理機構１５０の残りの論理機構はこの機能を実行す
る。
【０１２０】ＡＮＤゲート１５８が最初にＲＥＡＤ＿Ｐ
ＦＴＣＨ用のロー値を生成するクロック信号中に、該ロ
ー値は反転され、ＡＮＤゲート１６２に入力される。こ
のクロック信号中には同時に、ラッチ１６０が、前のク
ロック信号から保持していたハイ２進値を出力する。し
たがって、ＲＥＡＤ＿ＰＦＴＣＨがローになる１クロッ
ク信号持続時間中、ＡＮＤゲート１６２はハイ出力をパ
ルスする。
【０１２１】ＡＮＤゲート１６２からのパルスされたこ
の出力は、ＢＵＳＹ信号と共に、制御信号としてマルチ
プレクサ１６４に入力される。ＢＵＳＹはまた、このク
ロック信号中ハイになる。なぜなら、Ｓバス１６が、デ
ータのスレーブからの最後の事前取出しを完了する途中
だからである。したがって、マルチプレクサ１６４は、
第１の入力に接続されたハイ信号を出力上でドライブす
る。
【０１２２】Ｓバス１６が現在のデータ転送の結果とし
て読取り事前取出し論理機構１５０によって開始された
読取り事前取出しを完了する途中であるかぎり、ＢＵＳ
Ｙはハイのままである。このため、マルチプレクサ１６
４はフィードバック入力を選択する。該入力は、ラッチ
１６６のためにハイ信号である。
【０１２３】このハイ信号は、ＬＡＳＴ＿ＲＤＹと共に
ＡＮＤゲート１６８に入力される。ＬＡＳＴ＿ＲＤＹが
ローになり、ＦＩＦＯへの最後の読取り事前取込みが完
了したことを通知すると、ＡＮＤ１６８はハイ信号をラ
ッチ１７０に出力する。ラッチ信号１７０はこのハイ信
号を出力上でＣＬＥＡＲ＿ＦＩＦＯ信号として保持す
る。ＣＬＥＡＲ＿ＦＩＦＯによって、ＦＩＦＯバッファ
論理機構は、未使用の事前に取り込まれたデータをＦＩ
ＦＯから除去し、すべてのlatched byte valid信号をす
べて２進１に戻す。
【０１２４】したがって、読取り事前取出し論理機構１
５０は認識可能に、またはＰＣＩバス２２に接続された
マスタによって読取りデータ転送が開始されたときだ
け、Ｓバス１６上での読取り事前取出しを開始する。読
取り事前取出し論理機構１５０はまた、データ転送をＦ
ＩＦＯを介してできるだけ迅速に完了できるように、Ｆ
ＩＦＯを最適な方法でクリアする。
【０１２５】Ｓバス１６とＰＣＩバス２２の間での通信
を完全に最適化し変換するために、ホスト・ブリッジ２
０、および具体的にはＳバス１６インタフェース論理機
構１０４は、読取り事前取出し論理機構１５０の他に、
バースト転送に関するそれぞれのバス・アーキテクチャ
の間の２つの違いに適応するためのハードウェアを含ま
なければならない。上記で論じたこれらの違いの１つ
は、ＰＣＩバス・アーキテクチャはどのアドレスからで
もデータを順次バースト転送できるが、ＣＰＵローカル
・バス／システム・バス・アーキテクチャはあるアドレ
ス上の順次バースト転送しか開始できないことである。
【０１２６】ＣＰＵローカル・バス・アーキテクチャと
ＰＣＩバス・アーキテクチャの間の他の違いは、ＣＰＵ
ローカル・バスまたはシステム・バスは非連続データを
バースト転送することができないが、ＰＣＩバスはこの
機能を有することである。それぞれのバイト・イネーブ
ル信号によってイネーブルされたデータの２つ以上のバ
イトが、イネーブルされていないデータのバイトによっ
て分離されるとき、非連続データが発生する。バースト
転送時の非連続データは、転送中のデータ列のどれか用
のバイト・イネーブル信号のどれかまたはすべてが、デ
ータがイネーブルされていないことを示すときに発生す
る。たとえば、４つのデータ列のバースト転送は、該列
のどれかのバイト・イネーブル信号のどれかが２進ハイ
値（値１）を有する場合は非連続データである。上述の
ように、バースト転送内の非連続データは、ＣＰＵロー
カル・バス３４およびＳバス１６のバス・アーキテクチ
ャ内では可能でない。
【０１２７】ここで図１１乃至図１２を参照すると、シ
ステム・バス・インタフェース論理機構１０４のバース
ト論理機構２００の図が示されている。バースト論理機
構２００は、ＰＣＩバス２２とＳバス１６の間での非連
続データを含むバースト転送の速度を最適化する。バー
スト論理機構２００は、Ｓバス１６をターゲットとする
非連続データのバースト転送を検出し、該バースト転送
を、非連続データを転送するのに必要な任意の数の単一
データ転送に変換し、残りの連続データをバースト転送
することによって、この最適化を実行する。したがっ
て、本発明は、非連続データを含むバースト転送時に転
送されるすべてのデータを評価し、データをできるだけ
効率的に転送する、単一転送とバースト転送の最適組合
せを判定する。バースト論理機構２００はまた、ＰＣＩ
マスタによって開始されるどのバースト転送でも、Ｓバ
ス１６のアーキテクチャの制限内の正しいアドレス境界
上で開始するようにし、同時に、Ｓバス１６上のすべて
のバースト転送の速度を最適化する。
【０１２８】バースト論理機構２００は、３入力マルチ
プレクサ２０２の第１の入力でＰＣＩ＿ＡＤ［Ｘ：２］
と呼ばれる入力信号を受信する。ＰＣＩ＿ＡＤ［Ｘ：
２］は、Ｓバス１６をターゲットとするバースト転送を
開始するためにＰＣＩマスタがＰＣＩアドレス・フェー
ズ中にＰＣＩバス２２上で送信するＰＣＩアドレス信号
の最下位ビットから構成される。ＰＣＩ＿ＡＤ［Ｘ：
２］を構成するＰＣＩアドレス信号のビット番号はビッ
ト番号Ｘないし２である（２はアドレス信号の最下位ビ
ットである）。ビット番号Ｘはシステム設計者によって
選択されるビット番号であり、設計者が任意の１回のＰ
ＣＩ／システム・バス・データ転送でＰＣＩバス２２上
でバースト転送できるようにするＰＣＩデータ・フェー
ズの数に基づく。設計者は、任意のあるＰＣＩマスタが
ＰＣＩバスにアクセスできるようにする時間の長さに基
づいて、あるいは他のシステム・アーキテクチャ設計上
の理由で、この最大値を設定する。
【０１２９】バースト論理機構２００が、最初のＰＣＩ
アドレス信号中のビット番号Ｘより上位のビット番号が
修正されるように、後述のようにこのアドレスを増分し
た場合、ＰＣＩバス２２上でのデータ・フェーズの最大
数を超えている。この条件が発生すると、ＰＣＩインタ
フェース論理機構１０６はターゲット切断を開始し、そ
れによって最大数のデータ・フェーズを超えるＰＣＩデ
ータ転送の後のバス・サイクル中のどのデータ転送も不
許可になる。したがって、マスタはホスト・ブリッジ２
０から切断される。これによって、他のＰＣＩマスタが
ＰＣＩバス２２にアクセスできるようになる。
【０１３０】マルチプレクサ２０２の第２の入力は、２
入力マルチプレクサ２０４の出力に接続されている。マ
ルチプレクサ２０２の第３の入力は、ラッチ２０６を介
してフィードバック入力としてマルチプレクサ２０２の
出力に接続されている。
【０１３１】マルチプレクサ２０２用の制御信号は、ホ
スト・ブリッジ２０内の他のハードウェア論理機構によ
って提供される。マルチプレクサ２０２は、Ｓバス１６
をターゲットとする転送を開始するＰＣＩアドレス・フ
ェーズ中に第１の入力を出力上でドライブすることを選
択する。マルチプレクサ２０２の第２の入力は、Ｓバス
１６上でのデータ・フェーズが完了した後に出力上でド
ライブされ、次のシステム・バス・データ転送用のアド
レスを生成しなければならない。マルチプレクサ２０２
の第３の入力は、システム・バス・データ・フェーズ中
またはＳバス１６上でのデータ・フェーズの完了時に選
択され、Ｓバス１６上での次のデータ・フェーズは、完
了したデータ・フェーズと同じアドレスをターゲットと
する。この後者の条件は、単一のＤＷＯＲＤ内の非連続
データを、Ｓバス１６上で転送し、またはＳバス１６の
動的バス・サイジング機能に適応させる予定のときに発
生する。これらの問題と、該問題を解決するために使用
される本発明のハードウェアは共に、ＩＢＭに譲渡され
た"METHOD AND APPARATUS FOR PROVIDING ACCURATEAND
COMPLETE COMMUNICATION BETWEEN DIFFERENT BUS ARCHI
TECTURE IN AN INFORMATION HANDLING SYSTEM"と題する
関連特許出願で開示されている。
【０１３２】マルチプレクサ２０２の出力は、ラッチ２
０６を通過した後に、Ｓバス１６上での現在のデータ・
フェーズ用のアドレスのビット番号Ｘないし２を備え
る。この信号をＳＢＵＳ＿ＡＤ［Ｘ：２］と呼ぶ。ＳＢ
ＵＳ＿ＡＤ［Ｘ：２］はシステム・バス・インタフェー
ス論理機構１０４に出力される。Ｓバス・インタフェー
ス論理機構１０４は、ＳＢＵＳ＿ＡＤ［Ｘ：２］をＰＣ
Ｉ＿ＡＤの残りのビット番号と組み合わせて、Ｓバス１
６上での現在のデータ・フェーズのために、この組合わ
されたアドレス値をＳバス１６のアドレス線上で出力す
る。
【０１３３】ＳＢＵＳ＿ＡＤ（ＳＢＵＳ＿ＡＤ［２：
３］）のビット番号２および３はバースト・サイズ論理
ブロック２０８に入力される。バースト・サイズ論理ブ
ロック２０８への他の入力は、ペーシング論理機構１１
０からのＤＷＯＲＤ ＦＵＬＬ信号およびＥＭＰＴＹ信
号、事前取出し論理機構１５０からのＲＥＡＤ＿ＰＦＴ
ＣＨ信号、およびＦＩＦＯ＿ＦＬＵＳＨ信号を含む。Ｆ
ＩＦＯ＿ＦＬＵＳＨは、ＦＩＦＯ中のデータをＳバス１
６上のスレーブに書き込むべきであることをＰＣＩバス
・インタフェース論理機構が示したときに、ＦＩＦＯバ
ッファ論理機構１０２によって生成される。
【０１３４】バースト・サイズ論理ブロック２０８は、
受信する入力の値に基づいて出力ＢＳＩＺＥを生成す
る。ＢＳＩＺＥは、Ｓバス１６上でＳＢＵＳ＿ＡＤ
［２：３］の現在値から順にバースト転送すべきデータ
・フェーズの数を示す。ＢＳＩＺＥはシステム・バス・
インタフェース論理機構１０４に出力され、該論理機構
１０４は、ＢＳＩＺＥによって示されたデータ・フェー
ズの数をバースト・モードで転送する。
【０１３５】バースト・サイズ論理ブロック２０８は、
バースト・データ転送が書込み動作（表１）か、それと
も読取り事前取出し動作（表２）かに基づいて、以下の
表１および表２に記載したＢＳＩＺＥ用の値を生成する
論理の組合せである。
【表１】
【表２】
【０１３６】表が示すように、Ｓバス１６のアーキテク
チャは、ＳＢＵＳ＿ＡＤ［２：３］が値"００"または"
１０"をもつことで終了するアドレスで始まるバースト
転送しか許可しない。さらに、この値が"１０"に等しい
場合は２つのバースト転送しか許可されない。
【０１３７】また、表１が示すように、ＦＩＦＯ内のデ
ータの特定のＤＷＯＲＤをＳバス１６上でバースト転送
するには、該ＤＷＯＲＤのＤＷＯＲＤ ＦＵＬＬ信号が
ハイであり、ＤＷＯＲＤ内のデータのバイトがすべてイ
ネーブルされていることを示していなければならない。
これによって、Ｓバス１６上で非連続データがバースト
転送されないことが保証される。
【０１３８】ＳＢＵＳ＿ＡＤ［Ｘ：２］は２つの加算機
構２１０および２１２にもそれぞれ入力される。加算機
構２１０はＳＢＵＳ＿ＡＤ［Ｘ：２］の値を１だけ増分
して、この新しい値をマルチプレクサ２０４の第１の入
力に出力する。加算機構２１２はＳＢＵＳ＿ＡＤ［Ｘ：
２］の値を２だけ増分し、この新しい値をマルチプレク
サ２０４の第２の入力に出力する。
【０１３９】アドレス増分論理ブロック２１４は、制御
信号をマルチプレクサ２０４に提供する。アドレス増分
論理ブロック２１４は、ペーシング論理機構１１０から
のＤＷＯＲＤ ＥＭＰＴＹ信号、ＳＢＵＳ＿ＡＤ［３：
２］、およびＦＩＦＯ＿ＦＬＵＳＨを入力として受信
し、これらの入力に基づいてマルチプレクサ２０４用の
制御信号を生成する。アドレス増分論理ブロック２１４
によって出力される制御信号は、以下の表３に記載した
ように、該論理ブロック２１４への入力に基づいてロー
値またはハイ値になる。
【表３】
【０１４０】アドレス増分論理ブロック２１４は、表３
を生成する機能を提供する。アドレス増分論理ブロック
２１４の目的は、あるアドレスに書き込むべきイネーブ
ルされたデータがないことをマスタが示すときに、ＰＣ
Ｉマスタによって開始されたバースト転送内でそのアド
レスをスキップすることである。アドレス増分論理ブロ
ックからの出力がローのとき、マルチプレクサ２０４は
加算機構２１０からの出力を出力上でドライブすること
を選択する。これは、Ｓバス１６上での次のデータ転送
のアドレスが単に、１ＤＷＯＲＤアドレスだけ増分され
る通常状態を示す。アドレス増分論理ブロックからの出
力がハイのとき、マルチプレクサ２０４は加算機構２１
２からの出力を出力上でドライブすることを選択する。
これによって、アドレス値は２ＤＷＯＲＤアドレスだけ
増分される。これは、Sバス１６上で書き込むべきＦＩ
ＦＯ中のデータの次のＤＷＯＲＤ全体がイネーブルされ
ておらず、ＦＩＦＯ中のこのＤＷＯＲＤが対応するアド
レスを特定の書込みバースト転送でスキップすべきであ
ることを示すときに行われる。したがって、そのアドレ
スにデータは書き込まれない。
【０１４１】Ｓバス１６に接続されたスレーブへの書込
みバースト転送時の動作では、ＰＣＩマスタによって提
供された第１のＰＣＩアドレスのビット番号Ｘないし２
がマルチプレクサ２０２の第１の入力に入力される。こ
のフェーズがＰＣＩバースト転送の始めを通知する第１
のＰＣＩアドレス・フェーズなので、マルチプレクサ２
０２はこのアドレス値を出力上でドライブする。ラッチ
２０６はこの値をラッチし、第１のＳＢＵＳ＿ＡＤ
［Ｘ：２］値用に出力する。
【０１４２】ＳＢＵＳ＿ＡＤ［２：３］はバースト・サ
イズ論理ブロック２０８に入力される。バースト・サイ
ズ論理ブロック２０８は、ＦＩＦＯ＿ＦＬＵＳＨ用のハ
イ信号を受信するまで出力を生成しない。バースト・サ
イズ論理ブロック２０８がこのハイ信号を受信すると
き、ＦＩＦＯにはＰＣＩマスタからの書込み−遅延書込
みデータが埋め込まれている。
【０１４３】バースト・サイズ論理機構２０８は、ＦＩ
ＦＯ＿ＦＬＵＳＨ信号を受信すると、４つのＤＷＯＲＤ
ＦＵＬＬ信号に基づいて、ＦＩＦＯの各ＤＷＯＲＤが
連続データを含むかどうかを評価し、ＳＢＵＳ＿ＡＤ
［３：２］信号も評価する。バースト・サイズ論理機構
は、これらの評価に基づいて、ＢＳＩＺＥ用の信号を生
成する。
【０１４４】たとえば、ビット番号２および３が値"０
０"を有し、ＦＩＦＯ＿ＦＬＵＳＨがハイであり、ＦＩ
ＦＯ全体が一杯である場合、値４を有するＢＳＩＺＥが
生成される。したがって、システム・バス・インタフェ
ース論理機構１０４はＦＩＦＯ内のデータの４つのＤＷ
ＯＲＤをスレーブにバースト書込み転送する。これは、
Ｓバス１６の最大バス機能であり、したがってバースト
・サイズ論理ブロック２０８に入力される信号の最も速
い組合せである。マスタによって開始された書込み転送
が４ＤＷＯＲＤのデータより長い場合、ＦＩＦＯで空間
が利用可能になると、引き続きマスタからの書込み−遅
延書込みデータがＦＩＦＯに埋め込まれる。ＦＩＦＯ中
のあらゆるＤＷＯＲＤが同時に空になり、あるいはＰＣ
Ｉバス・トランザクションが完了するまで、ＦＩＦＯ＿
ＦＬＵＳＨはアサートされ続ける。
【０１４５】したがって、バースト・サイズ論理ブロッ
ク２０８は、Ｓバス１６上でのバーストの後のＳＢＵＳ
＿ＡＤのビット番号２および３の増分値に基づいて次の
ＢＳＩＺＥ信号を生成する。Ｓバス１６上での４回のデ
ータ・フェーズのバーストの後に、この値が再び"００"
になり、それによって再び、Ｓバス１６上での最適バー
スト転送が可能になる。これは、バースト転送が完了し
てＦＩＦＯ＿ＦＬＵＳＨがもはや生成されなくなるまで
継続する。
【０１４６】これに対し、バースト書込み転送は、ＳＢ
ＵＳ＿ＡＤ［２：３］が値"０１"を有するアドレスから
開始する。この状況では、Ｓバス１６上での制限のため
に、バースト・サイズ論理ブロック２０８はＰＣＩバス
２２からのバースト転送を、Ｓバス１６上での単一のバ
ス転送と多数のバースト転送に分割する。これによっ
て、前の例より遅いデータ転送が作成される。しかし、
論理ブロック２０８は、Ｓバス１６の最大バースト機能
を使用してできるだけ速く転送を実行する。
【０１４７】ＦＩＦＯ＿ＦＬＵＳＨが受信されると、す
べてのＤＷ ＦＵＬＬ信号がハイであると仮定して、Ｂ
ＳＩＺＥが１になるため値"０１"で終わるアドレスにデ
ータ転送が１回行われる。上記で論じたように、この転
送の後に加算機構２１０によってアドレスが１だけ増分
され、したがってＳＢＵＳ＿ＡＤのビット番号２および
３の次の値は"１０"になる。したがって、ＢＳＩＺＥが
２になり、Ｓバス１６上で２つのＤＷＯＲＤのバースト
転送が発生する。前の２回のＤＷＯＲＤバースト転送の
ためにアドレスはさらに２回増分される。したがって、
ＳＢＵＳ＿ＡＤ［２：３］の新しい値は"００"になる。
これでバースト・サイズ論理ブロック２０８は、ＰＣＩ
マスタによってデータ転送が完了するまで、前の例で論
じたようにＢＳＩＺＥの最大値を許可することになる。
【０１４８】バースト・サイズ論理ブロック２０８は、
システム・バス・スレーブへのバースト書込み動作の場
合と実質的に同じように、システム・バス・スレーブか
らの読取り事前取出しのために動作する。違いは、ＤＷ
ＯＲＤ ＦＵＬＬ信号の代わりにＤＷＯＲＤ ＥＭＰＴ
Ｙ信号が、ＦＩＦＯ＿ＦＬＵＳＨの代わりにＲＥＡＤ＿
ＰＦＴＣＨが、表１の代わりに表２が使用されることで
ある。
【０１４９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【０１５０】（１）中央演算処理装置と、前記中央演算
処理装置に接続されたシステム・バスと、それ自体に周
辺装置を接続するための周辺バスと、前記システム・バ
スを前記周辺バスに接続するためのホスト・ブリッジと
を備え、前記ホスト・ブリッジが、前記システム・バス
と前記周辺バスの間で送信されるデータを一時的に記憶
するためのバッファを含み、前記ホスト・ブリッジがさ
らに、前記データが非連続データかどうかに基づいて前
記バッファとの間で前記データが送信される速度を最適
化する論理ネットワークを含むことを特徴とする、情報
処理システム。 （２）前記論理ネットワークがまた、前記システム・バ
スを介して前記データがそこに書き込まれあるいはそこ
から読み取られるアドレスに応じて、前記バッファとの
間で前記データが送信される速度を最適化することを特
徴とする、上記（１）に記載の情報処理システム。 （３）前記システム・バスを介して前記データがそこに
書き込まれあるいはそこから読み取られる前記アドレス
を提供するための増分論理機構を含むことを特徴とす
る、上記（１）に記載の情報処理システム。 （４）前記増分論理機構が、前記アドレスを１アドレス
だけ増分する第１の加算機構と、前記システム・バスを
介して前記データが書き込まれあるいは読み取られる直
後に前記アドレスを２アドレスだけ増分する第２の加算
機構とを含むことを特徴とする、上記（３）に記載の情
報処理システム。 （５）前記増分論理機構が、前記システム・バスを介し
て前記データが書き込まれあるいは読み取られた直後に
バースト・データ転送内のアドレスをスキップすべきか
どうかに応じて、前記第１の加算機構または第２の加算
機構の前記増分されたアドレスを出力するマルチプレク
サを含むことを特徴とする、上記（４）に記載の情報処
理システム。 （６）前記周辺バスがＰＣＩバスであることを特徴とす
る、上記（１）に記載の情報処理システム。 （７）前記周辺バスが多重化バスであることを特徴とす
る、上記（１）に記載の情報処理システム。 （８）中央演算処理装置と、前記中央演算処理装置に接
続されたシステム・バスと、それ自体に周辺装置を接続
するためのＰＣＩバスと、前記システム・バスを前記周
辺バスに接続するためのホスト・ブリッジとを備え、前
記ホスト・ブリッジが、前記システム・バスと前記ＰＣ
Ｉバスの間で送信されるデータを一時的に記憶するため
のバッファを含み、前記ホスト・ブリッジがさらに、前
記バッファとの間で前記ＰＣＩバスおよび前記システム
・バスを介して前記データが送信される速度を最適化す
る論理ネットワークを含むことを特徴とする、情報処理
システム。 （９）前記論理ネットワークが、前記バッファ内の記憶
空間がいつ前記データを含まなくなるかを感知するため
のペーシング論理機構を含むことを特徴とする、上記
（８）に記載の情報処理システム。 （１０）前記ペーシング論理機構が、前記記憶空間が空
のとき、マスタ周辺装置へのイネーブル信号を活動化す
ることを特徴とする、上記（９）に記載の情報処理シス
テム。 （１１）前記マスタ周辺装置が、前記マスタが前記イネ
ーブル信号を受信したとき、前記データ列を前記記憶空
間に書き込むことを特徴とする、上記（１０）に記載の
情報処理システム。 （１２）前記ペーシング論理機構が、前記記憶空間が前
記データで一杯のとき、前記イネーブル信号を非活動化
することを特徴とする、上記（１０）に記載の情報処理
システム。 （１３）前記ペーシング論理機構が、前記記憶空間がい
つ前記データで一杯になるかを感知するためのものでも
あることを特徴とする、上記（９）に記載の情報処理シ
ステム。 （１４）前記ペーシング論理機構が、前記記憶空間が前
記データで一杯のとき、マスタ周辺装置へのイネーブル
信号を活動化することを特徴とする、上記（１３）に記
載の情報処理システム。 （１５）前記マスタ周辺装置が、前記イネーブル信号を
受信したとき、前記記憶空間内の前記データを読み取る
ことを特徴とする、上記（１４）に記載の情報処理シス
テム。 （１６）中央演算処理装置と、前記中央演算処理装置に
接続されたシステム・バスと、それ自体に周辺装置を接
続するための周辺バスと、前記システム・バスを前記周
辺バスに接続するためのホスト・ブリッジとを備え、前
記ホスト・ブリッジが、前記システム・バスと前記周辺
バスの間で送信されるデータを一時的に記憶するための
バッファを含み、前記ホスト・ブリッジがさらに、前記
周辺バスに接続されたマスタ周辺装置が、前記システム
・バスに接続されたスレーブに向けられた読取りバース
ト転送を開始する際に、前記システムを介した前記デー
タの前記バッファへの事前取込みを行うための論理機構
を含むことを特徴とする、情報処理システム。 （１７）前記論理機構が、前記マスタ周辺装置がいつ前
記読取りバースト転送を開始するかを感知するためのセ
ンサを含むことを特徴とする、上記（１６）に記載の情
報処理システム。 （１８）前記読取りバースト転送がいつ完了したかを判
定し、前記読取りバースト転送時に読み取られなかった
データを前記バッファからクリアするための信号を始動
するための検出器を含むことを特徴とする、上記（１
６）に記載の情報処理システム。 （１９）前記周辺バスがＰＣＩバスであることを特徴と
する、上記（１６）に記載の情報処理システム。 （２０）前記周辺バスが多重化バスであることを特徴と
する、上記（１６）に記載の情報処理システム。
【０１５１】
【発明の効果】したがって、システム・バスと周辺バス
の間のデータ転送を最適化する複数バス情報処理システ
ム用のバス間ブリッジの好ましい実施例について説明し
た。
【図面の簡単な説明】
【図１】情報処理システムのブロック図である。
【図２】情報処理システムのブロック図である。
【図３】情報処理システムのブロック図である。
【図４】書込み動作時に図１、２、および３のシステム
の周辺バスによって送られる様々な信号のタイミング図
である。
【図５】読取り動作時の図４の信号のタイミング図であ
る。
【図６】図１、２、および３のシステムのホスト・ブリ
ッジのインタフェース・ハードウェアのブロック図であ
る。
【図７】図６のインタフェース・ハードウェアのペーシ
ング論理機構の論理図である。
【図８】図６のインタフェース・ハードウェアのペーシ
ング論理機構の論理図である。
【図９】図７乃至図８のペーシング論理機構のFIFO rea
dy論理ブロックの論理図である。
【図１０】図６のインタフェース・ハードウェアの読取
り事前取出し論理機構の論理図である。
【図１１】図６のインタフェース・ハードウェアのバー
スト論理機構の論理図である。
【図１２】図６のインタフェース・ハードウェアのバー
スト論理機構の論理図である。
【符号の説明】
１０ システム １２ キャッシュおよびメモリ複合体 １４ システム・バス装置 １６ Ｓバス １８ 主ＰＣＩ装置 ２０ ＰＣＩホスト・ブリッジ ２２ 主ＰＣＩバス ３２ ベースシステム・メモリ ３４ ＣＰＵローカル・バス １００ 論理機構 １０２ 先入れ先出しバック・ツー・バック論理機構 １０４ Ｓバス・インタフェース論理機構 １１０ ペーシング論理機構 １１２ ４入力マルチプレクサ １１６ ４入力ＡＮＤゲート １１８ ４入力ＮＯＲゲート １２０ ２入力比較機構 １２６ ＮＡＮＤゲート １３０ インバータ １３４ ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アシュ・コーリ アメリカ合衆国33445 フロリダ州デルレ イ・ビーチ スプリング・ハーバー・ドラ イブ 1510 アパートメント オー (72)発明者 グレゴリー・ノーマン・サントス アメリカ合衆国33486 フロリダ州ボカ・ ラトン ナインス・テラス・サウス・ウェ スト1098

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】中央演算処理装置と、 前記中央演算処理装置に接続されたシステム・バスと、 それ自体に周辺装置を接続するための周辺バスと、 前記システム・バスを前記周辺バスに接続するためのホ
    スト・ブリッジとを備え、 前記ホスト・ブリッジが、前記システム・バスと前記周
    辺バスの間で送信されるデータを一時的に記憶するため
    のバッファを含み、 前記ホスト・ブリッジがさらに、前記データが非連続デ
    ータかどうかに基づいて前記バッファとの間で前記デー
    タが送信される速度を最適化する論理ネットワークを含
    むことを特徴とする、情報処理システム。
  2. 【請求項２】前記論理ネットワークがまた、前記システ
    ム・バスを介して前記データがそこに書き込まれあるい
    はそこから読み取られるアドレスに応じて、前記バッフ
    ァとの間で前記データが送信される速度を最適化するこ
    とを特徴とする、請求項１に記載の情報処理システム。
  3. 【請求項３】前記システム・バスを介して前記データが
    そこに書き込まれあるいはそこから読み取られる前記ア
    ドレスを提供するための増分論理機構を含むことを特徴
    とする、請求項１に記載の情報処理システム。
  4. 【請求項４】前記増分論理機構が、前記アドレスを１ア
    ドレスだけ増分する第１の加算機構と、前記システム・
    バスを介して前記データが書き込まれあるいは読み取ら
    れる直後に前記アドレスを２アドレスだけ増分する第２
    の加算機構とを含むことを特徴とする、請求項３に記載
    の情報処理システム。
  5. 【請求項５】前記増分論理機構が、前記システム・バス
    を介して前記データが書き込まれあるいは読み取られた
    直後にバースト・データ転送内のアドレスをスキップす
    べきかどうかに応じて、前記第１の加算機構または第２
    の加算機構の前記増分されたアドレスを出力するマルチ
    プレクサを含むことを特徴とする、請求項４に記載の情
    報処理システム。
  6. 【請求項６】前記周辺バスがＰＣＩバスであることを特
    徴とする、請求項１に記載の情報処理システム。
  7. 【請求項７】前記周辺バスが多重化バスであることを特
    徴とする、請求項１に記載の情報処理システム。
  8. 【請求項８】中央演算処理装置と、 前記中央演算処理装置に接続されたシステム・バスと、 それ自体に周辺装置を接続するためのＰＣＩバスと、 前記システム・バスを前記周辺バスに接続するためのホ
    スト・ブリッジとを備え、 前記ホスト・ブリッジが、前記システム・バスと前記Ｐ
    ＣＩバスの間で送信されるデータを一時的に記憶するた
    めのバッファを含み、 前記ホスト・ブリッジがさらに、前記バッファとの間で
    前記ＰＣＩバスおよび前記システム・バスを介して前記
    データが送信される速度を最適化する論理ネットワーク
    を含むことを特徴とする、情報処理システム。
  9. 【請求項９】前記論理ネットワークが、前記バッファ内
    の記憶空間がいつ前記データを含まなくなるかを感知す
    るためのペーシング論理機構を含むことを特徴とする、
    請求項８に記載の情報処理システム。
  10. 【請求項１０】前記ペーシング論理機構が、前記記憶空
    間が空のとき、マスタ周辺装置へのイネーブル信号を活
    動化することを特徴とする、請求項９に記載の情報処理
    システム。
  11. 【請求項１１】前記マスタ周辺装置が、前記マスタが前
    記イネーブル信号を受信したとき、前記データ列を前記
    記憶空間に書き込むことを特徴とする、請求項１０に記
    載の情報処理システム。
  12. 【請求項１２】前記ペーシング論理機構が、前記記憶空
    間が前記データで一杯のとき、前記イネーブル信号を非
    活動化することを特徴とする、請求項１０に記載の情報
    処理システム。
  13. 【請求項１３】前記ペーシング論理機構が、前記記憶空
    間がいつ前記データで一杯になるかを感知するためのも
    のでもあることを特徴とする、請求項９に記載の情報処
    理システム。
  14. 【請求項１４】前記ペーシング論理機構が、前記記憶空
    間が前記データで一杯のとき、マスタ周辺装置へのイネ
    ーブル信号を活動化することを特徴とする、請求項１３
    に記載の情報処理システム。
  15. 【請求項１５】前記マスタ周辺装置が、前記イネーブル
    信号を受信したとき、前記記憶空間内の前記データを読
    み取ることを特徴とする、請求項１４に記載の情報処理
    システム。
  16. 【請求項１６】中央演算処理装置と、 前記中央演算処理装置に接続されたシステム・バスと、 それ自体に周辺装置を接続するための周辺バスと、 前記システム・バスを前記周辺バスに接続するためのホ
    スト・ブリッジとを備え、 前記ホスト・ブリッジが、前記システム・バスと前記周
    辺バスの間で送信されるデータを一時的に記憶するため
    のバッファを含み、 前記ホスト・ブリッジがさらに、前記周辺バスに接続さ
    れたマスタ周辺装置が、前記システム・バスに接続され
    たスレーブに向けられた読取りバースト転送を開始する
    際に、前記システムを介した前記データの前記バッファ
    への事前取込みを行うための論理機構を含むことを特徴
    とする、情報処理システム。
  17. 【請求項１７】前記論理機構が、前記マスタ周辺装置が
    いつ前記読取りバースト転送を開始するかを感知するた
    めのセンサを含むことを特徴とする、請求項１６に記載
    の情報処理システム。
  18. 【請求項１８】前記読取りバースト転送がいつ完了した
    かを判定し、前記読取りバースト転送時に読み取られな
    かったデータを前記バッファからクリアするための信号
    を始動するための検出器を含むことを特徴とする、請求
    項１６に記載の情報処理システム。
  19. 【請求項１９】前記周辺バスがＰＣＩバスであることを
    特徴とする、請求項１６に記載の情報処理システム。
  20. 【請求項２０】前記周辺バスが多重化バスであることを
    特徴とする、請求項１６に記載の情報処理システム。
JP6109708A 1993-05-28 1994-05-24 システム・バスと周辺バスの間でのデ―タ転送を最適化する複数バス情報処理システム用のバス間ブリッジ Expired - Lifetime JP2505115B2 (ja)

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