JPH06348647A - システム・バスと周辺バスの間でのデータ転送を最適化する複数バス情報処理システム用のバス間ブリッジ - Google Patents
システム・バスと周辺バスの間でのデータ転送を最適化する複数バス情報処理システム用のバス間ブリッジInfo
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- JPH06348647A JPH06348647A JP6109708A JP10970894A JPH06348647A JP H06348647 A JPH06348647 A JP H06348647A JP 6109708 A JP6109708 A JP 6109708A JP 10970894 A JP10970894 A JP 10970894A JP H06348647 A JPH06348647 A JP H06348647A
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Abstract
クチャまたはPCIに類似のある種のプロトコルを有す
るバス・アーキテクチャを使用するバスを相互接続し,
同時に接続されたバスの間のデータ転送効率を最大限に
するためのブリッジを提供する。 【構成】PCIバス・アーキテクチャ、またはPCIに
類似のバス・アーキテクチャを使用する周辺バスを使用
してシステム・バスを周辺バスに接続する、ホスト・ブ
リッジ内のハードウェア論理機構を提供する。本発明の
ハードウェアは、データ転送が実行される速度を最適化
し、同時に、2つのバスの異なるアーキテクチャの間の
データ転送を変換する。
Description
コンピュータ環境でバスを相互接続するためのブリッジ
に関し、具体的には、相互接続されたバスの異なるデー
タ管理プロトコルの動作を同期させ、それによってバス
間のデータ転送効率を最適化するための、バッファに組
み込まれたブリッジに関する。
ステムは通常、複数のバスを含み、システム中の各バス
には、それを介してローカルで相互に通信する装置が接
続されている。たとえば、典型的なコンピュータ・シス
テムは、中央演算処理装置(CPU)と接続され、かつ
CPUが、接続された他の装置と直接通信するために使
用する、システム・バスまたはCPUローカル・バスを
含む。システムは、1つまたは複数の周辺バスを含むこ
ともできる。周辺バスは入出力装置(I/O)やグラフ
ィクス・パッケージなどの周辺装置をコンピュータ・シ
ステムに接続する。
は、それぞれ異なる1組の標準プロトコルまたは規則を
使用して、それに接続された異なる装置および構成要素
の間でデータ転送を行う。このようなプロトコルはバス
に組み込まれ、バスの「アーキテクチャ」と呼ばれる。
したがって、周辺バスに接続された周辺装置とシステム
・バスに接続されたCPUまたは他のシステム構成要素
との間でデータを転送しなければならないときに通信の
問題が発生する。そのようなデータ転送には異なるバス
・アーキテクチャが関与するので、第1のバス・アーキ
テクチャから転送されるデータが、受信側の第2のバス
・アーキテクチャが使用または認識できる形でないこと
がある。
から他のバス・アーキテクチャに転送されるデータを
「変換する」ための機構が必要である。この変換機構は
通常、2つの異なるバスを接続するためのバス間ブリッ
ジ(インタフェース)のハードウェアに含まれる。シス
テム・バスを周辺バスに接続するバス間ブリッジを通
常、ホスト・ブリッジと呼ぶ。したがって、システム・
バスを周辺バスに接続するホスト・ブリッジは、2つの
バスの間の通信を変換し、2つのバスの間でデータが認
識可能に転送されるようにする、論理機構およびハード
ウェアをすべて含む。
通信を可能にするために、バス間ブリッジは、一方のバ
スの通信プロトコルを他のバスの通信プロトコルに整合
させるように設計されている。既知のバス間ブリッジに
は、すべて1992年1月2日に出願され、IBMに譲
渡された関連特許出願である、米国特許出願第07/8
15992号、第07/816184号、出願第07/
816204号、第07/816203号、第07/8
16691号、第07/816693号、第07/81
6116号、第07/816698号に開示されたもの
がある。これらの出願は、システム中の異なるバスに接
続された装置のシステム規模の通信を可能にする機構を
記載している。
キテクチャ・バスなどの)システム・バスの矛盾するプ
ロトコルを、PCI(Peripheral Component Interconn
ect)バス・アーキテクチャや同様のアーキテクチャを
使用する周辺バスと同期させようとすることに特有の問
題を解決しない。そのような矛盾の一例は、順次(シー
ケンシャル)バースト転送と呼ばれる特殊データ転送を
行うためにPCIバスとシステム・バスによって異なる
方式が使用されることである。
ズで1つのアドレスが提供され、その後にいくつかのデ
ータ・フェーズが発生する、データ転送である。第1の
データ・フェーズ中に、アドレス・フェーズで提供され
たアドレスにまたはそのアドレスからデータが転送され
る。その後のデータ・フェーズ中に、アドレス・フェー
ズで提供されたアドレスに順次続くそれぞれのアドレス
でデータ転送が行われる(以下、順次バースト転送を単
にバースト転送と呼ぶものとする)。
レス境界からでも無制限の数のデータ列のバースト転送
を可能にする(もちろん、バーストを開始した装置がP
CI調停ガイドラインによってバスの放棄を強制される
ことはないと仮定する)。これに対し、システム・バス
・バースト・プロトコルでは、バースト転送の開始アド
レスがあるアドレス境界に制限され、単一のバースト転
送で一定数のデータ・フェーズしか可能にならない。し
たがって、システム・バス・アーキテクチャでは、4ダ
ブルワード(DWORD)または16バイトのデータの
バーストしか可能にならない。
らの制限と、後述の他の制限のために、システム・バス
とPCIバスを接続するホスト・ブリッジは、2つの異
なるバスの間でのデータ転送を変換する必要がある。し
かし、PCIバスをシステム・バスに接続するホスト・
ブリッジは、2つの異なるアーキテクチャの間でデータ
を変換しなければならないだけでなく、この変換をでき
るだけ効率的に行わなければならない。
目的は、マルチバス・コンピュータ・システムでCPU
システム・バスと、PCIバス・アーキテクチャまたは
PCIバス・アーキテクチャに類似するある種のプロト
コルを有するバス・アーキテクチャを使用するバスを相
互接続し、同時に、相互接続されたバスの間のデータ転
送効率を最大限にするためのブリッジを提供することで
ある。
ム・バスを、PCIバス・アーキテクチャを使用する周
辺バスまたはPCIに類似のバス・アーキテクチャを使
用する周辺バスに接続する、ホスト・ブリッジ内のハー
ドウェア論理機構が提供される。本発明のハードウェア
は、バス間でデータ転送が行われる速度を最適化し、同
時に、2つのバスの異なるアーキテクチャの間でデータ
転送を変換する。
・メモリ・バス36、およびCPUローカル・バス34
は32ビット・バスである。
がそれに向けられる間、そのメモリ・サイクルに応答す
る。しかし、メモリ・サイクルがメモリ制御装置28に
向けられない場合、情報はSバス16上に送られる。
データ転送(毎秒最大120メガバイト)のデータ転送
を行うことができる。PCIバスがこのように高レベル
の性能を達成するのは、1つには、PCIバスが、CP
Uを接続できるシステム・バスなどの他の高速バスに直
接リンクすることができ、したがってPCIバスに接続
された装置とシステム・バスに接続された装置の間で高
速データ転送が提供できるからである。実際には、ある
種のグラフィクス・パッケージ制御装置などいくつかの
高集積度装置を操作するには、PCIバスなどの高性能
バスを介してシステム・バスに直接リンクする必要があ
る。また、PCIバス・アーキテクチャは、それに接続
された周辺装置を操作するのに「グルー・ロジック」を
必要としない。他のバス用のグルー・ロジックは通常、
周辺装置とバスの中間に設置されたデコーダ、バッフ
ァ、ラッチなどの様々なハードウェア構成要素から構成
される。
信号に基づいて動作し、PCIバスを介して送信される
データの列は長さ32ビットである。PCIバス上の3
2ビット・データ列をダブル・ワード(DWORD)と
呼ぶ。ダブルワードはそれぞれ8ビットのデータから成
る4バイトずつに分割される。PCIバスによって搬送
されるアドレス情報およびデータ情報は1つの信号に多
重化される。多重化によってアドレス線とデータ線を別
々にする必要がなくなり、そのためPCI環境で必要と
される信号数は、他のバス・アーキテクチャよりも少な
くなる。PCIバス・アーキテクチャで必要とされる信
号の数は45ないし47であるが、非多重化バスでは通
常この2倍必要である。したがって、信号の数が減るの
で、PCIバスにリンクされた装置をサポートするのに
必要な接続ピンの数もそれに対応する数だけ少なくな
る。したがって、PCIアーキテクチャは、集積度の高
いデスクトップ・コンピュータ・システムに特に適合し
ている。
動作の詳細な説明は、例えば1922年6月22日発行
の"Peripheral Component Interconnect (PCI) Revisio
n 1.0 Specification"と、1992年11月1日発行
の"Preliminary PCI System Design Guide"revision 0.
6と、1992年11月6日発行の"Peripheral Compone
nt Interconnect (PCI) Add-in Board/Connector Adden
dum"(草案)および1993年4月30日発行の"Perip
heral Component Interconnect (PCI) Revision2.0 Spe
cification"等に記載されている。これらの文献はすべ
て、PCI SpecialInterest Groupから発行されたもので
ある。
CIバス22を介して相互に通信する。主PCI装置は
それ自体がシステム・バス上に常駐するシステム・バス
装置であるPCIホスト・ブリッジ20によって、CP
U、キャッシュおよびメモリ複合体12、ならびにSバ
ス16上に常駐する他のシステム・バス装置14と通信
する。PCIホスト・ブリッジ20はこのとき、S(シ
ステム)バス16と主PCIバス22の間のインタフェ
ースとして働き、これら2本のバスとこれらのバス上に
接続された周辺装置の間の有効な通信手段を提供する。
(プロセッサ)24または他のシステム・バス装置16
が、主PCI装置18またはそれに接続された装置に直
接アクセスできるようにするための低待ち時間相互接続
機構である。PCIホスト・ブリッジ20は、主PCI
装置またはそれに接続された装置がベースシステム・メ
モリ32に迅速かつ直接にアクセスできるようにする高
性能経路も提供する。さらに、PCIホスト・ブリッジ
20は、Sバス16と主PCIバス22の間でデータを
転送できるように、これらのバスの間のインタフェース
を提供するのに必要なすべてのハードウェアを提供す
る。
バス16がなく、したがってホスト・ブリッジ20が主
PCIバス22をCPUローカル・バス34に直接接続
している。この構成では、どのSバス装置14もCPU
ローカル・バス34に接続することができる。Sバス1
6とCPUローカル・バス34は同じアーキテクチャを
使用して動作するので、下記で説明するように、本発明
によって実行される変換機能は、この代替構成では好ま
しい実施例のものと同じである。
様々な装置をサポートすることができる。図3に示すよ
うに、これらの装置にはグラフィクス制御装置72、シ
リアルSCSI(小型コンピュータ・システム・インタ
フェース)制御装置74、PCMCIA制御装置76、
標準の入出力バス(たとえば、ISAまたはMICRO
CHANNEL("MC−A"))ブリッジ78(本明
細書では拡張ブリッジとも呼ぶ)、およびPCI2次ブ
リッジ80が含まれる。ただし、図3に示す主PCIバ
ス22に接続された装置は、PCIバス・アーキテクチ
ャを、したがってここに開示する例示的構成を実施する
システムの一例にすぎず、いかなる点でも本発明を制限
するものではない。
装置72がビデオ・フレームをバッファできるようにす
るVRAM82の形のメモリ機能を備えており、PCI
バス・アーキテクチャによってサポートされた既知のど
んなグラフィクス・パッケージをも制御することができ
る。SCSI74は、SCSIバス86に接続されたS
CSI装置84と主PCIバス22との間のインタフェ
ースとして働き、PCIバス・アーキテクチャによって
サポートされるどんなSCSI装置をも制御することが
できる。PCMCIA制御装置76は、カード・スロッ
ト88に接続され、該スロット88を制御する。
ばMC−AまたはISA)バス92に接続された入出力
装置90と主PCIバス22の間のインタフェースとし
て働く。2次PCI装置94は、2次PCIバス96を
介してPCI2次ブリッジ80に接続されている。任意
の数の識別されない2次PCI装置94を2次PCIバ
ス96に接続することができる。PCI2次ブリッジ8
0は、2次PCIバス96に接続された任意の数のPC
I装置94と主PCIバス22の間のインタフェースと
して働く。
CIバスが存在しなくても、PCIバス・アーキテクチ
ャと互換性のある任意の数の周辺装置を主PCIバス2
2上に配置することができる。すなわち、PCIバス9
6の他に、同数の別々のPCI2次ブリッジ80を介し
て主PCIバス22に接続された任意の数の2次PCI
バスによって、任意の数のPCI周辺装置を主PCIバ
ス22に接続することができる。各2次PCIバスに
は、PCI2次ブリッジを介して任意の数の追加PCI
バスを接続することもでき、これらの「3次」PCIバ
スには、さらに別のPCIバスを様々な組合せで接続す
ることができる。同様に、各PCIバスには、任意の数
のPCI装置を接続することができる。2つのPCIバ
スの間の各接続は、ブリッジ80と同じPCI2次ブリ
ッジを介して行わなければならない。
じ複数のブリッジをSバス16によって駆動することが
できる。次いで、これらのホスト・ブリッジそれぞれ
に、任意の数のPCIバス、ブリッジおよび装置をシス
テム10の設計者が希望する配列で接続することができ
る。したがって、システム10のPCIバス・アーキテ
クチャから成る部分を、様々な対等組合せおよび階層組
合せで配列された複数のバスとPCI周辺装置(以下で
は、一般的にPCIネットワークと呼ぶ)から構成する
ことができる。
CPUローカル・バスとPCIバスを相互接続して、相
互接続されたバス間のデータ転送効率を最大限にするた
めの機構を提供する。これら2つのバスの通信プロトコ
ルが異なるため、下記でさらに説明するように、効果的
なバス間インタフェースを提供する論理機構が提供され
る。
辺装置への2つの連続する書込みサイクル中にPCIバ
ス22上に発生する様々なPCIバス信号のタイミング
図である。この周辺装置は、グラフィクス制御装置72
でも、標準バス・ブリッジ78でも、PCIバスから駆
動できる他の周辺装置でもよい。同様に、図4に示した
書込みサイクルは典型的なPCIバス書込みサイクルで
あり、主PCIバス22に特有のものではない。これら
の書込みサイクルは、2次PCIバス96上の書込みサ
イクルでも、PCIネットワーク中の他のPCIバス上
での書込みサイクルでもよい。
ットワーク上でのすべての通信用のタイミングを提供す
る。CLOCKはあらゆるPCI装置およびすべてのP
CI2次ブリッジへの入力である。CLOCKは同期式
である。すなわち、PCIアーキテクチャ中のすべての
通信信号が、少なくとも1クロックの持続時間を有し、
どのコマンドまたはデータ転送も少なくとも1クロック
の期間にわたって実行される。図4中の信号は、縦の破
線によって個々の「クロック」または「フェーズ」に分
けられている。各破線は、1クロック持続時間の始めと
その直前のクロック持続時間の終りを表す。各線上の信
号は、クロック信号の立上りエッジ上でサンプルされ、
あるいはクロック信号の立上りエッジ上で有効な意味を
有する。
スに接続されたPCI2次ブリッジまたは周辺装置によ
って使用され、該ブリッジまたは周辺装置が、そのバス
に接続された他のPCI2次ブリッジまたは周辺装置に
対する通信サイクルまたはアクセスを開始することを示
す。アクセスを開始する周辺装置またはPCI2次ブリ
ッジをマスタと呼ぶ。アクセス先の装置または構成要素
をスレーブまたはターゲットと呼ぶ。FRAMEは負で
活動状態となる信号である。したがって、第2のクロッ
クに示したようにマスタがFRAMEをローにドライブ
するとき、マスタは、アクセスを開始していることをス
レーブに示す。
も、負で活動状態の信号であり、マスタがデータ転送の
開始の準備ができていることを示す。したがって、マス
タは、読取りサイクル中にデータを受け入れ、あるいは
書込みサイクル中にスレーブにデータを転送する準備が
できたとき、IRDYをローにドライブする。
ローに活動化され、スレーブがデータ転送の開始の準備
ができたことを示す。したがって、スレーブは、読取り
サイクル中にマスタからデータを受け入れ、あるいは書
込みサイクル中にマスタにデータを転送する準備ができ
たとき、TRDYをローにドライブする。
タ転送のターゲットのレジスタのアドレスと、転送すべ
きデータとを1本の線上で多重化して送る。アドレス情
報は、アドレス・フェーズ中に、マスタがFRAMEを
アサートする際に、マスタによってA/D上でドライブ
される。アクセスが書込みサイクルかそれとも読取りサ
イクルかに応じて、データ・フェーズ中に、マスタまた
はスレーブがデータを提供し、該データは次いで、アド
レス・フェーズの後にA/D上でドライブされる。アド
レス・フェーズは1クロックの持続時間を有し、データ
・フェーズは少なくとも1クロックであるが、データ転
送がPCIマスタによるIRDYのアサートまたはスレ
ーブによるTRDYのアサートによって遅延される場合
は、1クロックより多くなることがある。
BE)は、1本の線上で多重化されたPCIバス・コマ
ンドとバイト・イネーブル信号を提供する。バス・コマ
ンドは、マスタがFRAMEをアサートする際およびア
ドレス・フェーズ中にマスタによってA/D上でアサー
トされる。バス・コマンドは、マスタがどちらのタイプ
のアクセスを開始しているかに応じて、読取りコマンド
でも書込みコマンドでもよい。
は、A/D上でのデータ転送時にC/BE上に存在す
る。バイト・イネーブル信号は4ビットから構成され
る。これら4つのビットがすべてローに活動化されると
き、A/D上で転送中のデータの4つのバイト、すなわ
ち32個のビットがすべてイネーブルされることを示
す。イネーブルされたデータは、正常かつ認識可能なデ
ータである。4つのビットのうちの1つがハイであると
き、PCIバス上で転送中の4バイト・データのうちの
1つのバイトがイネーブルされず、これは、データの特
定のバイトが認識不能であり、データ列を受信または送
信する装置または構成要素によって無視されるべきであ
ることを意味する。
PCIバス信号の機能は以下のとおりである。
をローにドライブする。これは、マスタがスレーブへの
アクセスを開始することを意味する。IRDYおよびT
RDYは、第2のクロック中にターンアラウンド・サイ
クルにある。
クセスのターゲットであるスレーブ中のレジスタのアド
レスを提供する。同時に、マスタによってC/BE線上
で書込みコマンドが生成される。
アサートされる。これは、アクセスを完了する準備がで
きたことを意味する。マスタはこのとき、IRDY線の
制御を得ており、該線をローにドライブして、データを
スレーブに転送する準備ができていることを示す。スレ
ーブもTRDY線の制御を得ており、該線をローに活動
化して、アドレス情報をスレーブ自体内のレジスタのア
ドレスとして既に復号し、そのレジスタでデータを受け
入れる準備ができたことを示す。したがって、第3のク
ロックで、データはA/D線上でマスタから、スレーブ
の復号されたレジスタへ転送される。
そのバイト・イネーブル信号をアサートして、データが
イネーブルされているかどうかを示す。4つのバイトの
うちの1つ以上がハイの場合、A/D線上の対応するデ
ータ・バイトはイネーブルされない。
が開始されているので、タイミング図が繰り返される。
この第2の書込みサイクルは同じマスタでも異なるマス
タでも開始することができる。同様に、書込みサイクル
のターゲットは、同じスレーブでもまったく異なるスレ
ーブでもよい。
競合の危険をなくすために、第2の書込みサイクルが開
始される前に、各線はターンアラウンド・サイクルを通
過しておく。ターンアラウンド・サイクルおよび競合の
詳細な説明については、本発明と同時に出願されIBM
に譲渡された"METHOD AND APPARATUS FOR PROVIDINGBAC
K-TO-BACK DATA TRANSFERS IN AN INFORMATION HANDLIN
G SYSTEM HAVING A MULTIPLEXED BUS"と題する、関連出
願を参照されたい。
りサイクルと別の読取りサイクルの始めのタイミング図
が示されている。第2のクロックで、マスタはFRAM
Eをローにアサートする。FRAMEは、第2のクロッ
クで1クロック信号だけローのままになる。というの
は、これが単一データ・フェーズ転送だからである。マ
スタによってA/D上にアドレス情報も供給され、読取
りコマンドが第2のクロックでC/BE線上に与えられ
る。
はターンアラウンド・サイクルに入らなければならな
い。なぜなら、スレーブが、マスタが読取りを要求した
データを提供するために、第4のクロック信号中にA/
D線の制御を得る必要があるからである。このターンア
ラウンド・サイクルは、A/D線に対するマスタとスレ
ーブの間の競合をなくすために必要である。マスタは、
第3のクロックでIRDYをローにアサートし、要求さ
れたデータを読み取る準備ができたことを示す。第3の
クロック信号で、マスタはC/BE線上でバイト・イネ
ーブル信号もアサートする。
線上でデータを提供し、TRDYをアサートする。バイ
ト・イネーブル信号は依然として、C/BE線上でアサ
ートされている。第4のクロックでIRDY信号がロー
なので、読み取るべきデータがスレーブからマスタに転
送される。
ローカル・バスまたはシステム・バスに接続された構成
要素または装置にデータ転送を実行する必要があるとき
は、2ステップ手順を使用しなければならない。(シス
テム・バスたとえばSバス16、CPUローカル・バス
は共にX86型バス・アーキテクチャに準拠しており、
したがって以下ではCPUローカル・バス・アーキテク
チャと呼ぶ)。第1のステップでは、PCIバスをCP
Uローカル・バスに接続するホスト・ブリッジが、PC
Iバス上でのデータ転送のスレーブになる。第2のステ
ップでは、ホスト・ブリッジがCPUローカル・バス上
での読取りサイクルまたは書込みサイクルのマスタにな
り、データ転送のターゲットである装置または構成要素
は、この特定のデータ・トランザクションのスレーブに
なる。
MA制御装置40を書込みサイクルのターゲットにする
場合、PCIホスト・ブリッジ20が主PCIバス22
上での書込みサイクルのスレーブになる。次いで、書込
みサイクル中に書き込むべきデータがホスト・ブリッジ
20に転送される。次いで、ホスト・ブリッジ20が、
DMA制御装置40を書込みサイクルのスレーブまたは
ターゲットとして、Sバス16上での書込みサイクルの
マスタになる。次いで、Sバス16上での書込みサイク
ル中に、データが再び、ホスト・ブリッジ20からDM
A制御装置40に転送される。読取りサイクルは、ホス
ト・ブリッジ20がPCIバス22上でのスレーブにな
り、次いでマスタになってSバス16からPCIバス2
2へのデータ転送を完了する、同様な2ステップ手順で
動作する。
バス22上の装置へのデータ転送を開始する場合、まず
ホスト・ブリッジ20をスレーブとして使用しなければ
ならない。次いで、ホスト・ブリッジ20がPCIバス
22上でのデータ転送のマスタになる。
ジ80より下のPCIバスに接続された装置と、CPU
ローカル・バス34またはSバス16に接続された構成
要素の間のデータ転送では、ネットワークを相互に接続
するPCI2次ブリッジとの間で連続データ転送を実行
することによって、PCIネットワークを介するデータ
転送を完了しなければならない。PCI2次ブリッジ8
0が転送すべきデータをもつと、特定の転送が書込みサ
イクルである場合、上述の2ステップ手順を使用して、
PCI2次ブリッジ80をPCIバス22上のマスタと
して使用し、かつホスト・ブリッジ20をPCIバス2
2上でのスレーブおよびSバス16上でのマスタとして
データ転送を完了する。
転送は、それらのバスが異なるバス・アーキテクチャを
有するため、2ステップで完了しなければならない。C
PUローカル・バス・アーキテクチャでは、PCIバス
・アーキテクチャと異なり、データおよびアドレス情報
は多重化されず、別々の線上で送信される。これらの線
上のデータおよびアドレス情報の列は長さ32ビット
(4バイト)である。
は、PCIバス・アーキテクチャのバイト・イネーブル
信号と同じ機能を実行するバイト・イネーブル線をも
つ。したがって、CPUローカル・バス・アーキテクチ
ャのバイト・イネーブル信号は長さ4ビットであり、デ
ータ線上のデータの特定のバイトがイネーブルされてい
るかそれともイネーブルされていない(ディスエーブル
されている)かを示す。
6は、PCIバス22からのCLOCK信号をタイミン
グ信号として使用する。CPUローカル・バス34およ
びSバス16上の各タイミング信号の持続時間をバス・
サイクルと呼ぶ。
PUローカル・バス34のデータおよびアドレス情報は
別々の線上で送信される。したがって、データ転送のタ
ーゲットであるスレーブがアドレス線上で送信されたア
ドレスに応答すると、データ転送をCPUローカル・バ
ス上で1バス・サイクルで完了することができる。いく
つかの32ビット・データ列のバースト転送時に、スレ
ーブが第1の転送に肯定応答すると、その後のデータ転
送をそれぞれ単一のバス・サイクルで完了することがで
きる。バイト・イネーブル線はデータ転送時に、CPU
ローカル・バス上でバイト・イネーブル信号を生成す
る。
ックに示した書込みサイクルの最終ターゲットが、Sバ
ス16に接続された構成要素である場合、ホスト・ブリ
ッジ20が、PCI書込みサイクルが向けられるスレー
ブとなる。したがって、ホスト・ブリッジ20は、第2
のクロックで送信されたアドレスに応答して、第3のク
ロックで送信されたデータをその1つの内部レジスタで
受信する。
6の制御を得ると、マスタとして働き、Sバス16上で
書込みサイクルを生成する。ホスト・ブリッジ20は第
1のバス・サイクル中に、PCI書込みサイクル中に受
信した同じアドレス情報およびバイト・イネーブル信号
をSバス16上のそれぞれの線上に転送する。適当なス
レーブがアドレス情報に応答し、この応答の後の次のバ
ス・サイクル中にデータが転送される。
・ブリッジ20を形成し、PCIバス22とSバス16
の間のバス間インタフェース機構を提供する、論理機構
100のブロック図が示されている。論理機構100は
(i)先入れ先出し(FIFO)バッファ論理機構10
2、(ii)Sバス16とFIFOバッファ論理機構10
2とのインタフェースをとるためのSバス・インタフェ
ース論理機構104、(iii)主PCIバス22とFI
FOバッファ論理機構102とのインタフェースをとる
ためのPCIバス・インタフェース論理機構106を備
えている。
バイト(4DWORD)データ列を記憶できる先入れ先
出しバッファ(FIFO)(図示せず)を含む。FIF
OはデータのSバスからの読取り−事前取出し(プリフ
ェッチ)を行うことができ、データのPCIバス22か
らSバス16への書込み−遅延書込み(ポステッド・ラ
イト)を行うことができる。FIFOは、読取りバース
ト転送がデータを連続アドレスから読み取ると予期する
ことによってデータの読取り−事前取出しを行い、した
がってデータの読取りを求める転送要求を特定のマスタ
が開始する前にそれらのアドレスからのデータの「事前
取出し」を行っておく。書込み−遅延書込みは、FIF
OがPCIマスタからの書込みバースト転送時に連続ア
ドレスからのデータを受け入れ、したがってホスト・ブ
リッジが、マスタからのデータを、Sバス16に接続さ
れたスレーブに転送する前に該データを「遅延書込み」
するときに行われる。FIFOはたとえば、ダブル・ワ
ード(DWORD)インタリーブ構造またはピンポン構
造で実施することができる。FIFOの動作と読取り−
事前取出しおよび書込み−遅延書込みの詳細は、IBM
に譲渡された上述の関連特許出願に記載されている。
は、PCIバス・インタフェース論理機構106からの
要求に応答して、データのSバス16からFIFO10
2への読取りまたは読取り−事前取込みを行う。インタ
フェース論理機構104はまた、FIFOまたはPCI
バス・インタフェース論理機構106によって提供され
る状況情報に応答して、FIFOのデータをSバス16
上に書き込む。
6は、Sバス16をターゲットとするPCIバス・サイ
クルに応答する。読取りサイクルの場合、PCIバス・
インタフェース論理機構106はSバス論理機構104
に、Sバス16からのデータの読取りまたは読取り−事
前取出しを行うように要求し、FIFOによって提供さ
れる状況情報に基づいて、要求されたデータをFIFO
から出力する。書込みサイクルの場合、PCIバス・イ
ンタフェース論理機構106はFIFOからの状況信号
に基づいて、データのFIFOへの書込みまたは書込み
−遅延書込みを行えるようにする。
置からFIFOに入力されるとき、PCIインタフェー
ス論理機構106は、すでにFIFOにある他の有効な
データ列に新しいデータが上書きされないようにFIF
Oの状況を監視しなければならない。FIFOの4つの
DWORDがすべて、すでにデータで一杯の場合、それ
以上データを入力することはできない。
−書込みバースト転送または読取り−事前取出しバース
ト転送時に、それぞれ遅延書込み中または取出し中のデ
ータでFIFOが一杯になったときは、バースト転送を
終了しなければならない。そうしないと、FIFO中の
有効なデータが上書きされる。バースト転送を終了する
ために使用できる1つの方法は、単に、データをFIF
Oに提供する装置またはデータをFIFOから読み取る
装置にPCIバス22へのアクセスを強制的に放棄させ
ることである。これによって、装置が実際上ホスト・ブ
リッジ20から切断され、データ転送が終了する。
セスを放棄すると、PCIバス・アーキテクチャ調停ガ
イドラインのために、PCIバス22上での5クロック
の最小期間中はPCIバス22へのアクセスを回復する
ことができない。さらに、装置は不定期間中、PCIバ
ス22の制御を回復することができない。したがって、
PCIバス22に接続された装置からの、Sバス16を
ターゲットとするバースト転送の長さが数データ・フェ
ーズである場合、装置がホスト・ブリッジ20から強制
的に数回切断された後に初めて、転送を完了することが
できる。転送を完了するのに必要な期間は不定であり、
間違いなく長い。
が上書きされないようにするために使用できる他の方法
は、FIFOが一杯になったときにTRDY信号をPC
Iバス22上で非アサートし、同時に、データ転送を開
始する、PCIバス22に接続された装置(「PCIマ
スタ」)がPCIバス22へのアクセスを維持できるよ
うにすることである。FIFO中の記憶空間が利用可能
になると、TRDYが再アサートされ、バースト転送を
完了することができる。この方式によって発信側装置の
PCIバス22へのアクセスが終了する問題が解消され
る。したがって、PCIバス22からSバス16へのバ
ースト転送は、上記で論じた切断方式よりもはるかに効
率的に実行することができる。さらに、FIFOで空間
が利用可能になるとただちにデータがFIFOに転送さ
れるので、データ転送を完了するのに必要な時間が最適
化される。この方式は、下記で説明する本発明のペーシ
ング論理機構によって提供される。
ング論理機構110の図が示されている。ペーシング論
理機構110は、PCIホスト・ブリッジ20内のハー
ドウェア論理機構であり、PCIバス・インタフェース
論理機構106の一部を構成する。ペーシング論理機構
106の一次目的は、PCIバス22からFIFOへの
データ入力のペースを最適な方法で制御できるようにP
CIバス22上でTRDY信号を非アサートしかつアサ
ートすることである。
は4DWORDデータを一時的に記憶することができ
る。(一般に本明細書では、FIFO内のDWORDの
記憶空間を「DWORDのFIFO」と呼ぶものとす
る)。FIFO内の各DWORDには、32ビットPC
Iアドレス信号のビット番号2および3の4つの2進値
のうちの1つが割り当てられる。ビット番号2および3
は、FIFO中のDWORDを選択するのに必要なPC
Iアドレスの最小有効アドレス・ビットである(ビット
番号0および1は、PCIアーキテクチャによってPC
Iメモリ・アドレス用に使用されない)。FIFOの4
つの連続DWORDに割り当てられるビット番号2およ
び3の2進値はそれぞれ、00、01、10、および1
1、または10進の0、1、2、および3である。現在
のPCIデータ・フェーズ用のビット番号2および3の
値は、PCI_A [2]および[3]と呼ばれる線上でペーシング
論理機構110に入力される。
12および114に入力される。マルチプレクサ112
および114の各入力は、PCI_A線上の信号の4つの可
能な値のうちの1つに対応し、したがってFIFOの4
つのDWORDのうちの1つにも対応する。マルチプレ
クサ112および114は、PCI_A線上の現在の値に対
応する入力を選択し、現在の信号をその入力から出力す
る。
O中のデータの4つのDWORDに対応する4つのPC
Iバイト・イネーブル信号である。特定のDWORD内
にデータがない場合、そのDWORD用のバイト・イネ
ーブル信号は、DWORD中のバイトがどれも、イネー
ブルされたデータを含まないことを示す1111にな
る。FIFOの4つのDWORD用のバイト・イネーブ
ル信号は、ホスト・ブリッジ20のハードウェア内のラ
ッチ・レジスタ(図示せず)に記憶され、latched byte
valid信号と呼ばれる。latched byte valid信号をマル
チプレクサ114の入力に送信する線は、DW0_B
V、DW1_BV、DW2_BV、DW3_BVと呼ば
れ、それぞれFIFOのDWORD 0、DWORD
1、DWORD 2、DWORD 3に対応する。
力ANDゲート116のバンク中の対応するANDゲー
トと、4つの4入力NORゲート118のバンク中の対
応するNORゲートに入力される。たとえば、DW0_
BV信号はバンク116のAND0およびバンク118
のNOR0に入力される。バンク116および118の
ANDゲートおよびNORゲートはそれぞれ、各4ビッ
トlatched byte valid信号に対する論理演算を実行す
る。
ぞれからの出力は、マルチプレクサ112の対応する4
つの入力のうちの1つに入力され、該入力が対応するF
IFOのDWORDが空(Empty)かどうかを示す。た
とえば、AND0の出力は、FIFOのDWORD0に
対応するマルチプレクサ112の入力に接続されてい
る。
ぞれの出力は、該出力が対応するFIFOのDWORD
が、イネーブルされたデータで一杯(Full)かどうかを
示す。たとえば、NOR0の出力が2進ハイのときは、
FIFOのDWORD0が一杯であることを示す。これ
らの信号は、ホスト・ブリッジ20を構成する残りのハ
ードウェアに出力される。
NDゲート(AND4)の一方の入力に接続されてい
る。AND4の他方の入力は信号W_CYCに接続され
ている。この信号は、PCIバス22からの現在のデー
タ転送が書込み動作である場合は常に2進ハイすなわち
1であり、読取りデータ転送時は常にローである。
較機構120の一方の入力に接続されている。PCIバ
ス22のC/BE線からのバイト・イネーブル信号は、
比較機構120の他方の入力に接続されている。比較機
構120は、FIFOの特定のDWORDのlatched by
te valid信号であるマルチプレクサ114の出力を現在
の読取り転送のバイト・イネーブル信号と比較する。こ
のバイト・イネーブル信号は、読取り転送を生成したP
CIマスタによって生成される。マルチプレクサ114
からの信号がバイト・イネーブル信号以下の場合、比較
機構120は出力線122上で2進ハイ信号を生成す
る。
D5)の一方の入力に接続されている。AND5の他方
の入力は、R_CYCと呼ばれる信号に接続されてい
る。R_CYCは読取りデータ転送時には常に2進ハイ
であり、書込みデータ転送時には常にローである。
2入力ORゲート(OR4)の一方の入力に接続されて
いる。OR4の出力は2入力ANDゲート(AND6)
の一方の入力に接続されている。AND6の他方の入力
は、FIFO ready論理ブロック124からの信号FIFO
_AVLBLを受信する。FIFO ready論理ブロック12
4は、PCIマスタによって開始された現在のデータ転
送用にFIFOが利用可能になるとFIFO_AVLB
L用のハイ信号を生成する。
126に接続されている。NANDゲート126への他
の入力は、PCIバス22上でのTRDY信号のアサー
トまたは非アサートに影響を及ぼすことができるホスト
・ブリッジ20内の他の信号に接続されている。この信
号は、PCI host bridge 20 target abortでも、ホスト
・ブリッジ20が他のデータ転送が行われることを望ん
でいないことを意味するPCI host bridge 20 target di
sconnectでもよい。
号であり、PCIバス22のTRDY線に接続されてい
る。AND6の出力を含むNANDゲートへのすべての
入力が2進ハイのとき、NAND126の出力はローに
なる。したがって、TRDYはローで活動化され、現在
のPCIデータ・フェーズ中にデータをFIFOに書き
込み、あるいはFIFOから読み取れることを、データ
転送を開始したPCIバス22上の装置に通知する。
力もすべて、4入力ANDゲート(AND7)に入力さ
れ、ホスト・ブリッジ20を構成する残りのハードウェ
アに出力される。上述のように、これら4つの信号はそ
れぞれ、ハイのとき、FIFOの特定のDWORDがま
ったく空であることを、ブリッジ20のハードウェアに
示す。AND7の出力をFIFO_EMPTYと呼ぶ。
AND7の出力はFIFOready論理ブロック124に入力
される。
ブロック124の図が示されている。AND6からのF
IFO_EMPTY信号は2入力ANDゲート128の
一方の入力に接続されている。ANDゲート128の他
方の入力は信号S_DATAである。S_DATAはホ
スト・ブリッジ20内の既知のハードウェアによって生
成される。S_DATAは、2進ハイのとき、PCIバ
ス22に接続されたマスタによって開始されたデータ転
送が、Sバス16に接続された装置または構成要素に出
力され、かつホスト・ブリッジ20がデータ転送を実行
できる状態であることを示す。
に並列にS_DATAに接続されている。ANDゲート
128およびインバータ130の出力は、制御信号とし
て3入力マルチプレクサ132に接続されている。マル
チプレクサ132は、ANDゲート128およびインバ
ータ130からの制御信号の値に応じて、3つの入力の
うちの1つを出力上で送信することを選択する。AND
ゲート128からの出力がハイで、インバータ130か
らの出力がローのとき、マルチプレクサ132は、2進
ハイ値に接続された第1の入力を出力する。ANDゲー
ト128からの出力にかかわらずS_DATAがローの
ときはいつでも、マルチプレクサ132は、2進ロー値
に接続された第2の入力を出力する。インバータ130
とゲート128の両方からの出力が共にローのとき、マ
ルチプレクサ132は、ラッチ134の出力に接続され
た第3の入力を出力する。
2の出力に接続されている。したがって、マルチプレク
サ132の出力からの信号は、ラッチ134を介してマ
ルチプレクサ132の第3の入力にフィードバックされ
る。マルチプレクサ132の出力は、ペーシング論理機
構110のAND6の一方の入力に接続されたFIFO
_AVLBL信号でもある。
タによって開始されたバースト転送が書込み動作か、そ
れとも読取り動作かに応じて異なる動作をする。書込み
バースト転送時の動作では、PCIマスタは、PCIバ
ス22のA/D線上のある範囲内のアドレスをドライブ
することによって、Sバス16をターゲットとする書込
みバースト転送を開始する。ホスト・ブリッジ20は、
S_DATAをハイ信号にドライブすることによってこ
のアドレスに応答する。この時点で、FIFOが空であ
ると仮定すると、すべてのlatched byte valid信号の値
は論理1である。したがって、バンク116中の各AN
Dゲートの出力がハイになり、それによってAND7の
出力FIFO_EMPTYがハイにドライブされる。
にハイのとき、インバータ130およびゲート128の
出力はそれぞれローおよびハイである。これによって、
マルチプレクサ132の出力上でハイ信号がFIFO_
AVLBLとしてドライブされる。このハイ信号はま
た、1つのPCIクロック信号の持続時間中、ラッチ1
34中にラッチされる。
1のアドレスのビット番号2および3は、2進値"00"
を有するが、上記で論じた他の3つの可能な値のうちの
どれでももつことができると仮定する。これによって、
マルチプレクサ112は、AND0からの出力を出力上
で送信することを選択する。この出力は、上述のよう
に、DW0_BVが、すべてが2進1の値を有するの
で、2進ハイ値になる。
W_CYCのハイ値と共にAND4に入力される。した
がって、AND4がハイ出力を生成し、それによってO
R4がハイ出力を生成する。FIFO_AVLBLがハ
イであり、OR4からの出力がハイなので、AND6か
らの出力はハイになる。
NAND126に入力される他のTRDY条件がハイの
場合、NANDゲート126はTRDYをローで活動化
する。これによって、データがマスタからFIFOのD
WORD0に書き込まれる。
タのFIFOへの書込み−遅延書込みが行われているの
で、第2のデータ・サイクル用のアドレスのビット番号
2および3が、下記で論じるホスト・ブリッジ20内の
他のハードウェアによって"01"に増分され、そのサイ
クル中にFIFOのDWORD1を使用してデータが受
信される。したがって、マルチプレクサ112は、AN
D1の出力をそれ自体の出力として送信することを選択
する。DWORD1が空なので、DW1_BVはすべて
1から構成される。したがって、AND1およびマルチ
プレクサ112の出力は共にハイ値である。このため、
AND4とOR4は共に出力上でハイ値を生成する。
在、ロー出力を有する。なぜなら、DW0_BVは、F
IFOのDWORD0内にデータが存在することを示す
0を少なくとも1つ有する4桁の2進値から構成される
からである。したがって、FIFOはもはや完全に空と
は言えないので、AND7からのFIFO_EMPTY
信号はローになる。
体にわたってハイ値のままであるS_DATAと共にA
NDゲート128に入力される。しかし、FIFO_E
MPTYが現在ローなので、ANDゲート128は出力
上でロー値を生成する。したがって、ANDゲート12
8およびインバータ130からマルチプレクサ132に
入力される2進制御値は共にローである。これによっ
て、マルチプレクサ132は、ラッチ134からのフィ
ードバック入力を出力上でFIFO_AVLBLとして
生成することを選択する。FIFO_AVLBLは2進
ハイである。
力が共にハイなので、AND6の出力はハイである。こ
れによって、NAND126がTRDYをローで活動化
し、第2のデータ・フェーズ中にマスタからFIFOの
DWORD1にデータが書き込まれる。
でアドレスのビット番号2および3を増分することによ
ってプロセスが繰り返される。Sバス16に接続された
スレーブ(「スレーブ」または「Sバス・スレーブ」)
が転送を完了できるようになった場合、データはDWO
RD0から順にFIFO外に転送される。PCIマスタ
がFIFOのDWORDへの新しいデータの書込み−遅
延書込みを試みる前に該DWORDが空になった場合、
TRDYはロー値のままであり、それによって、新しい
データをFIFOに入力できるようになる。したがっ
て、すでに有効なデータを含んでいるDWORDへのデ
ータの書込み−遅延書込みをマスタが試みるまで、デー
タは連続的にFIFOに入力される。
かバースト転送できず、次いで停止しなければならない
ので、この条件はおそらく、複数データ・フェーズ・バ
ースト転送内に何度も発生する。したがって、Sバス1
6に接続されたスレーブは、PCIバス上のマスタがF
IFOにデータを埋め込むよりもゆっくりFIFOを空
にすることができる。
D、たとえばDWORD0への書込み−遅延書込みをマ
スタが試みるとき、バンク116からの出力、具体的に
はAND0がローになる。マルチプレクサ112は、こ
のロー入力を出力上でドライブすることを選択する。こ
れによって、最終的にNANDゲート126にロー値が
入力されることになる。このため、TRDYがハイに非
アサートされ、マスタが現在のPCIクロック信号中に
データ転送を完了することが妨げられる。
接続されたスレーブに出力されるまで、その後のPCI
クロックではTRDYが連続的に非アサートされる。該
出力が行われると、DW0_BVの値は再び、すべて論
理1になる。したがって、AND1はマルチプレクサ1
12、AND4、OR4、およびAND6を介してNA
ND126に至るハイ信号を生成し、それによってNA
ND6にTRDYをローで活動化させる。これによっ
て、データをDWORD0に書き込むことができる。し
たがって、ペーシング論理機構110は、FIFOでD
WORDが利用可能になるとただちにTRDYを活動化
することによって、データのPCIバス22からFIF
Oへの書込み−遅延書込みを最適化する。
非アサートは、PCIマスタがFRAMEを非アサート
することによってバースト転送が完了したことを通知す
るまで、バースト転送の全体にわたって継続する。該通
知が行われると、PCIブリッジ20内のハードウェア
によってS_DATAがローにドライブされる。S_D
ATAがローになると、マルチプレクサ132がFIF
O_AVLBLをローにドライブし、それによってAN
D6の出力がローになり、TRDYがハイに非アサート
される。
開始され、Sバス16に接続されたスレーブをターゲッ
トとする読取りバースト転送時に、ホスト・ブリッジ2
0はデータのスレーブからFIFOへの読取り−事前取
込みを行う。PCIマスタが特定のアドレスから読み取
ろうとしているデータが、そのアドレスのビット番号2
および3に対応するFIFOのDWORD中に存在する
とき、TRDYがアサートされる。ペーシング論理機構
110も、PCIバス22から開始された読取りバース
ト転送のためにTRDYをアサートするこの機能を提供
する。
ータ・フェーズが出力されるアドレスのビット番号2お
よび3に応じて、それらのビット番号に対応するFIF
Oの特定のDWORD用のlatched byte valid信号を出
力する。たとえば、読取りバースト転送の最初のデータ
転送が、"00"に等しいビット番号2および3を有する
アドレスに出力される場合、マルチプレクサ114はD
W0_BVを出力上でドライブすることを選択する。
20に入力され、該機構120で現在のPCIデータ・
サイクルのバイト・イネーブル信号と比較される。比較
機構120は、マルチプレクサ114からの出力をバイ
ト・イネーブル信号以下と判定した場合、AND5に入
力されるハイ信号を出力する。この条件が発生すると
き、マスタがスレーブから読み取りたいデータがFIF
OのDWORD0に存在しており、したがってTRDY
をアサートすべきである。
号はAND5、OR4、およびAND6を介して、TR
DYをアサートするNAND126に送られ、PCIマ
スタによってDWORD0からデータが読み取られる。
り大きい場合、必要なデータはDWORD0に存在して
いない。したがって、比較機構120からの出力はロー
であり、TRDYはアサートされない。しかし、マスタ
が求めるデータがSバス16からDWORD0に入力さ
れると、比較機構120の出力はハイになり、TRDY
をローにアサートできるようになる。
まで、上記で論じたようにアドレス値のビット番号2お
よび3を増分することによって繰り返される。転送が完
了すると、ブリッジ20がS_DATAをローにアサー
トし、それによってTRDYがローに非アサートされ
る。
ンタフェース論理機構104の読取り−事前取出し論理
機構150の図が示されている。読取り−事前取出し論
理機構150は、PCIマスタからのバス・コマンドに
基づいて、Sバス16に接続されたスレーブからFIF
Oへのデータの読取り−事前取出しをいつ行うべきかを
予測する。したがって、読取り−事前取出し論理機構1
50は、PCIマスタによってバースト読取り転送が開
始されたときだけ、データをただちに「取り出し」、F
IFOの使用と、読取りバースト転送を完了するのに必
要な時間とを最適化する。
Iバス22のC/BE線のビット番号3、2、および0
に3つの入力が接続された3入力ANDゲート152を
含む。ビット番号0の値は、ANDゲート152に入力
される前に反転される。したがって、PCIバス22の
C/BE線のビット番号2とビット番号3の両方上のハ
イ2進値と、ビット番号0上のロー2進値によって、A
NDゲート152の出力がハイになる。
トのこの2進組合せは、読取りデータ転送を開始するマ
スタがバースト読取りデータ転送を開始しており、した
がって、全体的なデータ転送の速度を最適化するために
データのFIFOへの読取り−事前取込みを行うべきで
あることを示す。このビット値組合せによって示される
特定のPCIバス・コマンドは"Memeory Read Long"お
よび"Memory Read Multiple"である。
チプレクサ154の第1の入力に接続されている。マル
チプレクサ154の第2の入力は2進ロー値に接続され
ている。マルチプレクサ154の第3の入力は、ラッチ
156を介してそれ自体の出力に接続されており、フィ
ードバックされる。
ジ20のハードウェアを介して制御信号として受信する
様々なPCIバス信号の状況に基づいて、1つの入力を
出力上でドライブすることを選択する。PCIコマンド
およびアドレス・フェーズ中に、マルチプレクサ154
は第1の入力(ANDゲート152からの出力)を出力
上でドライブすることを選択する。PCIバス22上で
のデータ・フェーズ中に、マルチプレクサ154は、第
3の入力を出力上でドライブすることを選択する。PC
Iマスタによって開始された読取りバースト転送が完了
し、要求されたすべてのデータがマスタによって読み取
られたことを示すと、マルチプレクサ154は第2の入
力の2進ロー値を出力上でドライブすることを選択す
る。
56に接続されているだけでなく、ANDゲート158
の一方の入力にも接続されている。ANDゲート158
の他方の入力は、信号LB_HITに接続されている。
該信号はブリッジ20のハードウェアによって生成され
る。ホスト・ブリッジ20が、PCIマスタによって生
成されたデータ転送用のアドレスを復号し、該アドレス
のターゲットを、Sバス16に接続されたスレーブと判
定すると、LB_HITがハイになる。
_PFTCHであり、ホスト・ブリッジ20の他のハー
ドウェアに接続されている。READ_PFTCHは、
2進ハイのとき、PCIバス22に接続されたマスタに
よって読み取るべきFIFO内にデータを事前に取り込
んでおくべきであることを、ホスト・ブリッジ20の他
のハードウェアに示す。
60にも入力され、反転されてANDゲート162に入
力される。ラッチ160の出力は、ANDゲート162
の他方の入力に接続されている。
力された値を1PCIクロック信号持続時間中保持し、
次いで次のクロック信号中に出力する。したがって、A
NDゲート158の出力が数クロック持続時間中ハイで
あり、次いであるクロック信号でローになり、あるクロ
ック信号期間中ローのままであるとき、ラッチ160
は、ANDゲート158の出力がローのとき、同時にハ
イ信号を1クロック持続時間中保持する。したがって、
1クロック信号持続時間中、ANDゲート162の出力
はハイで「パルス」し、次いで再びローになる。
して3入力マルチプレクサ164に接続されている。マ
ルチプレクサ164は他の制御入力信号BUSYを有す
る。該信号はSバス16インタフェース論理機構104
によって生成される。BUSYは、ハイのとき、PCI
マスタによって開始された読取りバースト転送に応答し
て依然としてSバス16上でデータの事前取出しが行わ
れていることを示す。
2がハイでパルスしているとき、マルチプレクサ164
は2進ハイ信号に接続された第1の入力を出力する。B
USYだけがハイのとき、マルチプレクサ164は、ラ
ッチ166を介してフィードバック信号としてマルチプ
レクサ164の出力に接続された第3の入力を出力上で
ドライブすることを選択する。BUSYがローのとき、
マルチプレクサ164は、2進ローに接続された第2の
入力を出力する。
ート168の一方の入力に接続されている。ANDゲー
ト168の他方の入力は、Sバス16インタフェース論
理機構104によって生成される信号の反転2進値LA
ST_RDYである。LAST_RDYは、Sバス16
に接続されたスレーブからFIFOへの最後のデータ列
の事前取込みが行われるまで、常に2進ハイ値である。
スレーブから事前に取り出される最後のデータ列は、R
EAD_PFTCHがローになるときにインタフェース
論理機構104によって決定される。
に接続されている。ラッチ170の出力は信号CLEA
R_FIFOである。CLEAR_FIFOは、ハイの
とき、FIFOのDWORDをクリアし、byte valid信
号をすべて2進1に設定するようFIFO論理機構10
2に通知する。したがって、FIFOは空になり、次の
データ転送のための準備を完了する。
のC/BE線上でMemory Read LongコマンドまたはMemo
ry Read Multipleコマンドをアサートすることによっ
て、PCIコマンド/アドレス・フェーズ中に読取りバ
ースト転送を開始する。マスタは同じコマンド/アドレ
ス・フェーズ中に、Sバス16に接続されたスレーブに
読取り転送が出力されることを示すメモリ・アドレスを
PCIバス22のA/D線上で送信する。
ビット番号0、2、および3がANDゲート152に入
力される。これらのビット番号はそれぞれ、Memory Rea
d Long PCIバス・コマンドまたはMemory Read Multiple
PCIバス・コマンドを示す2進値0、1、および1を有
する。これらのコマンドは、現在の読取りデータ転送が
バースト転送であることを示す。C/BE線のビット番
号0のロー値は、ANDゲート152に入力される前に
反転される。したがって、結果として得られるANDゲ
ート152の出力は、マルチプレクサ154の第1の入
力に入力される2進ハイ値である。
ズなので、マルチプレクサ154は、第1の入力上のA
NDゲート152からのハイ信号を出力上でドライブす
ることを選択する。アドレス・フェーズの後のPCIデ
ータ・フェーズ中に、マルチプレクサ154は第3のフ
ィードバック入力を出力上でドライブすることを選択す
る。該入力は、ラッチ156のために、常にハイ値にな
る。
よってアサートされたアドレスを復号すると、データ転
送のターゲットを、Sバス16に接続されたスレーブと
判定する。したがって、ホスト・ブリッジ20のハード
ウェアはLB_HITをハイ信号にドライブする。
B_HITはANDゲート158に入力され、それによ
ってANDゲート158は信号READ_PFTCH用
のハイ出力を生成する。READ_PFTCHは、ハイ
になると、FIFOバッファ論理機構102およびSバ
ス16インタフェース論理機構104に、データのスレ
ーブからFIFOへの事前取込みを開始するよう通知す
る。
にアサートすることによって、必要とするすべてのデー
タを(FIFOを介して)スレーブから読み取ったこと
を示すまで、READ_PFTCHはハイのままであ
る。該読取りが行われると、マルチプレクサ154は2
進ハイ値である第2の入力を出力上でドライブすること
を選択する。したがって、ANDゲート158は、Sバ
ス16インタフェース論理機構104にデータのFIF
Oへの事前取込みを停止するよう通知するREAD_P
FTCH用のロー信号を生成する。
サートすることによってデータ転送を停止するとき、マ
スタによって必要とされず、かつ読み取られないデータ
がすでにFIFOに取り込まれている可能性がある。残
余データをFIFOからクリアし、あるいは空にしてお
かないかぎり、Sバス16とPCIバス22の間の別の
データ転送を開始することはできない。読取り事前取出
し論理機構150の残りの論理機構はこの機能を実行す
る。
FTCH用のロー値を生成するクロック信号中に、該ロ
ー値は反転され、ANDゲート162に入力される。こ
のクロック信号中には同時に、ラッチ160が、前のク
ロック信号から保持していたハイ2進値を出力する。し
たがって、READ_PFTCHがローになる1クロッ
ク信号持続時間中、ANDゲート162はハイ出力をパ
ルスする。
の出力は、BUSY信号と共に、制御信号としてマルチ
プレクサ164に入力される。BUSYはまた、このク
ロック信号中ハイになる。なぜなら、Sバス16が、デ
ータのスレーブからの最後の事前取出しを完了する途中
だからである。したがって、マルチプレクサ164は、
第1の入力に接続されたハイ信号を出力上でドライブす
る。
て読取り事前取出し論理機構150によって開始された
読取り事前取出しを完了する途中であるかぎり、BUS
Yはハイのままである。このため、マルチプレクサ16
4はフィードバック入力を選択する。該入力は、ラッチ
166のためにハイ信号である。
ANDゲート168に入力される。LAST_RDYが
ローになり、FIFOへの最後の読取り事前取込みが完
了したことを通知すると、AND168はハイ信号をラ
ッチ170に出力する。ラッチ信号170はこのハイ信
号を出力上でCLEAR_FIFO信号として保持す
る。CLEAR_FIFOによって、FIFOバッファ
論理機構は、未使用の事前に取り込まれたデータをFI
FOから除去し、すべてのlatched byte valid信号をす
べて2進1に戻す。
50は認識可能に、またはPCIバス22に接続された
マスタによって読取りデータ転送が開始されたときだ
け、Sバス16上での読取り事前取出しを開始する。読
取り事前取出し論理機構150はまた、データ転送をF
IFOを介してできるだけ迅速に完了できるように、F
IFOを最適な方法でクリアする。
を完全に最適化し変換するために、ホスト・ブリッジ2
0、および具体的にはSバス16インタフェース論理機
構104は、読取り事前取出し論理機構150の他に、
バースト転送に関するそれぞれのバス・アーキテクチャ
の間の2つの違いに適応するためのハードウェアを含ま
なければならない。上記で論じたこれらの違いの1つ
は、PCIバス・アーキテクチャはどのアドレスからで
もデータを順次バースト転送できるが、CPUローカル
・バス/システム・バス・アーキテクチャはあるアドレ
ス上の順次バースト転送しか開始できないことである。
PCIバス・アーキテクチャの間の他の違いは、CPU
ローカル・バスまたはシステム・バスは非連続データを
バースト転送することができないが、PCIバスはこの
機能を有することである。それぞれのバイト・イネーブ
ル信号によってイネーブルされたデータの2つ以上のバ
イトが、イネーブルされていないデータのバイトによっ
て分離されるとき、非連続データが発生する。バースト
転送時の非連続データは、転送中のデータ列のどれか用
のバイト・イネーブル信号のどれかまたはすべてが、デ
ータがイネーブルされていないことを示すときに発生す
る。たとえば、4つのデータ列のバースト転送は、該列
のどれかのバイト・イネーブル信号のどれかが2進ハイ
値(値1)を有する場合は非連続データである。上述の
ように、バースト転送内の非連続データは、CPUロー
カル・バス34およびSバス16のバス・アーキテクチ
ャ内では可能でない。
ステム・バス・インタフェース論理機構104のバース
ト論理機構200の図が示されている。バースト論理機
構200は、PCIバス22とSバス16の間での非連
続データを含むバースト転送の速度を最適化する。バー
スト論理機構200は、Sバス16をターゲットとする
非連続データのバースト転送を検出し、該バースト転送
を、非連続データを転送するのに必要な任意の数の単一
データ転送に変換し、残りの連続データをバースト転送
することによって、この最適化を実行する。したがっ
て、本発明は、非連続データを含むバースト転送時に転
送されるすべてのデータを評価し、データをできるだけ
効率的に転送する、単一転送とバースト転送の最適組合
せを判定する。バースト論理機構200はまた、PCI
マスタによって開始されるどのバースト転送でも、Sバ
ス16のアーキテクチャの制限内の正しいアドレス境界
上で開始するようにし、同時に、Sバス16上のすべて
のバースト転送の速度を最適化する。
プレクサ202の第1の入力でPCI_AD[X:2]
と呼ばれる入力信号を受信する。PCI_AD[X:
2]は、Sバス16をターゲットとするバースト転送を
開始するためにPCIマスタがPCIアドレス・フェー
ズ中にPCIバス22上で送信するPCIアドレス信号
の最下位ビットから構成される。PCI_AD[X:
2]を構成するPCIアドレス信号のビット番号はビッ
ト番号Xないし2である(2はアドレス信号の最下位ビ
ットである)。ビット番号Xはシステム設計者によって
選択されるビット番号であり、設計者が任意の1回のP
CI/システム・バス・データ転送でPCIバス22上
でバースト転送できるようにするPCIデータ・フェー
ズの数に基づく。設計者は、任意のあるPCIマスタが
PCIバスにアクセスできるようにする時間の長さに基
づいて、あるいは他のシステム・アーキテクチャ設計上
の理由で、この最大値を設定する。
アドレス信号中のビット番号Xより上位のビット番号が
修正されるように、後述のようにこのアドレスを増分し
た場合、PCIバス22上でのデータ・フェーズの最大
数を超えている。この条件が発生すると、PCIインタ
フェース論理機構106はターゲット切断を開始し、そ
れによって最大数のデータ・フェーズを超えるPCIデ
ータ転送の後のバス・サイクル中のどのデータ転送も不
許可になる。したがって、マスタはホスト・ブリッジ2
0から切断される。これによって、他のPCIマスタが
PCIバス22にアクセスできるようになる。
入力マルチプレクサ204の出力に接続されている。マ
ルチプレクサ202の第3の入力は、ラッチ206を介
してフィードバック入力としてマルチプレクサ202の
出力に接続されている。
スト・ブリッジ20内の他のハードウェア論理機構によ
って提供される。マルチプレクサ202は、Sバス16
をターゲットとする転送を開始するPCIアドレス・フ
ェーズ中に第1の入力を出力上でドライブすることを選
択する。マルチプレクサ202の第2の入力は、Sバス
16上でのデータ・フェーズが完了した後に出力上でド
ライブされ、次のシステム・バス・データ転送用のアド
レスを生成しなければならない。マルチプレクサ202
の第3の入力は、システム・バス・データ・フェーズ中
またはSバス16上でのデータ・フェーズの完了時に選
択され、Sバス16上での次のデータ・フェーズは、完
了したデータ・フェーズと同じアドレスをターゲットと
する。この後者の条件は、単一のDWORD内の非連続
データを、Sバス16上で転送し、またはSバス16の
動的バス・サイジング機能に適応させる予定のときに発
生する。これらの問題と、該問題を解決するために使用
される本発明のハードウェアは共に、IBMに譲渡され
た"METHOD AND APPARATUS FOR PROVIDING ACCURATEAND
COMPLETE COMMUNICATION BETWEEN DIFFERENT BUS ARCHI
TECTURE IN AN INFORMATION HANDLING SYSTEM"と題する
関連特許出願で開示されている。
06を通過した後に、Sバス16上での現在のデータ・
フェーズ用のアドレスのビット番号Xないし2を備え
る。この信号をSBUS_AD[X:2]と呼ぶ。SB
US_AD[X:2]はシステム・バス・インタフェー
ス論理機構104に出力される。Sバス・インタフェー
ス論理機構104は、SBUS_AD[X:2]をPC
I_ADの残りのビット番号と組み合わせて、Sバス1
6上での現在のデータ・フェーズのために、この組合わ
されたアドレス値をSバス16のアドレス線上で出力す
る。
3])のビット番号2および3はバースト・サイズ論理
ブロック208に入力される。バースト・サイズ論理ブ
ロック208への他の入力は、ペーシング論理機構11
0からのDWORD FULL信号およびEMPTY信
号、事前取出し論理機構150からのREAD_PFT
CH信号、およびFIFO_FLUSH信号を含む。F
IFO_FLUSHは、FIFO中のデータをSバス1
6上のスレーブに書き込むべきであることをPCIバス
・インタフェース論理機構が示したときに、FIFOバ
ッファ論理機構102によって生成される。
受信する入力の値に基づいて出力BSIZEを生成す
る。BSIZEは、Sバス16上でSBUS_AD
[2:3]の現在値から順にバースト転送すべきデータ
・フェーズの数を示す。BSIZEはシステム・バス・
インタフェース論理機構104に出力され、該論理機構
104は、BSIZEによって示されたデータ・フェー
ズの数をバースト・モードで転送する。
バースト・データ転送が書込み動作(表1)か、それと
も読取り事前取出し動作(表2)かに基づいて、以下の
表1および表2に記載したBSIZE用の値を生成する
論理の組合せである。
チャは、SBUS_AD[2:3]が値"00"または"
10"をもつことで終了するアドレスで始まるバースト
転送しか許可しない。さらに、この値が"10"に等しい
場合は2つのバースト転送しか許可されない。
ータの特定のDWORDをSバス16上でバースト転送
するには、該DWORDのDWORD FULL信号が
ハイであり、DWORD内のデータのバイトがすべてイ
ネーブルされていることを示していなければならない。
これによって、Sバス16上で非連続データがバースト
転送されないことが保証される。
構210および212にもそれぞれ入力される。加算機
構210はSBUS_AD[X:2]の値を1だけ増分
して、この新しい値をマルチプレクサ204の第1の入
力に出力する。加算機構212はSBUS_AD[X:
2]の値を2だけ増分し、この新しい値をマルチプレク
サ204の第2の入力に出力する。
信号をマルチプレクサ204に提供する。アドレス増分
論理ブロック214は、ペーシング論理機構110から
のDWORD EMPTY信号、SBUS_AD[3:
2]、およびFIFO_FLUSHを入力として受信
し、これらの入力に基づいてマルチプレクサ204用の
制御信号を生成する。アドレス増分論理ブロック214
によって出力される制御信号は、以下の表3に記載した
ように、該論理ブロック214への入力に基づいてロー
値またはハイ値になる。
を生成する機能を提供する。アドレス増分論理ブロック
214の目的は、あるアドレスに書き込むべきイネーブ
ルされたデータがないことをマスタが示すときに、PC
Iマスタによって開始されたバースト転送内でそのアド
レスをスキップすることである。アドレス増分論理ブロ
ックからの出力がローのとき、マルチプレクサ204は
加算機構210からの出力を出力上でドライブすること
を選択する。これは、Sバス16上での次のデータ転送
のアドレスが単に、1DWORDアドレスだけ増分され
る通常状態を示す。アドレス増分論理ブロックからの出
力がハイのとき、マルチプレクサ204は加算機構21
2からの出力を出力上でドライブすることを選択する。
これによって、アドレス値は2DWORDアドレスだけ
増分される。これは、Sバス16上で書き込むべきFI
FO中のデータの次のDWORD全体がイネーブルされ
ておらず、FIFO中のこのDWORDが対応するアド
レスを特定の書込みバースト転送でスキップすべきであ
ることを示すときに行われる。したがって、そのアドレ
スにデータは書き込まれない。
みバースト転送時の動作では、PCIマスタによって提
供された第1のPCIアドレスのビット番号Xないし2
がマルチプレクサ202の第1の入力に入力される。こ
のフェーズがPCIバースト転送の始めを通知する第1
のPCIアドレス・フェーズなので、マルチプレクサ2
02はこのアドレス値を出力上でドライブする。ラッチ
206はこの値をラッチし、第1のSBUS_AD
[X:2]値用に出力する。
イズ論理ブロック208に入力される。バースト・サイ
ズ論理ブロック208は、FIFO_FLUSH用のハ
イ信号を受信するまで出力を生成しない。バースト・サ
イズ論理ブロック208がこのハイ信号を受信すると
き、FIFOにはPCIマスタからの書込み−遅延書込
みデータが埋め込まれている。
FO_FLUSH信号を受信すると、4つのDWORD
FULL信号に基づいて、FIFOの各DWORDが
連続データを含むかどうかを評価し、SBUS_AD
[3:2]信号も評価する。バースト・サイズ論理機構
は、これらの評価に基づいて、BSIZE用の信号を生
成する。
0"を有し、FIFO_FLUSHがハイであり、FI
FO全体が一杯である場合、値4を有するBSIZEが
生成される。したがって、システム・バス・インタフェ
ース論理機構104はFIFO内のデータの4つのDW
ORDをスレーブにバースト書込み転送する。これは、
Sバス16の最大バス機能であり、したがってバースト
・サイズ論理ブロック208に入力される信号の最も速
い組合せである。マスタによって開始された書込み転送
が4DWORDのデータより長い場合、FIFOで空間
が利用可能になると、引き続きマスタからの書込み−遅
延書込みデータがFIFOに埋め込まれる。FIFO中
のあらゆるDWORDが同時に空になり、あるいはPC
Iバス・トランザクションが完了するまで、FIFO_
FLUSHはアサートされ続ける。
ク208は、Sバス16上でのバーストの後のSBUS
_ADのビット番号2および3の増分値に基づいて次の
BSIZE信号を生成する。Sバス16上での4回のデ
ータ・フェーズのバーストの後に、この値が再び"00"
になり、それによって再び、Sバス16上での最適バー
スト転送が可能になる。これは、バースト転送が完了し
てFIFO_FLUSHがもはや生成されなくなるまで
継続する。
US_AD[2:3]が値"01"を有するアドレスから
開始する。この状況では、Sバス16上での制限のため
に、バースト・サイズ論理ブロック208はPCIバス
22からのバースト転送を、Sバス16上での単一のバ
ス転送と多数のバースト転送に分割する。これによっ
て、前の例より遅いデータ転送が作成される。しかし、
論理ブロック208は、Sバス16の最大バースト機能
を使用してできるだけ速く転送を実行する。
べてのDW FULL信号がハイであると仮定して、B
SIZEが1になるため値"01"で終わるアドレスにデ
ータ転送が1回行われる。上記で論じたように、この転
送の後に加算機構210によってアドレスが1だけ増分
され、したがってSBUS_ADのビット番号2および
3の次の値は"10"になる。したがって、BSIZEが
2になり、Sバス16上で2つのDWORDのバースト
転送が発生する。前の2回のDWORDバースト転送の
ためにアドレスはさらに2回増分される。したがって、
SBUS_AD[2:3]の新しい値は"00"になる。
これでバースト・サイズ論理ブロック208は、PCI
マスタによってデータ転送が完了するまで、前の例で論
じたようにBSIZEの最大値を許可することになる。
システム・バス・スレーブへのバースト書込み動作の場
合と実質的に同じように、システム・バス・スレーブか
らの読取り事前取出しのために動作する。違いは、DW
ORD FULL信号の代わりにDWORD EMPT
Y信号が、FIFO_FLUSHの代わりにREAD_
PFTCHが、表1の代わりに表2が使用されることで
ある。
の事項を開示する。
処理装置に接続されたシステム・バスと、それ自体に周
辺装置を接続するための周辺バスと、前記システム・バ
スを前記周辺バスに接続するためのホスト・ブリッジと
を備え、前記ホスト・ブリッジが、前記システム・バス
と前記周辺バスの間で送信されるデータを一時的に記憶
するためのバッファを含み、前記ホスト・ブリッジがさ
らに、前記データが非連続データかどうかに基づいて前
記バッファとの間で前記データが送信される速度を最適
化する論理ネットワークを含むことを特徴とする、情報
処理システム。 (2)前記論理ネットワークがまた、前記システム・バ
スを介して前記データがそこに書き込まれあるいはそこ
から読み取られるアドレスに応じて、前記バッファとの
間で前記データが送信される速度を最適化することを特
徴とする、上記(1)に記載の情報処理システム。 (3)前記システム・バスを介して前記データがそこに
書き込まれあるいはそこから読み取られる前記アドレス
を提供するための増分論理機構を含むことを特徴とす
る、上記(1)に記載の情報処理システム。 (4)前記増分論理機構が、前記アドレスを1アドレス
だけ増分する第1の加算機構と、前記システム・バスを
介して前記データが書き込まれあるいは読み取られる直
後に前記アドレスを2アドレスだけ増分する第2の加算
機構とを含むことを特徴とする、上記(3)に記載の情
報処理システム。 (5)前記増分論理機構が、前記システム・バスを介し
て前記データが書き込まれあるいは読み取られた直後に
バースト・データ転送内のアドレスをスキップすべきか
どうかに応じて、前記第1の加算機構または第2の加算
機構の前記増分されたアドレスを出力するマルチプレク
サを含むことを特徴とする、上記(4)に記載の情報処
理システム。 (6)前記周辺バスがPCIバスであることを特徴とす
る、上記(1)に記載の情報処理システム。 (7)前記周辺バスが多重化バスであることを特徴とす
る、上記(1)に記載の情報処理システム。 (8)中央演算処理装置と、前記中央演算処理装置に接
続されたシステム・バスと、それ自体に周辺装置を接続
するためのPCIバスと、前記システム・バスを前記周
辺バスに接続するためのホスト・ブリッジとを備え、前
記ホスト・ブリッジが、前記システム・バスと前記PC
Iバスの間で送信されるデータを一時的に記憶するため
のバッファを含み、前記ホスト・ブリッジがさらに、前
記バッファとの間で前記PCIバスおよび前記システム
・バスを介して前記データが送信される速度を最適化す
る論理ネットワークを含むことを特徴とする、情報処理
システム。 (9)前記論理ネットワークが、前記バッファ内の記憶
空間がいつ前記データを含まなくなるかを感知するため
のペーシング論理機構を含むことを特徴とする、上記
(8)に記載の情報処理システム。 (10)前記ペーシング論理機構が、前記記憶空間が空
のとき、マスタ周辺装置へのイネーブル信号を活動化す
ることを特徴とする、上記(9)に記載の情報処理シス
テム。 (11)前記マスタ周辺装置が、前記マスタが前記イネ
ーブル信号を受信したとき、前記データ列を前記記憶空
間に書き込むことを特徴とする、上記(10)に記載の
情報処理システム。 (12)前記ペーシング論理機構が、前記記憶空間が前
記データで一杯のとき、前記イネーブル信号を非活動化
することを特徴とする、上記(10)に記載の情報処理
システム。 (13)前記ペーシング論理機構が、前記記憶空間がい
つ前記データで一杯になるかを感知するためのものでも
あることを特徴とする、上記(9)に記載の情報処理シ
ステム。 (14)前記ペーシング論理機構が、前記記憶空間が前
記データで一杯のとき、マスタ周辺装置へのイネーブル
信号を活動化することを特徴とする、上記(13)に記
載の情報処理システム。 (15)前記マスタ周辺装置が、前記イネーブル信号を
受信したとき、前記記憶空間内の前記データを読み取る
ことを特徴とする、上記(14)に記載の情報処理シス
テム。 (16)中央演算処理装置と、前記中央演算処理装置に
接続されたシステム・バスと、それ自体に周辺装置を接
続するための周辺バスと、前記システム・バスを前記周
辺バスに接続するためのホスト・ブリッジとを備え、前
記ホスト・ブリッジが、前記システム・バスと前記周辺
バスの間で送信されるデータを一時的に記憶するための
バッファを含み、前記ホスト・ブリッジがさらに、前記
周辺バスに接続されたマスタ周辺装置が、前記システム
・バスに接続されたスレーブに向けられた読取りバース
ト転送を開始する際に、前記システムを介した前記デー
タの前記バッファへの事前取込みを行うための論理機構
を含むことを特徴とする、情報処理システム。 (17)前記論理機構が、前記マスタ周辺装置がいつ前
記読取りバースト転送を開始するかを感知するためのセ
ンサを含むことを特徴とする、上記(16)に記載の情
報処理システム。 (18)前記読取りバースト転送がいつ完了したかを判
定し、前記読取りバースト転送時に読み取られなかった
データを前記バッファからクリアするための信号を始動
するための検出器を含むことを特徴とする、上記(1
6)に記載の情報処理システム。 (19)前記周辺バスがPCIバスであることを特徴と
する、上記(16)に記載の情報処理システム。 (20)前記周辺バスが多重化バスであることを特徴と
する、上記(16)に記載の情報処理システム。
の間のデータ転送を最適化する複数バス情報処理システ
ム用のバス間ブリッジの好ましい実施例について説明し
た。
の周辺バスによって送られる様々な信号のタイミング図
である。
る。
ッジのインタフェース・ハードウェアのブロック図であ
る。
ング論理機構の論理図である。
ング論理機構の論理図である。
dy論理ブロックの論理図である。
り事前取出し論理機構の論理図である。
スト論理機構の論理図である。
スト論理機構の論理図である。
Claims (20)
- 【請求項1】中央演算処理装置と、 前記中央演算処理装置に接続されたシステム・バスと、 それ自体に周辺装置を接続するための周辺バスと、 前記システム・バスを前記周辺バスに接続するためのホ
スト・ブリッジとを備え、 前記ホスト・ブリッジが、前記システム・バスと前記周
辺バスの間で送信されるデータを一時的に記憶するため
のバッファを含み、 前記ホスト・ブリッジがさらに、前記データが非連続デ
ータかどうかに基づいて前記バッファとの間で前記デー
タが送信される速度を最適化する論理ネットワークを含
むことを特徴とする、情報処理システム。 - 【請求項2】前記論理ネットワークがまた、前記システ
ム・バスを介して前記データがそこに書き込まれあるい
はそこから読み取られるアドレスに応じて、前記バッフ
ァとの間で前記データが送信される速度を最適化するこ
とを特徴とする、請求項1に記載の情報処理システム。 - 【請求項3】前記システム・バスを介して前記データが
そこに書き込まれあるいはそこから読み取られる前記ア
ドレスを提供するための増分論理機構を含むことを特徴
とする、請求項1に記載の情報処理システム。 - 【請求項4】前記増分論理機構が、前記アドレスを1ア
ドレスだけ増分する第1の加算機構と、前記システム・
バスを介して前記データが書き込まれあるいは読み取ら
れる直後に前記アドレスを2アドレスだけ増分する第2
の加算機構とを含むことを特徴とする、請求項3に記載
の情報処理システム。 - 【請求項5】前記増分論理機構が、前記システム・バス
を介して前記データが書き込まれあるいは読み取られた
直後にバースト・データ転送内のアドレスをスキップす
べきかどうかに応じて、前記第1の加算機構または第2
の加算機構の前記増分されたアドレスを出力するマルチ
プレクサを含むことを特徴とする、請求項4に記載の情
報処理システム。 - 【請求項6】前記周辺バスがPCIバスであることを特
徴とする、請求項1に記載の情報処理システム。 - 【請求項7】前記周辺バスが多重化バスであることを特
徴とする、請求項1に記載の情報処理システム。 - 【請求項8】中央演算処理装置と、 前記中央演算処理装置に接続されたシステム・バスと、 それ自体に周辺装置を接続するためのPCIバスと、 前記システム・バスを前記周辺バスに接続するためのホ
スト・ブリッジとを備え、 前記ホスト・ブリッジが、前記システム・バスと前記P
CIバスの間で送信されるデータを一時的に記憶するた
めのバッファを含み、 前記ホスト・ブリッジがさらに、前記バッファとの間で
前記PCIバスおよび前記システム・バスを介して前記
データが送信される速度を最適化する論理ネットワーク
を含むことを特徴とする、情報処理システム。 - 【請求項9】前記論理ネットワークが、前記バッファ内
の記憶空間がいつ前記データを含まなくなるかを感知す
るためのペーシング論理機構を含むことを特徴とする、
請求項8に記載の情報処理システム。 - 【請求項10】前記ペーシング論理機構が、前記記憶空
間が空のとき、マスタ周辺装置へのイネーブル信号を活
動化することを特徴とする、請求項9に記載の情報処理
システム。 - 【請求項11】前記マスタ周辺装置が、前記マスタが前
記イネーブル信号を受信したとき、前記データ列を前記
記憶空間に書き込むことを特徴とする、請求項10に記
載の情報処理システム。 - 【請求項12】前記ペーシング論理機構が、前記記憶空
間が前記データで一杯のとき、前記イネーブル信号を非
活動化することを特徴とする、請求項10に記載の情報
処理システム。 - 【請求項13】前記ペーシング論理機構が、前記記憶空
間がいつ前記データで一杯になるかを感知するためのも
のでもあることを特徴とする、請求項9に記載の情報処
理システム。 - 【請求項14】前記ペーシング論理機構が、前記記憶空
間が前記データで一杯のとき、マスタ周辺装置へのイネ
ーブル信号を活動化することを特徴とする、請求項13
に記載の情報処理システム。 - 【請求項15】前記マスタ周辺装置が、前記イネーブル
信号を受信したとき、前記記憶空間内の前記データを読
み取ることを特徴とする、請求項14に記載の情報処理
システム。 - 【請求項16】中央演算処理装置と、 前記中央演算処理装置に接続されたシステム・バスと、 それ自体に周辺装置を接続するための周辺バスと、 前記システム・バスを前記周辺バスに接続するためのホ
スト・ブリッジとを備え、 前記ホスト・ブリッジが、前記システム・バスと前記周
辺バスの間で送信されるデータを一時的に記憶するため
のバッファを含み、 前記ホスト・ブリッジがさらに、前記周辺バスに接続さ
れたマスタ周辺装置が、前記システム・バスに接続され
たスレーブに向けられた読取りバースト転送を開始する
際に、前記システムを介した前記データの前記バッファ
への事前取込みを行うための論理機構を含むことを特徴
とする、情報処理システム。 - 【請求項17】前記論理機構が、前記マスタ周辺装置が
いつ前記読取りバースト転送を開始するかを感知するた
めのセンサを含むことを特徴とする、請求項16に記載
の情報処理システム。 - 【請求項18】前記読取りバースト転送がいつ完了した
かを判定し、前記読取りバースト転送時に読み取られな
かったデータを前記バッファからクリアするための信号
を始動するための検出器を含むことを特徴とする、請求
項16に記載の情報処理システム。 - 【請求項19】前記周辺バスがPCIバスであることを
特徴とする、請求項16に記載の情報処理システム。 - 【請求項20】前記周辺バスが多重化バスであることを
特徴とする、請求項16に記載の情報処理システム。
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US08/068,877 US5522050A (en) | 1993-05-28 | 1993-05-28 | Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus |
US068877 | 1993-05-28 |
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