JPH05242011A - デュアルバスアーキテクチャを有するコンピュータシステム及び裁定方法 - Google Patents
デュアルバスアーキテクチャを有するコンピュータシステム及び裁定方法Info
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- JPH05242011A JPH05242011A JP4321798A JP32179892A JPH05242011A JP H05242011 A JPH05242011 A JP H05242011A JP 4321798 A JP4321798 A JP 4321798A JP 32179892 A JP32179892 A JP 32179892A JP H05242011 A JPH05242011 A JP H05242011A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
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Abstract
(57)【要約】
【目的】 デュアルバスコンピュータアーキテクチャシ
ステムのための裁定システム及び方法を提供すること。 【構成】 バスインターフェースユニット６４は入出力
装置２８の１つが入出力バス３２を介して読み出し又は
書き込み動作の完了を検出する。システムバス７６と入
出力バス３２との間を転送されるデータを一時記憶する
バスインターフェースユニット６４の裁定制御論理と相
互作用する中央裁定制御器６２は、裁定制御論理に応答
して、入出力装置２８及びＣＰＵ３８との間の裁定を行
ない、入出力装置とＣＰＵとののどれに入出力バス３２
の制御を付与すべきかを決定する裁定サイクルと、入出
力バス３２の制御を付与し、入出力装置２８及びＣＰＵ
３８へシステムバス７６の制御を延長する付与サイクル
とを同時に行なう。
ステムのための裁定システム及び方法を提供すること。 【構成】 バスインターフェースユニット６４は入出力
装置２８の１つが入出力バス３２を介して読み出し又は
書き込み動作の完了を検出する。システムバス７６と入
出力バス３２との間を転送されるデータを一時記憶する
バスインターフェースユニット６４の裁定制御論理と相
互作用する中央裁定制御器６２は、裁定制御論理に応答
して、入出力装置２８及びＣＰＵ３８との間の裁定を行
ない、入出力装置とＣＰＵとののどれに入出力バス３２
の制御を付与すべきかを決定する裁定サイクルと、入出
力バス３２の制御を付与し、入出力装置２８及びＣＰＵ
３８へシステムバス７６の制御を延長する付与サイクル
とを同時に行なう。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
におけるバス−バスインターフェースに関し、更に特定
すると、デュアルバスアーキテクチャを採用したコンピ
ュータシステムにおいて、バスの制御を裁定する（ａｒ
ｂｉｔｒａｔｅ）ための裁定制御論理及び方法の改良に
関するものである。
におけるバス−バスインターフェースに関し、更に特定
すると、デュアルバスアーキテクチャを採用したコンピ
ュータシステムにおいて、バスの制御を裁定する（ａｒ
ｂｉｔｒａｔｅ）ための裁定制御論理及び方法の改良に
関するものである。
【０００２】
【従来の技術】一般的にコンピュータシステムでは、そ
して特にパーソナルコンピュータシステムでは、中央処
理装置（ＣＰＵ）、メモリ装置、直接メモリアクセス
（ＤＭＡ）制御器等、種々のシステム装置の間でデータ
を転送している。加えて、入出力（Ｉ／Ｏ）装置のよう
な拡張要素間、及びこれらのＩ／Ｏ装置と種々のシステ
ム装置との間でも、データを転送している。Ｉ／Ｏ装置
とシステム装置とは、互いにコンピュータバスを介して
通信し合い、コンピュータバスは、一連の導体を備えて
おり、それに沿って任意のデータ源から任意の目的地に
情報を伝送する。多くのシステム装置及びＩ／Ｏ装置
は、バス制御器（即ち、コンピュータシステムを制御す
ることができる装置）及びバススレーブ（即ち、バス制
御器によって制御される要素）として機能できるように
なっている。
して特にパーソナルコンピュータシステムでは、中央処
理装置（ＣＰＵ）、メモリ装置、直接メモリアクセス
（ＤＭＡ）制御器等、種々のシステム装置の間でデータ
を転送している。加えて、入出力（Ｉ／Ｏ）装置のよう
な拡張要素間、及びこれらのＩ／Ｏ装置と種々のシステ
ム装置との間でも、データを転送している。Ｉ／Ｏ装置
とシステム装置とは、互いにコンピュータバスを介して
通信し合い、コンピュータバスは、一連の導体を備えて
おり、それに沿って任意のデータ源から任意の目的地に
情報を伝送する。多くのシステム装置及びＩ／Ｏ装置
は、バス制御器（即ち、コンピュータシステムを制御す
ることができる装置）及びバススレーブ（即ち、バス制
御器によって制御される要素）として機能できるように
なっている。
【０００３】２つ以上のバスを有するパーソナルコンピ
ュータシステムは公知である。典型的には、ＣＰＵがキ
ャッシュメモリ又はメモリ制御器と通信するためにロー
カルバスが設けられ、更に、ＤＭＡ制御器のようなシス
テムバス装置、或はＩ／Ｏ装置がメモリ制御器を介して
システムメモリと通信するために、システムＩ／Ｏバス
が設けられている。システムＩ／Ｏバスは、バスインタ
ーフェースユニットによって接続されたシステムバスと
Ｉ／Ｏバスとを備えている。Ｉ／Ｏ装置はこのＩ／Ｏバ
スを介して互いに通信し合う。また、Ｉ／Ｏ装置は、典
型的にはシステムメモリのようなシステムバス装置とも
通信しなくてはならない。このような通信は、バスイン
ターフェースユニットを通じ、Ｉ／Ｏバス及びシステム
バスを介して行なわれなければならない。
ュータシステムは公知である。典型的には、ＣＰＵがキ
ャッシュメモリ又はメモリ制御器と通信するためにロー
カルバスが設けられ、更に、ＤＭＡ制御器のようなシス
テムバス装置、或はＩ／Ｏ装置がメモリ制御器を介して
システムメモリと通信するために、システムＩ／Ｏバス
が設けられている。システムＩ／Ｏバスは、バスインタ
ーフェースユニットによって接続されたシステムバスと
Ｉ／Ｏバスとを備えている。Ｉ／Ｏ装置はこのＩ／Ｏバ
スを介して互いに通信し合う。また、Ｉ／Ｏ装置は、典
型的にはシステムメモリのようなシステムバス装置とも
通信しなくてはならない。このような通信は、バスイン
ターフェースユニットを通じ、Ｉ／Ｏバス及びシステム
バスを介して行なわれなければならない。
【０００４】コンピュータシステムでは、コンピュータ
システムのＩ／Ｏバスの所有権を複数の拡張装置の裁定
を行う必要が生じることが多い。即ち、どの拡張装置が
Ｉ／Ｏバスを介してデータを伝送できるかを決定しなく
てはならない。どの拡張装置がＩ／Ｏバスを介して情報
を転送できるかを決定する、即ちバスを割り当てるアー
ビタ（ａｒｂｉｔｅｒ）を設けることが知られている。
このようなアービタは、中央裁定制御点（ＣＡＣＰ）と
して機能し、ここを介してＩ／Ｏバスに対する全ての裁
定が生じる。
システムのＩ／Ｏバスの所有権を複数の拡張装置の裁定
を行う必要が生じることが多い。即ち、どの拡張装置が
Ｉ／Ｏバスを介してデータを伝送できるかを決定しなく
てはならない。どの拡張装置がＩ／Ｏバスを介して情報
を転送できるかを決定する、即ちバスを割り当てるアー
ビタ（ａｒｂｉｔｅｒ）を設けることが知られている。
このようなアービタは、中央裁定制御点（ＣＡＣＰ）と
して機能し、ここを介してＩ／Ｏバスに対する全ての裁
定が生じる。
【０００５】Ｉ／Ｏバスは、バスサイクルと呼ばれる時
分割単位で動作する。Ｉ／Ｏバスのバスサイクルは裁定
サイクル（ａｒｂｉｔｒａｔｉｏｎ ｃｙｃｌｅ）と付
与サイクル（ｇｒａｎｔ ｃｙｃｌｅ）とに分割され
る。裁定サイクル中、複数の拡張装置がＩ／Ｏバスの所
有権を求めて競合し合う。付与サイクル期間には、バス
の所有権を勝ち得た装置が情報を転送する。
分割単位で動作する。Ｉ／Ｏバスのバスサイクルは裁定
サイクル（ａｒｂｉｔｒａｔｉｏｎ ｃｙｃｌｅ）と付
与サイクル（ｇｒａｎｔ ｃｙｃｌｅ）とに分割され
る。裁定サイクル中、複数の拡張装置がＩ／Ｏバスの所
有権を求めて競合し合う。付与サイクル期間には、バス
の所有権を勝ち得た装置が情報を転送する。
【０００６】Ｉ／Ｏ装置は、アービタ付与モード期間に
のみ、システムメモリへの読み出し又は書き込みサイク
ルの開始を許されている。このような逐次裁定方法は、
別個に裁定を行なうのに必要な時間及びアービタ付与モ
ード期間にのみ生じ得るメモリ読み出し及び書き込みサ
イクルのために、デュアルバスアーキテクチャ型コンピ
ュータシステムの性能に制限を課すことになる。
のみ、システムメモリへの読み出し又は書き込みサイク
ルの開始を許されている。このような逐次裁定方法は、
別個に裁定を行なうのに必要な時間及びアービタ付与モ
ード期間にのみ生じ得るメモリ読み出し及び書き込みサ
イクルのために、デュアルバスアーキテクチャ型コンピ
ュータシステムの性能に制限を課すことになる。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的は、デュアルバスコンピュータアーキテクチャシス
テムのための裁定システム及び方法を提供することであ
り、これは、同時に（ｉ）Ｉ／Ｏバスの制御を巡って競
合するＣＰＵと複数のＩ／Ｏ装置との間の裁定、及び
（ｉｉ）システムメモリとＩ／Ｏ制御装置との間の読み
出し又は書き込み動作の完了、又はＩ／Ｏスレーブ装置
上の拡張メモリへのＣＰＵの書き込み動作の完了を行な
うことができるようにする。
目的は、デュアルバスコンピュータアーキテクチャシス
テムのための裁定システム及び方法を提供することであ
り、これは、同時に（ｉ）Ｉ／Ｏバスの制御を巡って競
合するＣＰＵと複数のＩ／Ｏ装置との間の裁定、及び
（ｉｉ）システムメモリとＩ／Ｏ制御装置との間の読み
出し又は書き込み動作の完了、又はＩ／Ｏスレーブ装置
上の拡張メモリへのＣＰＵの書き込み動作の完了を行な
うことができるようにする。
【０００８】
【課題を解決するための手段】本発明によれば、デュア
ルバスアーキテクチャを有するコンピュータのための裁
定制御論理装置及び裁定方法が提供される。裁定制御論
理はコンピュータのシステムバスと入出力バスとの中間
に常駐するバスインターフェースユニット内のハードウ
エアに組み込まれたアルゴリズムによって実施される。
この裁定制御論理は、中央裁定制御器点による裁定サイ
クルと、ＣＰＵ又はＩ／Ｏ装置によるメモリ読み出し及
び書き込みサイクルとを同時に許容することによって、
デュアルバスアーキテクチャコンピュータの性能を改善
する。
ルバスアーキテクチャを有するコンピュータのための裁
定制御論理装置及び裁定方法が提供される。裁定制御論
理はコンピュータのシステムバスと入出力バスとの中間
に常駐するバスインターフェースユニット内のハードウ
エアに組み込まれたアルゴリズムによって実施される。
この裁定制御論理は、中央裁定制御器点による裁定サイ
クルと、ＣＰＵ又はＩ／Ｏ装置によるメモリ読み出し及
び書き込みサイクルとを同時に許容することによって、
デュアルバスアーキテクチャコンピュータの性能を改善
する。
【０００９】この裁定制御論理は３つの規定された条件
の下で動作する。第１の条件下では、Ｉ／Ｏ装置がシス
テムメモリへのデータの書き込みを望んでいる。裁定サ
イクルの完了後、中央裁定制御点は、そのＩ／Ｏ装置に
Ｉ／Ｏバスの（及びバスインターフェースユニットを介
してシステムバスの）制御を付与する。Ｉ／Ｏバスは、
１回以上の書き込みサイクルをシステムメモリに対して
開始し、書き込みサイクルは、バスインターフェースユ
ニット内のバッファに一時記憶されてからシステムメモ
リに書き込まれる。Ｉ／Ｏ装置は任意の時点でに／Ｏバ
スの制御を放棄することができるので、バスインターフ
ェースユニットは、バッファから読み出してシステムメ
モリに書き込む必要があるバッファ済みデータを収容す
ることができる。
の下で動作する。第１の条件下では、Ｉ／Ｏ装置がシス
テムメモリへのデータの書き込みを望んでいる。裁定サ
イクルの完了後、中央裁定制御点は、そのＩ／Ｏ装置に
Ｉ／Ｏバスの（及びバスインターフェースユニットを介
してシステムバスの）制御を付与する。Ｉ／Ｏバスは、
１回以上の書き込みサイクルをシステムメモリに対して
開始し、書き込みサイクルは、バスインターフェースユ
ニット内のバッファに一時記憶されてからシステムメモ
リに書き込まれる。Ｉ／Ｏ装置は任意の時点でに／Ｏバ
スの制御を放棄することができるので、バスインターフ
ェースユニットは、バッファから読み出してシステムメ
モリに書き込む必要があるバッファ済みデータを収容す
ることができる。
【００１０】Ｉ／Ｏ装置はＩ／Ｏバスの制御を放棄する
ことができるが、（バスインターフェースユニットを介
して）システムバスの制御を続け、バッファされたデー
タのシステムバスを介してのシステムメモリへの書き込
み転送を完了しなくてはならない。バスインターフェー
スユニット内の裁定制御論理はこの状態を認識し、ＣＡ
ＣＰへのＣＡＣＰ無効化信号を活性化させ、システムバ
スの制御を保持することを要求する。したがって、中央
裁定制御点は、Ｉ／Ｏ装置からバッファされた書き込み
データがシステムメモリに転送されている間に、同時に
新しい裁定サイクルを開始する。バッファされたデータ
の書き込み転送を完了した時、ＣＡＣＰ無効化信号のは
不性化され、ＣＡＣＰは裁定を完了しＩ／Ｏバスを付与
する。
ことができるが、（バスインターフェースユニットを介
して）システムバスの制御を続け、バッファされたデー
タのシステムバスを介してのシステムメモリへの書き込
み転送を完了しなくてはならない。バスインターフェー
スユニット内の裁定制御論理はこの状態を認識し、ＣＡ
ＣＰへのＣＡＣＰ無効化信号を活性化させ、システムバ
スの制御を保持することを要求する。したがって、中央
裁定制御点は、Ｉ／Ｏ装置からバッファされた書き込み
データがシステムメモリに転送されている間に、同時に
新しい裁定サイクルを開始する。バッファされたデータ
の書き込み転送を完了した時、ＣＡＣＰ無効化信号のは
不性化され、ＣＡＣＰは裁定を完了しＩ／Ｏバスを付与
する。
【００１１】バスインターフェースユニット内の裁定制
御論理が動作する第２の条件は、Ｉ／Ｏ装置がシステム
メモリからデータを読み出すことを望むときに生じる。
裁定サイクルの完了後、中央裁定制御点はＩ／Ｏ装置に
Ｉ／Ｏバスの（及びバスインターフェースユニットを介
してシステムバスの）制御を付与する。このＩ／Ｏ装置
はシステムメモリに対して１回以上の読み出しサイクル
を開始する。バスインターフェースユニット内のバッフ
ァは、既に読み出されたアドレスに隣接するアドレスを
有する事前に取り出されたデータで連続的に満たされ
る。Ｉ／Ｏ装置がバッファから最後のデータバイトを読
み出すと、Ｉ／Ｏバスの制御を放棄することができ、し
たがって、事前に取り出されたデータは不要となる。こ
うして、バスインターフェースユニット内のバッファは
リセットされなければならず、効率的にこの不要データ
を除去する。
御論理が動作する第２の条件は、Ｉ／Ｏ装置がシステム
メモリからデータを読み出すことを望むときに生じる。
裁定サイクルの完了後、中央裁定制御点はＩ／Ｏ装置に
Ｉ／Ｏバスの（及びバスインターフェースユニットを介
してシステムバスの）制御を付与する。このＩ／Ｏ装置
はシステムメモリに対して１回以上の読み出しサイクル
を開始する。バスインターフェースユニット内のバッフ
ァは、既に読み出されたアドレスに隣接するアドレスを
有する事前に取り出されたデータで連続的に満たされ
る。Ｉ／Ｏ装置がバッファから最後のデータバイトを読
み出すと、Ｉ／Ｏバスの制御を放棄することができ、し
たがって、事前に取り出されたデータは不要となる。こ
うして、バスインターフェースユニット内のバッファは
リセットされなければならず、効率的にこの不要データ
を除去する。
【００１２】Ｉ／Ｏ装置は任意の時点でＩ／Ｏバスの制
御を放棄することができるが、システムメモリからバス
インターフェースユニットへの現行のデータ転送が完了
するまで、（バスインターフェースユニットを介して）
システムバスを制御し続けていなければならない。バス
インターフェースユニット内の裁定制御論理装置はこの
状態を認識してＣＡＣＰへのＣＡＣＰ無効化信号を活性
化し、最後の事前取り出し動作が完了し、バスインター
フェースユニット内のバッファがリセットされるまで、
システムバスの制御を保持するように要求する。したが
って、中央裁定制御点は、バスインターフェースユニッ
トがシステムバスを介してシステムメモリからの最後の
事前取り出し動作を完了してバッファをリセットする間
に、同時にＩ／Ｏバス上で新しい裁定サイクルを開始す
る。
御を放棄することができるが、システムメモリからバス
インターフェースユニットへの現行のデータ転送が完了
するまで、（バスインターフェースユニットを介して）
システムバスを制御し続けていなければならない。バス
インターフェースユニット内の裁定制御論理装置はこの
状態を認識してＣＡＣＰへのＣＡＣＰ無効化信号を活性
化し、最後の事前取り出し動作が完了し、バスインター
フェースユニット内のバッファがリセットされるまで、
システムバスの制御を保持するように要求する。したが
って、中央裁定制御点は、バスインターフェースユニッ
トがシステムバスを介してシステムメモリからの最後の
事前取り出し動作を完了してバッファをリセットする間
に、同時にＩ／Ｏバス上で新しい裁定サイクルを開始す
る。
【００１３】バスインターフェースユニット内の裁定制
御論理が動作する第３の条件は、ＣＰＵのようなシステ
ム装置がシステムバスを制御し、Ｉ／Ｏバス上のスレー
ブとして動作する１つのＩ／Ｏ装置にデータを書き込む
ことを望む時に生じる。裁定サイクルの完了後、中央裁
定制御点は、システムバスの（及びバスインターフェー
スユニットを介してＩ／Ｏバスの）制御を当該システム
装置に付与するので、このシステム装置はシステムバス
−Ｉ／Ｏバス変換論理を介してＩ／Ｏ装置への書き込み
サイクルを開始する。
御論理が動作する第３の条件は、ＣＰＵのようなシステ
ム装置がシステムバスを制御し、Ｉ／Ｏバス上のスレー
ブとして動作する１つのＩ／Ｏ装置にデータを書き込む
ことを望む時に生じる。裁定サイクルの完了後、中央裁
定制御点は、システムバスの（及びバスインターフェー
スユニットを介してＩ／Ｏバスの）制御を当該システム
装置に付与するので、このシステム装置はシステムバス
−Ｉ／Ｏバス変換論理を介してＩ／Ｏ装置への書き込み
サイクルを開始する。
【００１４】システムバス−Ｉ／Ｏバス変換論理は、Ｃ
ＰＵのようなシステム装置からＩ／Ｏスレーブ装置上の
拡張メモリに書き込まれるべきデータを、当該Ｉ／Ｏス
レーブ装置に書き込む前に、一時記憶するバッファを提
供する。最後の転送データが変換論理装置内にバッファ
された後は、システムバスはもはや必要ではなくなる。
ＣＰＵ及びバスインターフェースユニットは、システム
バスを終了したことを指示する。この時点で、変換論理
にバッファされているデータをＩ／Ｏバスを介してＩ／
Ｏ装置に書き込む必要があっても、中央裁定制御器はＩ
／Ｏバス上の裁定に介入することができるようになる。
このような状況が起こるのは、Ｉ／Ｏ装置とは異なり、
ＣＰＵは中央裁定制御器の裁定モード又は付与モードの
いずれの期間においてもＩ／Ｏ装置に書き込みを行なう
ことができるからである。
ＰＵのようなシステム装置からＩ／Ｏスレーブ装置上の
拡張メモリに書き込まれるべきデータを、当該Ｉ／Ｏス
レーブ装置に書き込む前に、一時記憶するバッファを提
供する。最後の転送データが変換論理装置内にバッファ
された後は、システムバスはもはや必要ではなくなる。
ＣＰＵ及びバスインターフェースユニットは、システム
バスを終了したことを指示する。この時点で、変換論理
にバッファされているデータをＩ／Ｏバスを介してＩ／
Ｏ装置に書き込む必要があっても、中央裁定制御器はＩ
／Ｏバス上の裁定に介入することができるようになる。
このような状況が起こるのは、Ｉ／Ｏ装置とは異なり、
ＣＰＵは中央裁定制御器の裁定モード又は付与モードの
いずれの期間においてもＩ／Ｏ装置に書き込みを行なう
ことができるからである。
【００１５】バスインターフェースユニット内の裁定制
御論理は、この状態を認識してＣＡＣＰへのＣＡＣＰ無
効化信号を活性化し、バッファされたデータの最後のバ
イトがＩ／Ｏ装置に書き込まれるまで、Ｉ／Ｏバスの制
御を保持するよう要求する。したがって、中央裁定制御
器は、変換論理装置内にバッファされたデータがＩ／Ｏ
装置に書き込まれている間、同時に裁定サイクルを行
う。
御論理は、この状態を認識してＣＡＣＰへのＣＡＣＰ無
効化信号を活性化し、バッファされたデータの最後のバ
イトがＩ／Ｏ装置に書き込まれるまで、Ｉ／Ｏバスの制
御を保持するよう要求する。したがって、中央裁定制御
器は、変換論理装置内にバッファされたデータがＩ／Ｏ
装置に書き込まれている間、同時に裁定サイクルを行
う。
【００１６】
【実施例】まず図１を参照すると、全体的に１０で示し
たコンピュータシステムは、システムボード１２とプロ
セッサ複合体１４とを備えている。プロセッサ複合体
は、プロセッサ部６と、ローカルバス接続器２２を介し
てプロセッサローカルバス２０に接続されたベース部１
８とを含んでいる。プロセッサ部１６は５０ＭＨｚで動
作し、ベース部１８は４０ＭＨｚで動作する。
たコンピュータシステムは、システムボード１２とプロ
セッサ複合体１４とを備えている。プロセッサ複合体
は、プロセッサ部６と、ローカルバス接続器２２を介し
てプロセッサローカルバス２０に接続されたベース部１
８とを含んでいる。プロセッサ部１６は５０ＭＨｚで動
作し、ベース部１８は４０ＭＨｚで動作する。
【００１７】システムボード１２は、インターリーブ型
のシステムメモリ２４及び２６と入出力（Ｉ／Ｏ）装置
２８とを備えている。システムメモリ２４及び２６とプ
ロセッサ複合体１４との間の通信はメモリバス３０によ
って処理され、Ｉ／Ｏ装置２８とプロセッサ複合体１４
との通信はＩ／Ｏバス３２によって行われる。Ｉ／Ｏ装
置とシステムメモリ２４及び２６との間の通信はＩ／Ｏ
バス３２、システムバス７６及びメモリバス３０によっ
て実行される。Ｉ／Ｏバス３２はマイクロチャンネル
（ＭＩＣＲＯ ＣＨＡＮＮＥＬ、商標）コンピュータア
ーキテクチャに準拠するものでよい。メモリバス３０及
びＩ／Ｏバス３２はプロセッサ複合体接続器３４を介し
てプロセッサ複合体のベース部１８に接続される。メモ
リ拡張装置のようなＩ／Ｏ装置はＩ／Ｏバス３２を介し
てコンピュータシステム１０に接続することができる。
システムボード１２は従来のビデオ回路、タイミング回
路、キーボード制御回路及び割り込み回路（いずれも図
示せず）を含むことができ、コンピュータシステム１０
はこれらを通常動作中に使用する。
のシステムメモリ２４及び２６と入出力（Ｉ／Ｏ）装置
２８とを備えている。システムメモリ２４及び２６とプ
ロセッサ複合体１４との間の通信はメモリバス３０によ
って処理され、Ｉ／Ｏ装置２８とプロセッサ複合体１４
との通信はＩ／Ｏバス３２によって行われる。Ｉ／Ｏ装
置とシステムメモリ２４及び２６との間の通信はＩ／Ｏ
バス３２、システムバス７６及びメモリバス３０によっ
て実行される。Ｉ／Ｏバス３２はマイクロチャンネル
（ＭＩＣＲＯ ＣＨＡＮＮＥＬ、商標）コンピュータア
ーキテクチャに準拠するものでよい。メモリバス３０及
びＩ／Ｏバス３２はプロセッサ複合体接続器３４を介し
てプロセッサ複合体のベース部１８に接続される。メモ
リ拡張装置のようなＩ／Ｏ装置はＩ／Ｏバス３２を介し
てコンピュータシステム１０に接続することができる。
システムボード１２は従来のビデオ回路、タイミング回
路、キーボード制御回路及び割り込み回路（いずれも図
示せず）を含むことができ、コンピュータシステム１０
はこれらを通常動作中に使用する。
【００１８】プロセッサ複合体１４のプロセッサ部１６
は中央処理ユニット（ＣＰＵ）３８を含んでおり、これ
は、好適実施例では、ｉ４８６という商品名でインテル
社から入手可能な３２ビットマイクロプロセッサであ
る。プロセッサ部１６はスタティックランダムアクセス
メモリ（ＳＲＡＭ）４０、キャッシュ制御モジュール４
２、周波数制御モジュール４４、アドレスバッファ４６
及びデータバッファ４８を備えている。ローカルバス２
０はデータ情報路５０、アドレス情報路５２及び制御情
報路５４を含んでいる。データ情報路５０はＣＰＵ３
８、ＳＲＡＭ４０及びデータバッファ４８の間に設けら
れる。アドレス情報路５２はＣＰＵ３８、キャッシュ制
御モジュール４２及びアドレスバッファ４６の間に設け
られる。制御情報路５４はＣＰＵ３８、キャッシュ制御
モジュール４２及び周波数制御モジュール４４の間に設
けられる。加えて、キャッシュ制御モジュール４２とＳ
ＲＡＭ４０との間にアドレス及び制御情報路が設けられ
る。
は中央処理ユニット（ＣＰＵ）３８を含んでおり、これ
は、好適実施例では、ｉ４８６という商品名でインテル
社から入手可能な３２ビットマイクロプロセッサであ
る。プロセッサ部１６はスタティックランダムアクセス
メモリ（ＳＲＡＭ）４０、キャッシュ制御モジュール４
２、周波数制御モジュール４４、アドレスバッファ４６
及びデータバッファ４８を備えている。ローカルバス２
０はデータ情報路５０、アドレス情報路５２及び制御情
報路５４を含んでいる。データ情報路５０はＣＰＵ３
８、ＳＲＡＭ４０及びデータバッファ４８の間に設けら
れる。アドレス情報路５２はＣＰＵ３８、キャッシュ制
御モジュール４２及びアドレスバッファ４６の間に設け
られる。制御情報路５４はＣＰＵ３８、キャッシュ制御
モジュール４２及び周波数制御モジュール４４の間に設
けられる。加えて、キャッシュ制御モジュール４２とＳ
ＲＡＭ４０との間にアドレス及び制御情報路が設けられ
る。
【００１９】ＳＲＡＭ４０は、システムメモリ２４又は
２６からの、或はＩ／Ｏ装置２８上に配置された拡張メ
モリからのメモリ情報を短期間記憶することによって、
キャッシュ機能を提供する。キャッシュ制御モジュール
４２は、システムメモリ２４及び２６のアドレス位置を
記憶するランダムアクセスメモリ（ＲＡＭ）５６を組み
込んでいる。ＣＰＵ３８は、ローカルバス２０を介して
ＳＲＡＭ４０内にキャッシュした情報に直接アクセスす
ることができる。周波数制御モジュール４４は、５０Ｍ
Ｈｚのプロセッサユニット１６の動作を４０ＭＨｚのベ
ース部１８と同期させると共に、バッファ４６及び４８
の動作を制御する。したがって、周波数制御モジュール
４４は、バッファ４６又は４８が情報を獲得（ｃａｐｔ
ｕｒｅ）する時間、或はこれらのバッファに記憶されて
いる情報に重ね書きする時間を決定する。バッファ４６
及び４８は、システムメモリ２４及び２６からの２回の
書き込みを、同時にそこに記憶できるように構成されて
いる。バッファ４６及び４８は双方向型、即ち、ＣＰＵ
３８が供給する情報及びＣＰＵに供給する情報をラッチ
することができる。バッファ４６及び４８が双方向型な
ので、標準のベース部１８を維持しつつ、プロセッサ複
合体１４のプロセッサ部１６を置き換え或はアッピグレ
ードすることができる。
２６からの、或はＩ／Ｏ装置２８上に配置された拡張メ
モリからのメモリ情報を短期間記憶することによって、
キャッシュ機能を提供する。キャッシュ制御モジュール
４２は、システムメモリ２４及び２６のアドレス位置を
記憶するランダムアクセスメモリ（ＲＡＭ）５６を組み
込んでいる。ＣＰＵ３８は、ローカルバス２０を介して
ＳＲＡＭ４０内にキャッシュした情報に直接アクセスす
ることができる。周波数制御モジュール４４は、５０Ｍ
Ｈｚのプロセッサユニット１６の動作を４０ＭＨｚのベ
ース部１８と同期させると共に、バッファ４６及び４８
の動作を制御する。したがって、周波数制御モジュール
４４は、バッファ４６又は４８が情報を獲得（ｃａｐｔ
ｕｒｅ）する時間、或はこれらのバッファに記憶されて
いる情報に重ね書きする時間を決定する。バッファ４６
及び４８は、システムメモリ２４及び２６からの２回の
書き込みを、同時にそこに記憶できるように構成されて
いる。バッファ４６及び４８は双方向型、即ち、ＣＰＵ
３８が供給する情報及びＣＰＵに供給する情報をラッチ
することができる。バッファ４６及び４８が双方向型な
ので、標準のベース部１８を維持しつつ、プロセッサ複
合体１４のプロセッサ部１６を置き換え或はアッピグレ
ードすることができる。
【００２０】ベース部１８はメモリ制御器５８、直接メ
モリアクセス（ＤＭＡ）制御器６０、中央裁定制御点
（ＣＡＣＰ）回路６２、バスインターフェースユニット
６４及びバッファ／エラー訂正コード（ＥＣＣ）回路６
６を備えている。ベース部１８は、また、ドライバ回路
６８、リードオンリメモリ（ＲＯＭ）７０、自己試験回
路７２及びバッファ７４を備えている。システムバス７
６はデータ情報路７８、アドレス情報路８０及び制御情
報路８２を備えている。データ情報路はバッファ７４を
バスインターフェースユニット６４と接続し、バスイン
ターフェースユニット６４をＤＭＡ制御器６０及びバッ
ファ／ＥＣＣ回路６６と接続し、バッファ／ＥＣＣ回路
６６をシステムメモリ２４及び２６と接続する。アドレ
ス情報路及び制御情報路は、各々、メモリ制御器５８を
ＤＭＡ制御器６０及びバスインターフェースユニット６
４と接続し、バスインターフェースユニット６４をバッ
ファ７４と接続する。
モリアクセス（ＤＭＡ）制御器６０、中央裁定制御点
（ＣＡＣＰ）回路６２、バスインターフェースユニット
６４及びバッファ／エラー訂正コード（ＥＣＣ）回路６
６を備えている。ベース部１８は、また、ドライバ回路
６８、リードオンリメモリ（ＲＯＭ）７０、自己試験回
路７２及びバッファ７４を備えている。システムバス７
６はデータ情報路７８、アドレス情報路８０及び制御情
報路８２を備えている。データ情報路はバッファ７４を
バスインターフェースユニット６４と接続し、バスイン
ターフェースユニット６４をＤＭＡ制御器６０及びバッ
ファ／ＥＣＣ回路６６と接続し、バッファ／ＥＣＣ回路
６６をシステムメモリ２４及び２６と接続する。アドレ
ス情報路及び制御情報路は、各々、メモリ制御器５８を
ＤＭＡ制御器６０及びバスインターフェースユニット６
４と接続し、バスインターフェースユニット６４をバッ
ファ７４と接続する。
【００２１】メモリ制御器５８は、ＣＰＵローカルバス
２０上及びシステムバス７６上に常駐し、ＣＰＵ３８、
ＤＭＡ制御器６０又はバスインターフェースユニット６
４（Ｉ／Ｏ装置２８に代わって）にメモリバス３０を介
してのシステムメモリ２４及び２６へのアクセスを提供
する。メモリ制御器５８は、メモリバス３０を介してシ
ステムメモリ２４及び２６に対するシステムメモリサイ
クルを開始する。システムメモリサイクルの間、ＣＰＵ
３８、ＤＭＡ制御器６０又はバスインターフェースユニ
ット６４（Ｉ／Ｏ装置２８に代わって）のいずれかが、
メモリ制御器５８を介してシステムメモリ２４及び２６
へのアクセスを得る。ＣＰＵ３８はローカルバス２０、
メモリ制御器５８及びメモリバス３０を介してシステム
メモリと通信を行ない、ＤＭＡ制御器６０又はバスイン
ターフェースユニット６４（Ｉ／Ｏ装置２８に代って）
はシステムバス７６、メモリ制御器５８及びメモリバス
３０を介してシステムメモリへのアクセスを得る。
２０上及びシステムバス７６上に常駐し、ＣＰＵ３８、
ＤＭＡ制御器６０又はバスインターフェースユニット６
４（Ｉ／Ｏ装置２８に代わって）にメモリバス３０を介
してのシステムメモリ２４及び２６へのアクセスを提供
する。メモリ制御器５８は、メモリバス３０を介してシ
ステムメモリ２４及び２６に対するシステムメモリサイ
クルを開始する。システムメモリサイクルの間、ＣＰＵ
３８、ＤＭＡ制御器６０又はバスインターフェースユニ
ット６４（Ｉ／Ｏ装置２８に代わって）のいずれかが、
メモリ制御器５８を介してシステムメモリ２４及び２６
へのアクセスを得る。ＣＰＵ３８はローカルバス２０、
メモリ制御器５８及びメモリバス３０を介してシステム
メモリと通信を行ない、ＤＭＡ制御器６０又はバスイン
ターフェースユニット６４（Ｉ／Ｏ装置２８に代って）
はシステムバス７６、メモリ制御器５８及びメモリバス
３０を介してシステムメモリへのアクセスを得る。
【００２２】ＣＰＵ３８からＩ／Ｏバス２２への読み出
し又は書き込みサイクルの間、アドレス情報はシステム
メモリアドレスの境界と突き合わされる。アドレス情報
がＩ／Ｏ拡張メモリアドレス又はＩ／Ｏポートアドレス
と対応する場合、メモリ制御器５８はＩ／Ｏバス３２を
介してＩ／Ｏ装置２８と（バスインターフェースユニッ
ト６４を介して）Ｉ／Ｏメモリサイクル又はＩ／Ｏポー
トサイクルを開始する。ＣＰＵからＩ／Ｏメモリへの又
はＩ／Ｏポートへのサイクルの間、メモリ制御器５８に
与えられたアドレスはシステムバス７６からＩ／Ｏバス
３２に、これら２つのバスの中間に常駐するバスインタ
ーフェースユニット６４を介して伝送される。当該アド
レスに対応する拡張メモリを含むＩ／Ｏ装置２８は、そ
のメモリアドレスをＩ／Ｏバス３２から受け取る。ＤＭ
Ａ制御器６０及びバスインターフェースユニット６４
は、システムメモリ２４及び２６とＩ／Ｏ装置２８に組
み込まれた拡張メモリとの間の情報交換を制御する。Ｄ
ＭＡ制御器６０もプロセッサ複合体１４のために３つの
機能を提供する。まず、ＤＭＡ制御器６０は、小型コン
ピュータサブシステム制御ブロック（ＳＣＢ）アーキテ
クチャを利用してＤＭＡチャンネルを構成し、プログラ
ムされたＩ／Ｏを用いてＤＭＡチャンネルを構成する必
要性を回避する。第２に、ＤＭＡ制御器は、低速メモリ
拡張素子と典型的にはこれより高速のシステムメモリと
の間の転送を最適化するためのバッファ機能を備えてい
る。第３に、ＤＭＡ制御器６０は８チャンネルの３２ビ
ット直接システムメモリアクセス機能を備えている。直
接システムメモリアクセス機能を備えているので、ＤＭ
Ａ制御器６０は２つのモードのうちのいずれかで機能す
ることができる。第１のモードでは、ＤＭＡ制御器６０
はプログラムされたＩ／Ｏのモードで機能し、ここでは
ＤＭＡ制御器は機能的にＣＰＵ３８のスレーブとなる。
第２のモードでは、ＤＭＡ制御器６０自体がシステムバ
スマスタとして機能し、この場合はＤＭＡ制御器６０は
Ｉ／Ｏバス３２を裁定しかつ制御する。この第２のモー
ドの期間には、ＤＭＡ制御器６０は先入れ先出し（ＦＩ
ＦＯ）レジスタ回路を用いる。
し又は書き込みサイクルの間、アドレス情報はシステム
メモリアドレスの境界と突き合わされる。アドレス情報
がＩ／Ｏ拡張メモリアドレス又はＩ／Ｏポートアドレス
と対応する場合、メモリ制御器５８はＩ／Ｏバス３２を
介してＩ／Ｏ装置２８と（バスインターフェースユニッ
ト６４を介して）Ｉ／Ｏメモリサイクル又はＩ／Ｏポー
トサイクルを開始する。ＣＰＵからＩ／Ｏメモリへの又
はＩ／Ｏポートへのサイクルの間、メモリ制御器５８に
与えられたアドレスはシステムバス７６からＩ／Ｏバス
３２に、これら２つのバスの中間に常駐するバスインタ
ーフェースユニット６４を介して伝送される。当該アド
レスに対応する拡張メモリを含むＩ／Ｏ装置２８は、そ
のメモリアドレスをＩ／Ｏバス３２から受け取る。ＤＭ
Ａ制御器６０及びバスインターフェースユニット６４
は、システムメモリ２４及び２６とＩ／Ｏ装置２８に組
み込まれた拡張メモリとの間の情報交換を制御する。Ｄ
ＭＡ制御器６０もプロセッサ複合体１４のために３つの
機能を提供する。まず、ＤＭＡ制御器６０は、小型コン
ピュータサブシステム制御ブロック（ＳＣＢ）アーキテ
クチャを利用してＤＭＡチャンネルを構成し、プログラ
ムされたＩ／Ｏを用いてＤＭＡチャンネルを構成する必
要性を回避する。第２に、ＤＭＡ制御器は、低速メモリ
拡張素子と典型的にはこれより高速のシステムメモリと
の間の転送を最適化するためのバッファ機能を備えてい
る。第３に、ＤＭＡ制御器６０は８チャンネルの３２ビ
ット直接システムメモリアクセス機能を備えている。直
接システムメモリアクセス機能を備えているので、ＤＭ
Ａ制御器６０は２つのモードのうちのいずれかで機能す
ることができる。第１のモードでは、ＤＭＡ制御器６０
はプログラムされたＩ／Ｏのモードで機能し、ここでは
ＤＭＡ制御器は機能的にＣＰＵ３８のスレーブとなる。
第２のモードでは、ＤＭＡ制御器６０自体がシステムバ
スマスタとして機能し、この場合はＤＭＡ制御器６０は
Ｉ／Ｏバス３２を裁定しかつ制御する。この第２のモー
ドの期間には、ＤＭＡ制御器６０は先入れ先出し（ＦＩ
ＦＯ）レジスタ回路を用いる。
【００２３】ＣＡＣＰ回路６２はＤＭＡ制御器、Ｉ／Ｏ
装置バス制御器及びＣＰＵ（Ｉ／Ｏ装置にアクセスした
場合）に対してアービタ（ａｒｂｉｔｅｒ）として機能
する。ＣＡＣＰ回路６２はＤＭＡ制御器６０、メモリ制
御器５８及びＩ／Ｏ装置から裁定制御信号を受け取り、
Ｉ／Ｏバス３２を制御することができる装置とその特定
の装置がＩ／Ｏバスの制御を保持できる時間長とを決定
する。
装置バス制御器及びＣＰＵ（Ｉ／Ｏ装置にアクセスした
場合）に対してアービタ（ａｒｂｉｔｅｒ）として機能
する。ＣＡＣＰ回路６２はＤＭＡ制御器６０、メモリ制
御器５８及びＩ／Ｏ装置から裁定制御信号を受け取り、
Ｉ／Ｏバス３２を制御することができる装置とその特定
の装置がＩ／Ｏバスの制御を保持できる時間長とを決定
する。
【００２４】ドライバ回路６８はメモリ制御器５８から
システムメモリ２４及び２６への制御情報及びアドレス
情報を与える。ドライバ回路６８は、この情報をシステ
ムメモリ２４及び２６を構成するのに用いられるシング
ルインラインメモリモジュール（ＳＩＭＭ）の数に基づ
いて駆動する。したがって、ドライバ回路６８は、これ
らのメモリサイズに基づいて、システムメモリ２４及び
２６に供給される制御及びアドレス情報の信号強度を変
更する。
システムメモリ２４及び２６への制御情報及びアドレス
情報を与える。ドライバ回路６８は、この情報をシステ
ムメモリ２４及び２６を構成するのに用いられるシング
ルインラインメモリモジュール（ＳＩＭＭ）の数に基づ
いて駆動する。したがって、ドライバ回路６８は、これ
らのメモリサイズに基づいて、システムメモリ２４及び
２６に供給される制御及びアドレス情報の信号強度を変
更する。
【００２５】バッファ回路７４はプロセッサ複合体のベ
ース部１８とシステムボード１２との間で増幅及び絶縁
機能を果たす。バッファ回路７４は、Ｉ／Ｏバス３２と
バスインターフェースユニット６４との間での境界情報
（ｂｏｕｎｄａｒｙ ｉｎｆｏｒｍａｔｉｏｎ）のリア
ルタイムの獲得を可能にするバッファを利用する。した
がって、コンピュータシステム１０が故障状態となる
と、コンピュータ保守要員はバッファ回路７４をアクセ
スし、システムの故障時に接続器３４に存在した情報を
決定する。
ース部１８とシステムボード１２との間で増幅及び絶縁
機能を果たす。バッファ回路７４は、Ｉ／Ｏバス３２と
バスインターフェースユニット６４との間での境界情報
（ｂｏｕｎｄａｒｙ ｉｎｆｏｒｍａｔｉｏｎ）のリア
ルタイムの獲得を可能にするバッファを利用する。した
がって、コンピュータシステム１０が故障状態となる
と、コンピュータ保守要員はバッファ回路７４をアクセ
スし、システムの故障時に接続器３４に存在した情報を
決定する。
【００２６】ＲＯＭ７０は、初めに拡張メモリからのデ
ータをシステムメモリに配置することによって、電源投
入時にシステム１０を構成する。自己試験回路７２はベ
ース部１８内の複数の場所と接続され、複数の自己試験
機能を提供する。自己試験回路７２はバッファ回路７４
にアクセスし、故障状態が存在するかどうかを決定する
と共に、システム１０の電源投入時にベース部１８の別
の主要構成要素を試験してシステムが動作する用意がで
きているかどうかを決定する。
ータをシステムメモリに配置することによって、電源投
入時にシステム１０を構成する。自己試験回路７２はベ
ース部１８内の複数の場所と接続され、複数の自己試験
機能を提供する。自己試験回路７２はバッファ回路７４
にアクセスし、故障状態が存在するかどうかを決定する
と共に、システム１０の電源投入時にベース部１８の別
の主要構成要素を試験してシステムが動作する用意がで
きているかどうかを決定する。
【００２７】図２は、図１のシステムのバスインターフ
ェースユニット６４の概略ブロック図を示している。バ
スインターフェースユニット６４は、システムバス７６
とＩ／Ｏバス３２との間で双方向高速バッファとなるこ
とによって、本発明を実施する基礎となる。
ェースユニット６４の概略ブロック図を示している。バ
スインターフェースユニット６４は、システムバス７６
とＩ／Ｏバス３２との間で双方向高速バッファとなるこ
とによって、本発明を実施する基礎となる。
【００２８】バスインターフェースユニット６４は、シ
ステムバス駆動／受信回路１０２、Ｉ／Ｏバス駆動／受
信回路１０４及びそれらの間を電気的に接続する制御論
理回路を含んでいる。システムバス駆動／受信回路１０
２は、システムバス７６から受け取った信号を適切なバ
スインターフェースユニット制御論理回路に送出し、バ
スインターフェースユニット制御論理回路からの信号を
受け取ってその信号をシステムバス７６に送出する操舵
機構（ｓｔｅｅｒｉｎｇ）論理を含んでいる。Ｉ／Ｏバ
ス駆動／受信回路１０４は、Ｉ／Ｏバス３２から受け取
った信号を適切なバスインターフェースユニット制御論
理回路に送出し、バスインターフェースユニット制御論
理回路から信号を受け取ってその信号をＩ／Ｏバス３２
に送出する操舵機構論理を含んでいる。
ステムバス駆動／受信回路１０２、Ｉ／Ｏバス駆動／受
信回路１０４及びそれらの間を電気的に接続する制御論
理回路を含んでいる。システムバス駆動／受信回路１０
２は、システムバス７６から受け取った信号を適切なバ
スインターフェースユニット制御論理回路に送出し、バ
スインターフェースユニット制御論理回路からの信号を
受け取ってその信号をシステムバス７６に送出する操舵
機構（ｓｔｅｅｒｉｎｇ）論理を含んでいる。Ｉ／Ｏバ
ス駆動／受信回路１０４は、Ｉ／Ｏバス３２から受け取
った信号を適切なバスインターフェースユニット制御論
理回路に送出し、バスインターフェースユニット制御論
理回路から信号を受け取ってその信号をＩ／Ｏバス３２
に送出する操舵機構論理を含んでいる。
【００２９】バスインターフェースユニット制御論理回
路はシステムバス−Ｉ／Ｏバス変換論理１０６、Ｉ／Ｏ
バス−システムバス変換論理１０８、メモリアドレス比
較論理１１０、エラー回復支援論理１１２及びキャッシ
ュ監視（ｓｎｏｏｐｉｎｇ）論理１１４を含んでいる。
プログラムされたＩ／Ｏ回路１１６も、システム駆動／
受信回路１０２に電気的に結合される。
路はシステムバス−Ｉ／Ｏバス変換論理１０６、Ｉ／Ｏ
バス−システムバス変換論理１０８、メモリアドレス比
較論理１１０、エラー回復支援論理１１２及びキャッシ
ュ監視（ｓｎｏｏｐｉｎｇ）論理１１４を含んでいる。
プログラムされたＩ／Ｏ回路１１６も、システム駆動／
受信回路１０２に電気的に結合される。
【００３０】システムバス−Ｉ／Ｏバス変換論理１０６
は、ＤＭＡ制御器６０又はメモリ制御器５８（ＣＰＵ３
８の代りに）がシステムバス制御器として動作してＩ／
Ｏバス３２にアクセスし、Ｉ／Ｏバス上でスレーブ装置
として動作するＩ／Ｏ装置２８と通信するのに必要な手
段を提供する。変換論理１０６は、システムバス７６の
制御線、アドレス線及びデータ線をＩ／Ｏバス３２上の
同様の線に変換する。多くの制御信号と全てのアドレス
信号はシステムバス７６からＩ／Ｏバス３２に流れる
が、データ情報の流れは双方向性である。システムバス
スレーブとして動作する論理はシステムバス７６を監視
し、Ｉ／Ｏバス３２のためのサイクルを検出する。この
ようなサイクルを検出すると、システムバススレーブ
は、システムバス上の信号のタイミングをＩ／Ｏバスの
タイミングに変換し、Ｉ／Ｏバス３２上でそのサイクル
を開始し、そのサイクルが完了するのを待ち、システム
バス７６上でそのサイクルを終了させる。
は、ＤＭＡ制御器６０又はメモリ制御器５８（ＣＰＵ３
８の代りに）がシステムバス制御器として動作してＩ／
Ｏバス３２にアクセスし、Ｉ／Ｏバス上でスレーブ装置
として動作するＩ／Ｏ装置２８と通信するのに必要な手
段を提供する。変換論理１０６は、システムバス７６の
制御線、アドレス線及びデータ線をＩ／Ｏバス３２上の
同様の線に変換する。多くの制御信号と全てのアドレス
信号はシステムバス７６からＩ／Ｏバス３２に流れる
が、データ情報の流れは双方向性である。システムバス
スレーブとして動作する論理はシステムバス７６を監視
し、Ｉ／Ｏバス３２のためのサイクルを検出する。この
ようなサイクルを検出すると、システムバススレーブ
は、システムバス上の信号のタイミングをＩ／Ｏバスの
タイミングに変換し、Ｉ／Ｏバス３２上でそのサイクル
を開始し、そのサイクルが完了するのを待ち、システム
バス７６上でそのサイクルを終了させる。
【００３１】Ｉ／Ｏバス−システムバス変換論理１０８
はシステムバスアドレス発生回路１１８、Ｉ／Ｏバス予
測アドレス発生回路１２０、システムバス制御器インタ
ーフェース１２２、ＦＩＦＯバッファ１２４、Ｉ／Ｏバ
ススレーブインターフェース１２６及びバス−バスペー
シング（ｂｕｓ ｐａｃｉｎｇ）制御論理１２８を備え
ている。システムバス制御器インターフェース１２２
は、４０ＭＨｚで動作する高性能３２ビット（４バイ
ト）ｉ４８６バーストプロトコルを支援する。バースト
モードでの４、８及び１６バイトのデータ転送及び非バ
ーストモードでの１〜４バイトのデータ転送が行われ
る。Ｉ／Ｏバススレーブインターフェース１２６は、シ
ステムバス７６上のスレーブ装置に向けられた動作に対
してＩ／Ｏバス３２を監視し、Ｉ／Ｏバス３２に向けら
れたそれらの動作を無視する。Ｉ／Ｏバススレーブイン
ターフェース１２６が取り上げた全てのサイクルはＦＩ
ＦＯバッファ１２４及びシステムバス制御器インターフ
ェース１２２に伝えられる。
はシステムバスアドレス発生回路１１８、Ｉ／Ｏバス予
測アドレス発生回路１２０、システムバス制御器インタ
ーフェース１２２、ＦＩＦＯバッファ１２４、Ｉ／Ｏバ
ススレーブインターフェース１２６及びバス−バスペー
シング（ｂｕｓ ｐａｃｉｎｇ）制御論理１２８を備え
ている。システムバス制御器インターフェース１２２
は、４０ＭＨｚで動作する高性能３２ビット（４バイ
ト）ｉ４８６バーストプロトコルを支援する。バースト
モードでの４、８及び１６バイトのデータ転送及び非バ
ーストモードでの１〜４バイトのデータ転送が行われ
る。Ｉ／Ｏバススレーブインターフェース１２６は、シ
ステムバス７６上のスレーブ装置に向けられた動作に対
してＩ／Ｏバス３２を監視し、Ｉ／Ｏバス３２に向けら
れたそれらの動作を無視する。Ｉ／Ｏバススレーブイン
ターフェース１２６が取り上げた全てのサイクルはＦＩ
ＦＯバッファ１２４及びシステムバス制御器インターフ
ェース１２２に伝えられる。
【００３２】Ｉ／Ｏバス−システムバス変換論理１０８
は、Ｉ／Ｏ装置２８がＩ／Ｏバス制御器として動作して
システムバス７６をアクセスし、それによってシステム
メモリ２４及び２６に対して読み出し又は書き込みを行
なうのに必要な手段を提供する。これらの動作のいずれ
の場合も、Ｉ／Ｏ装置がＩ／Ｏバスを制御する。Ｉ／Ｏ
装置の速度で動作する非同期Ｉ／Ｏバスインターフェー
ス１２６は、バスインターフェースユニット６４がＩ／
Ｏバス３２上でＩ／Ｏ装置制御器に対するスレーブとし
て動作することができるようにし、メモリアドレスを復
号し、読み出し又は書き込みサイクルがシステムメモリ
２４又は２６に向けられていることを決定する。同時
に、システムバス制御器インターフェース１２２はバス
インターフェースユニット６４がシステムバス７４上で
制御器として動作することができるようにする。メモリ
制御器５８（図２）はバスインターフェースユニット６
４に対してスレーブとして動作すると共に、インターフ
ェース６４にシステムメモリから読み出したデータを供
給するか、或はデータをシステムメモリに書き込む。シ
ステムメモリへの読み出し及び書き込みは、図３に示す
ブロック図のＦＩＦＯバッファ１２４を介して達成され
る。
は、Ｉ／Ｏ装置２８がＩ／Ｏバス制御器として動作して
システムバス７６をアクセスし、それによってシステム
メモリ２４及び２６に対して読み出し又は書き込みを行
なうのに必要な手段を提供する。これらの動作のいずれ
の場合も、Ｉ／Ｏ装置がＩ／Ｏバスを制御する。Ｉ／Ｏ
装置の速度で動作する非同期Ｉ／Ｏバスインターフェー
ス１２６は、バスインターフェースユニット６４がＩ／
Ｏバス３２上でＩ／Ｏ装置制御器に対するスレーブとし
て動作することができるようにし、メモリアドレスを復
号し、読み出し又は書き込みサイクルがシステムメモリ
２４又は２６に向けられていることを決定する。同時
に、システムバス制御器インターフェース１２２はバス
インターフェースユニット６４がシステムバス７４上で
制御器として動作することができるようにする。メモリ
制御器５８（図２）はバスインターフェースユニット６
４に対してスレーブとして動作すると共に、インターフ
ェース６４にシステムメモリから読み出したデータを供
給するか、或はデータをシステムメモリに書き込む。シ
ステムメモリへの読み出し及び書き込みは、図３に示す
ブロック図のＦＩＦＯバッファ１２４を介して達成され
る。
【００３３】図３に示すように、ＦＩＦＯバッファ１２
４は、デュアルポート型の非同期双方向記憶ユニットで
あり、システムバス７６とＩ／Ｏバス３２との間でのデ
ータ情報の一時記憶装置を提供する。ＦＩＦＯバッファ
１２４は４つの１６バイトバッファ１２５Ａ〜１２５Ｄ
とＦＩＦＯ制御回路１２３とを備えている。４つのバッ
ファ１２５Ａ〜１２５Ｄは、Ｉ／Ｏバス制御器及びシス
テムバススレーブへの及びそこからのデータをバッファ
し、それによってＩ／Ｏバス３２とシステムバス７６と
の同時動作を可能にする。ＦＩＦＯバッファ１２４は、
物理的には２つの３２バイトバッファ（１２５Ａ／１２
５Ｂ及び１２５Ｃ／１２５Ｄ）として組織化される。シ
ステムバス制御器インターフェース１２２及びＩ／Ｏバ
ススレーブインターフェース１２６は、各々一方の３２
バイトバッファを制御し、他方の３２バイトバッファは
それらに対して透明に動作する。３２バイトバッファは
双方とも読み出し及び書き込み動作に利用される。
４は、デュアルポート型の非同期双方向記憶ユニットで
あり、システムバス７６とＩ／Ｏバス３２との間でのデ
ータ情報の一時記憶装置を提供する。ＦＩＦＯバッファ
１２４は４つの１６バイトバッファ１２５Ａ〜１２５Ｄ
とＦＩＦＯ制御回路１２３とを備えている。４つのバッ
ファ１２５Ａ〜１２５Ｄは、Ｉ／Ｏバス制御器及びシス
テムバススレーブへの及びそこからのデータをバッファ
し、それによってＩ／Ｏバス３２とシステムバス７６と
の同時動作を可能にする。ＦＩＦＯバッファ１２４は、
物理的には２つの３２バイトバッファ（１２５Ａ／１２
５Ｂ及び１２５Ｃ／１２５Ｄ）として組織化される。シ
ステムバス制御器インターフェース１２２及びＩ／Ｏバ
ススレーブインターフェース１２６は、各々一方の３２
バイトバッファを制御し、他方の３２バイトバッファは
それらに対して透明に動作する。３２バイトバッファは
双方とも読み出し及び書き込み動作に利用される。
【００３４】各ＦＩＦＯ１２５Ａ、１２５Ｂ、１２５
Ｃ、１２５ＤはそれぞれのＦＩＦＯと物理的に或は論理
的に関連するアドレスレジスタ部を有している。データ
をＩ／Ｏバス３２からＦＩＦＯ１２５Ａに転送すると、
アドレスが連続であれば、１６バイトバッファが１６バ
イトデータで満杯になるまで、データは蓄積される。非
連続アドレスがアドレス動作によって検出された場合、
ＦＩＦＯ１２５Ａは記憶されたデータをＦＩＦＯ１２５
Ｃに転送し、同時にＦＩＦＯ１２５Ｂは新たな非連続ア
ドレスからデータを受けとり始める。ＦＩＦＯ１２５Ｂ
の動作は、ＦＩＦＯ１２５Ａが行なったように、１６バ
イトデータで満杯になるまで、又は別の非連続アドレス
が検出されるまで継続する。次に、ＦＩＦＯ１２５Ｂは
記憶されたデータをＦＩＦＯ１２５Ｄに転送し、ＦＩＦ
Ｏ１２５Ａは再びデータを記憶し始める。このようにし
て、４つまでの１６バイトブロックの非連続アドレスの
データを記憶することができる。
Ｃ、１２５ＤはそれぞれのＦＩＦＯと物理的に或は論理
的に関連するアドレスレジスタ部を有している。データ
をＩ／Ｏバス３２からＦＩＦＯ１２５Ａに転送すると、
アドレスが連続であれば、１６バイトバッファが１６バ
イトデータで満杯になるまで、データは蓄積される。非
連続アドレスがアドレス動作によって検出された場合、
ＦＩＦＯ１２５Ａは記憶されたデータをＦＩＦＯ１２５
Ｃに転送し、同時にＦＩＦＯ１２５Ｂは新たな非連続ア
ドレスからデータを受けとり始める。ＦＩＦＯ１２５Ｂ
の動作は、ＦＩＦＯ１２５Ａが行なったように、１６バ
イトデータで満杯になるまで、又は別の非連続アドレス
が検出されるまで継続する。次に、ＦＩＦＯ１２５Ｂは
記憶されたデータをＦＩＦＯ１２５Ｄに転送し、ＦＩＦ
Ｏ１２５Ａは再びデータを記憶し始める。このようにし
て、４つまでの１６バイトブロックの非連続アドレスの
データを記憶することができる。
【００３５】更に、２つの３２バイトバッファを並列に
設けることによって、データの読み出し及び書き込み動
作をそれらの間で切り換えることができ、したがって本
質的に連続した読み出し及び書き込み機能を与えること
になる。
設けることによって、データの読み出し及び書き込み動
作をそれらの間で切り換えることができ、したがって本
質的に連続した読み出し及び書き込み機能を与えること
になる。
【００３６】更にまた、３２バイトバッファを２つの１
６バイトバッファ部に分割し、それらを別のＩ／Ｏバス
３２又はシステムバス２６に結合することによって、記
憶レジスタにデータをクロックインし又はそこからクロ
ックアウトする（ｃｌｏｃｋｉｎｇ ｉｎ ｏｒ ｏｕ
ｔ）信号に対する容量性ローディングに関係するＦＩＦ
Ｏの性能への影響を最少にとどめながら、記憶バッファ
の数を増加させることができる。これが達成できるの
は、２つのバッファが（並列に）に追加される毎に、容
量性ローディングの半分のみが各バス上のクロック信号
のローディングに加えられるにすぎないからである。
６バイトバッファ部に分割し、それらを別のＩ／Ｏバス
３２又はシステムバス２６に結合することによって、記
憶レジスタにデータをクロックインし又はそこからクロ
ックアウトする（ｃｌｏｃｋｉｎｇ ｉｎ ｏｒ ｏｕ
ｔ）信号に対する容量性ローディングに関係するＦＩＦ
Ｏの性能への影響を最少にとどめながら、記憶バッファ
の数を増加させることができる。これが達成できるの
は、２つのバッファが（並列に）に追加される毎に、容
量性ローディングの半分のみが各バス上のクロック信号
のローディングに加えられるにすぎないからである。
【００３７】加えて、各レグ（ｌｅｇ）に２つの１６バ
イトバッファを直列に設けていることによって、読み出
し動作等で１６バイトバッファの１つがデータで満杯に
なると、そのデータをそれと直列の別の１６バイトバッ
ファに転送することができ、その間に別の並列レグはデ
ータを蓄積することができる。したがって、データの蓄
積又は一方のバスから他方のバスへのデータの転送に時
間の無駄がない。
イトバッファを直列に設けていることによって、読み出
し動作等で１６バイトバッファの１つがデータで満杯に
なると、そのデータをそれと直列の別の１６バイトバッ
ファに転送することができ、その間に別の並列レグはデ
ータを蓄積することができる。したがって、データの蓄
積又は一方のバスから他方のバスへのデータの転送に時
間の無駄がない。
【００３８】ＦＩＦＯ１２４の動作を制御するための論
理はＦＩＦＯ制御回路１２３によって提供される。
理はＦＩＦＯ制御回路１２３によって提供される。
【００３９】特定のＩ／Ｏ装置２８は１、２又は４バイ
ト（即ち、８、１６又は３２ビット）の帯域でのＩ／Ｏ
バスを介して、システムメモリ２４又は２６に対して書
き込みを行うことができる。Ｉ／Ｏ装置２８によるシス
テムメモリへの書き込みの間、最初に転送される書き込
みデータはＦＩＦＯバッファ１２５Ａ又は１２５Ｂに最
初に記憶される。Ｉ／Ｏバス予測アドレス発生回路１２
０は、次の予測アドレス即ち連続のアドレスを計算す
る。次の連続アドレスは後続のＩ／Ｏアドレスと突き合
わされ、後続の転送が連続か否かが検査される。連続で
あれば、書き込みデータの２番目のバイトが同じＦＩＦ
Ｏバッファ１２５Ａ又は１２５Ｂに送出される。ＦＩＦ
ＯはＩ／Ｏバス３２から毎秒４０メガバイトまでの非同
期速度でデータを受け取る。
ト（即ち、８、１６又は３２ビット）の帯域でのＩ／Ｏ
バスを介して、システムメモリ２４又は２６に対して書
き込みを行うことができる。Ｉ／Ｏ装置２８によるシス
テムメモリへの書き込みの間、最初に転送される書き込
みデータはＦＩＦＯバッファ１２５Ａ又は１２５Ｂに最
初に記憶される。Ｉ／Ｏバス予測アドレス発生回路１２
０は、次の予測アドレス即ち連続のアドレスを計算す
る。次の連続アドレスは後続のＩ／Ｏアドレスと突き合
わされ、後続の転送が連続か否かが検査される。連続で
あれば、書き込みデータの２番目のバイトが同じＦＩＦ
Ｏバッファ１２５Ａ又は１２５Ｂに送出される。ＦＩＦ
ＯはＩ／Ｏバス３２から毎秒４０メガバイトまでの非同
期速度でデータを受け取る。
【００４０】このプロセスは、バッファ１２５Ａ又は１
２５Ｂが１６バイトの情報パケットで満杯になるか或い
は非連続アドレスが検出されるまで続けられる。次のク
ロックサイクルにおいては、バッファ１２５Ａが満杯で
あるとすると、バッファ１２５Ａ内のデータはバッファ
１２５Ｃに転送される。同様に、バッファ１２５Ｂが満
杯である時は、その内容全ては１回のクロックサイクル
でバッファ１２５Ｄに転送される。バッファ１２５Ｃ及
び１２５Ｄに記憶されたデータはシステムバスの動作速
度でｉ４８６バースト転送によってシステムメモリに書
込まれる。Ｉ／Ｏ装置によるシステムメモリへの書き込
みの間のＦＩＦＯバッファ１２４の動作はこのように連
続的であってバッファ１２５Ａと１２５Ｂとの間で交互
に行われ、隣接するバッファ１２５Ｃ又は１２５Ｄにデ
ータを移し、他方のバッファはシステムメモリに書込ま
れるデータを受け取る。ＦＩＦＯバッファ１２４は、
（ｉ）次にメモリに書込む可能性のあるデータバイトの
アドレスを予測し、（ｉｉ）システムバス７６を介して
ＦＩＦＯバッファからシステムメモリへ書き込まれるデ
ータの最高速度に適応することによって、システムメモ
リへのデータ書込み速度を最適化する。
２５Ｂが１６バイトの情報パケットで満杯になるか或い
は非連続アドレスが検出されるまで続けられる。次のク
ロックサイクルにおいては、バッファ１２５Ａが満杯で
あるとすると、バッファ１２５Ａ内のデータはバッファ
１２５Ｃに転送される。同様に、バッファ１２５Ｂが満
杯である時は、その内容全ては１回のクロックサイクル
でバッファ１２５Ｄに転送される。バッファ１２５Ｃ及
び１２５Ｄに記憶されたデータはシステムバスの動作速
度でｉ４８６バースト転送によってシステムメモリに書
込まれる。Ｉ／Ｏ装置によるシステムメモリへの書き込
みの間のＦＩＦＯバッファ１２４の動作はこのように連
続的であってバッファ１２５Ａと１２５Ｂとの間で交互
に行われ、隣接するバッファ１２５Ｃ又は１２５Ｄにデ
ータを移し、他方のバッファはシステムメモリに書込ま
れるデータを受け取る。ＦＩＦＯバッファ１２４は、
（ｉ）次にメモリに書込む可能性のあるデータバイトの
アドレスを予測し、（ｉｉ）システムバス７６を介して
ＦＩＦＯバッファからシステムメモリへ書き込まれるデ
ータの最高速度に適応することによって、システムメモ
リへのデータ書込み速度を最適化する。
【００４１】システムメモリからＩ／Ｏ装置２８への読
み出しの間、ＦＩＦＯバッファ１２４は異なる動作を行
なう。システムバスアドレス発生回路１１８は、最初の
読み出しアドレスを用いて、読み取られるデータの後続
の読み出しアドレスを発生し、バッファ１２５Ｃ又は１
２５Ｄにデータを蓄積する。システムバスは１６バイト
幅の帯域での転送を支援しているので、システムバス制
御器インターフェース１２２は隣接するデータの１６バ
イトパケットを事前に取り出し、これを、実際に後続の
アドレスを与えるＩ／Ｏバス３２なしにバッファ１２５
Ｃ又は１２５Ｄに記憶する。このようにして、転送中の
待ち時間（ｌａｔｅｎｃｙ）を減少させる。バッファ１
２５Ｃが事前に取り出されたデータで満杯になった時、
バッファ１２５Ｃはその内容を１回のクロックサイクル
でバッファ１２５Ａに転送する。同様に、バッファ１２
５Ｄは、満配になると、バッファ１２５Ｂにその内容を
移す。ついで、バッファ１２５Ａ及び１２５Ｂ内のデー
タは１、２又は４バイトの帯域の特定のＩ／Ｏ装置制御
器により読み出される。このようにして、システムバス
アドレス発生回路１１８は、データの事前取り出しを停
止するようにＩ／Ｏ制御器装置によって命令されるま
で、増分カウンタとして機能する。
み出しの間、ＦＩＦＯバッファ１２４は異なる動作を行
なう。システムバスアドレス発生回路１１８は、最初の
読み出しアドレスを用いて、読み取られるデータの後続
の読み出しアドレスを発生し、バッファ１２５Ｃ又は１
２５Ｄにデータを蓄積する。システムバスは１６バイト
幅の帯域での転送を支援しているので、システムバス制
御器インターフェース１２２は隣接するデータの１６バ
イトパケットを事前に取り出し、これを、実際に後続の
アドレスを与えるＩ／Ｏバス３２なしにバッファ１２５
Ｃ又は１２５Ｄに記憶する。このようにして、転送中の
待ち時間（ｌａｔｅｎｃｙ）を減少させる。バッファ１
２５Ｃが事前に取り出されたデータで満杯になった時、
バッファ１２５Ｃはその内容を１回のクロックサイクル
でバッファ１２５Ａに転送する。同様に、バッファ１２
５Ｄは、満配になると、バッファ１２５Ｂにその内容を
移す。ついで、バッファ１２５Ａ及び１２５Ｂ内のデー
タは１、２又は４バイトの帯域の特定のＩ／Ｏ装置制御
器により読み出される。このようにして、システムバス
アドレス発生回路１１８は、データの事前取り出しを停
止するようにＩ／Ｏ制御器装置によって命令されるま
で、増分カウンタとして機能する。
【００４２】バス−バスペーシング制御論理１２８は、
高速Ｉ／Ｏ装置に対してシステムメモリへの一層高速の
アクセスを作り出す。バス−バスペーシング制御理論１
２８は、Ｉ／Ｏ装置とＣＰＵとの間でのメモリ制御器５
８へのアクセスを交互に行なうのではなく、複数のサイ
クルを要する高速の装置によるデータの転送の間、Ｉ／
Ｏバス３２を制御しているＩ／Ｏ装置にシステムメモリ
への無中断アクセスを許すことによって、システム１０
の通常のメモリ制御器裁定体系を無効にする。したがっ
て、Ｉ／Ｏ装置による複数サイクル伝送の間に、ＣＰＵ
のようなローカル装置にメモリバス制御のための保留要
求があっても、バス−バスペーシング制御理論は１２８
はそのＩ／Ｏ装置にメモリバスの継続制御を付与する。
高速Ｉ／Ｏ装置に対してシステムメモリへの一層高速の
アクセスを作り出す。バス−バスペーシング制御理論１
２８は、Ｉ／Ｏ装置とＣＰＵとの間でのメモリ制御器５
８へのアクセスを交互に行なうのではなく、複数のサイ
クルを要する高速の装置によるデータの転送の間、Ｉ／
Ｏバス３２を制御しているＩ／Ｏ装置にシステムメモリ
への無中断アクセスを許すことによって、システム１０
の通常のメモリ制御器裁定体系を無効にする。したがっ
て、Ｉ／Ｏ装置による複数サイクル伝送の間に、ＣＰＵ
のようなローカル装置にメモリバス制御のための保留要
求があっても、バス−バスペーシング制御理論は１２８
はそのＩ／Ｏ装置にメモリバスの継続制御を付与する。
【００４３】プログラムされたＩ／Ｏ回路１１６はバス
インターフェースユニット６４の一部分であり、、バス
インターフェースユニット６４内のプログラム可能なレ
ジスタ全てを含む。これらのレジスタは、特定のレジス
タがアクティブかインアクティブかを決定するために、
それに関連したビットを有している。これらのレジスタ
は、特に、バスインターフェースユニット６４が応答す
るシステムメモリ及び拡張メモリのアドレス範囲、キャ
ッシュ可能な及びキャッシュ不可能な拡張メモリアドレ
ス、システムメモリ又はキャッシュアドレス範囲、及
び、パリティ又はエラーチェック動作をバスインターフ
ェースユニットが支援しているか否かを規定する。した
がって、プログラムされたＩ／Ｏ回路１１６はバスイン
ターフェースユニット６４に対して、それが常駐する環
境とそれを構成するオプションとを識別する。プログラ
ムされたＩ／Ｏ回路１１６内のレジスタをＩ／Ｏバス３
２を介して直接プログラムすることはできない。したが
って、システム１０をプログラムするためには、ユーザ
ーはプログラムされたＩ／Ｏ回路１１６とＣＰＵレベル
でシステムバスを介して通信することができるＩ／Ｏ装
置にアクセスしなければならない。
インターフェースユニット６４の一部分であり、、バス
インターフェースユニット６４内のプログラム可能なレ
ジスタ全てを含む。これらのレジスタは、特定のレジス
タがアクティブかインアクティブかを決定するために、
それに関連したビットを有している。これらのレジスタ
は、特に、バスインターフェースユニット６４が応答す
るシステムメモリ及び拡張メモリのアドレス範囲、キャ
ッシュ可能な及びキャッシュ不可能な拡張メモリアドレ
ス、システムメモリ又はキャッシュアドレス範囲、及
び、パリティ又はエラーチェック動作をバスインターフ
ェースユニットが支援しているか否かを規定する。した
がって、プログラムされたＩ／Ｏ回路１１６はバスイン
ターフェースユニット６４に対して、それが常駐する環
境とそれを構成するオプションとを識別する。プログラ
ムされたＩ／Ｏ回路１１６内のレジスタをＩ／Ｏバス３
２を介して直接プログラムすることはできない。したが
って、システム１０をプログラムするためには、ユーザ
ーはプログラムされたＩ／Ｏ回路１１６とＣＰＵレベル
でシステムバスを介して通信することができるＩ／Ｏ装
置にアクセスしなければならない。
【００４４】メモリアドレス比較論理１１０は、メモリ
アドレスがシステムメモリに対応するのか、或いは、Ｉ
／Ｏバス３２に結合されたＩ／Ｏ装置２８上に配置され
た拡張メモリに対応するのかを決定する。拡張メモリ及
びシステムメモリは非連続アドレスブロックにあり得る
ので、メモリアドレス比較論理１１０は、プログラムさ
れたＩ／Ｏ回路１１６内のレジスタからの境界情報をロ
ードされた複数の比較器を備えており、どの境界がどの
メモリに対応するかを指示する。メモリアドレス比較論
理によって、特定のメモリアドレスが境界情報と比較さ
れた後、バスインターフェースユニットがそれにしたが
って応答するように準備される。例えば、Ｉ／Ｏバス３
２を制御しているＩ／Ｏ装置が拡張メモリに対して読み
出し又は書き込みを行なっている場合、バスインターフ
ェース回路はそのアドレスをメモリ制御器５８に伝える
必要はなく、このようにして時間とメモリ帯域とを節約
する。
アドレスがシステムメモリに対応するのか、或いは、Ｉ
／Ｏバス３２に結合されたＩ／Ｏ装置２８上に配置され
た拡張メモリに対応するのかを決定する。拡張メモリ及
びシステムメモリは非連続アドレスブロックにあり得る
ので、メモリアドレス比較論理１１０は、プログラムさ
れたＩ／Ｏ回路１１６内のレジスタからの境界情報をロ
ードされた複数の比較器を備えており、どの境界がどの
メモリに対応するかを指示する。メモリアドレス比較論
理によって、特定のメモリアドレスが境界情報と比較さ
れた後、バスインターフェースユニットがそれにしたが
って応答するように準備される。例えば、Ｉ／Ｏバス３
２を制御しているＩ／Ｏ装置が拡張メモリに対して読み
出し又は書き込みを行なっている場合、バスインターフ
ェース回路はそのアドレスをメモリ制御器５８に伝える
必要はなく、このようにして時間とメモリ帯域とを節約
する。
【００４５】エラー回復支援論理１１２は、データパリ
ティエラーが検出されてもシステム１０に動作を続けさ
せる。Ｉ／Ｏ装置２８によるシステムメモリ２４又は２
６への任意の読み出しアクセス時又は書き込みアクセス
時に、データのパリティがチェックされる。エラー回復
支援論理１１２は、検出されたパリティエラーのアドレ
スと時刻とを獲得するために、プログラムされたＩ／Ｏ
回路１１６内のレジスタと相互作用を行なう。次いで、
このレジスタの内容を適切なシステムソフトウエアによ
って処理してもよい。例えば、ＣＰＵ３８をハイレベル
の割込みに対してプログラムし、パリティエラーが検出
された時は常にそのレジスタからアドレスを引き出せる
ようにしてもよい。そこで、ＣＰＵは、システムソフト
ウエアの命令を基に、システム動作を継続するか、或い
は識別されたパリティエラー源の動作を単に終了させる
のみにするかを決定することができる。
ティエラーが検出されてもシステム１０に動作を続けさ
せる。Ｉ／Ｏ装置２８によるシステムメモリ２４又は２
６への任意の読み出しアクセス時又は書き込みアクセス
時に、データのパリティがチェックされる。エラー回復
支援論理１１２は、検出されたパリティエラーのアドレ
スと時刻とを獲得するために、プログラムされたＩ／Ｏ
回路１１６内のレジスタと相互作用を行なう。次いで、
このレジスタの内容を適切なシステムソフトウエアによ
って処理してもよい。例えば、ＣＰＵ３８をハイレベル
の割込みに対してプログラムし、パリティエラーが検出
された時は常にそのレジスタからアドレスを引き出せる
ようにしてもよい。そこで、ＣＰＵは、システムソフト
ウエアの命令を基に、システム動作を継続するか、或い
は識別されたパリティエラー源の動作を単に終了させる
のみにするかを決定することができる。
【００４６】キャッシュ監視論理１１４は、Ｉ／Ｏバス
３２を介してＩ／Ｏ装置によって行なわれる拡張メモリ
への任意の書き込みを検出するために、バスインターフ
ェースユニット６４がＩ／Ｏバス３２を監視できるよう
にする。キャッシュ監視論理は、まず、拡張メモリへの
書き込みがＳＲＡＭ４０内のキャッシュ可能な拡張メモ
リ内で起こったものかどうかを決定する。キャッシュ可
能な拡張メモリではない場合、キャッシュされているデ
ータの破損の恐れはない。しかし、肯定比較（ｐｏｓｉ
ｔｉｖｅ ｃｏｍｐａｒｅ）が、キャッシュ可能な拡張
メモリに書き込みが起こったことを示した場合、システ
ムバス７６を介してキャッシュ無効サイクルが開始され
る。このようにして、ＣＰＵはＳＲＡＭ４０内の対応す
るアドレスを無効化するように命令される。キャッシュ
監視論理１１４は肯定比較のアドレスを記憶する手段を
備え、Ｉ／Ｏバスの監視を最初の肯定比較の検出直後に
継続できるようにし、Ｉ／Ｏバス３２の継続的監視を可
能にする。
３２を介してＩ／Ｏ装置によって行なわれる拡張メモリ
への任意の書き込みを検出するために、バスインターフ
ェースユニット６４がＩ／Ｏバス３２を監視できるよう
にする。キャッシュ監視論理は、まず、拡張メモリへの
書き込みがＳＲＡＭ４０内のキャッシュ可能な拡張メモ
リ内で起こったものかどうかを決定する。キャッシュ可
能な拡張メモリではない場合、キャッシュされているデ
ータの破損の恐れはない。しかし、肯定比較（ｐｏｓｉ
ｔｉｖｅ ｃｏｍｐａｒｅ）が、キャッシュ可能な拡張
メモリに書き込みが起こったことを示した場合、システ
ムバス７６を介してキャッシュ無効サイクルが開始され
る。このようにして、ＣＰＵはＳＲＡＭ４０内の対応す
るアドレスを無効化するように命令される。キャッシュ
監視論理１１４は肯定比較のアドレスを記憶する手段を
備え、Ｉ／Ｏバスの監視を最初の肯定比較の検出直後に
継続できるようにし、Ｉ／Ｏバス３２の継続的監視を可
能にする。
【００４７】本発明は、一般的には前記バスインターフ
ェースユニット６４に関するものであり、特に、コンピ
ュータシステム１０内のシステムバス７６と入出力バス
３２との間に常駐するバスインターフェースユニット６
４内に設けられたシステムバス裁定制御論理１３０（図
５）に関するものである。裁定制御論理は、裁定サイク
ルと付与サイクルとを交互に発生させるＣＡＣＰ回路６
２と相互作用する。ＣＡＣＰ回路６２の動作は、係属中
の米国特許出願第０７／７７７７７７号（１９９１年１
０月１５日出願、発明の名称「裁定ホールドを用いたバ
ス割り当ての制御」）に記載されている。バスインター
フェースユニット６４内の裁定制御論理１３０は、ＣＡ
ＣＰ回路６２による裁定サイクルがＣＰＵ３８又はＩ／
Ｏ装置２８によるメモリ読み出し及び書き込みサイクル
を同時に重複させることができるようにすることによっ
て、デュアルバスアーキテクチャを採用したコンピュー
タシステムの性能を改善する。
ェースユニット６４に関するものであり、特に、コンピ
ュータシステム１０内のシステムバス７６と入出力バス
３２との間に常駐するバスインターフェースユニット６
４内に設けられたシステムバス裁定制御論理１３０（図
５）に関するものである。裁定制御論理は、裁定サイク
ルと付与サイクルとを交互に発生させるＣＡＣＰ回路６
２と相互作用する。ＣＡＣＰ回路６２の動作は、係属中
の米国特許出願第０７／７７７７７７号（１９９１年１
０月１５日出願、発明の名称「裁定ホールドを用いたバ
ス割り当ての制御」）に記載されている。バスインター
フェースユニット６４内の裁定制御論理１３０は、ＣＡ
ＣＰ回路６２による裁定サイクルがＣＰＵ３８又はＩ／
Ｏ装置２８によるメモリ読み出し及び書き込みサイクル
を同時に重複させることができるようにすることによっ
て、デュアルバスアーキテクチャを採用したコンピュー
タシステムの性能を改善する。
【００４８】図４は、Ｉ／Ｏバス３２、システムバス７
６、ＣＡＣＰ回路６２及びバスインターフェースユニッ
ト６４のシステム相互接続を示す。
６、ＣＡＣＰ回路６２及びバスインターフェースユニッ
ト６４のシステム相互接続を示す。
【００４９】複数転送要求線１４４は、既にＩ／Ｏバス
３２を制御しているＩ／Ｏ装置２８がＩ／Ｏバス３２を
介して１回以上のデータ転送を行なう用意ができている
ことを示すための手段を提供する。ＣＡＣＰは、複数の
データ転送全てをＩ／Ｏバス３２を介して完了するま
で、Ｉ／Ｏ装置のためにＩ／Ｏバス３２を付与モードに
保持することによって、この要求に応答する。Ｉ／Ｏバ
スを介しての複数の転送の完了時に、Ｉ／Ｏ装置は線１
１４を不活性化し、ＣＡＣＰ回路６２はＩ／Ｏ装置がＩ
／Ｏバス３２から外されていることを決定し、次の裁定
サイクル１３２を開始する。バスインターフェースユニ
ット６４内の裁定制御論理１３０は、以下に説明するよ
うに、バスインターフェースユニット６４にＣＡＣＰ無
効化信号１４６を供給し、システムＩ／Ｏバスを通じて
動作が生じている間、ＣＡＣＰ回路が再度付与モードに
入ることを防止する。ＣＡＣＰ無効化信号１４６を不活
性に駆動している時にのみ、ＣＡＣＰ回路６２は次の付
与サイクルに入ることができる。
３２を制御しているＩ／Ｏ装置２８がＩ／Ｏバス３２を
介して１回以上のデータ転送を行なう用意ができている
ことを示すための手段を提供する。ＣＡＣＰは、複数の
データ転送全てをＩ／Ｏバス３２を介して完了するま
で、Ｉ／Ｏ装置のためにＩ／Ｏバス３２を付与モードに
保持することによって、この要求に応答する。Ｉ／Ｏバ
スを介しての複数の転送の完了時に、Ｉ／Ｏ装置は線１
１４を不活性化し、ＣＡＣＰ回路６２はＩ／Ｏ装置がＩ
／Ｏバス３２から外されていることを決定し、次の裁定
サイクル１３２を開始する。バスインターフェースユニ
ット６４内の裁定制御論理１３０は、以下に説明するよ
うに、バスインターフェースユニット６４にＣＡＣＰ無
効化信号１４６を供給し、システムＩ／Ｏバスを通じて
動作が生じている間、ＣＡＣＰ回路が再度付与モードに
入ることを防止する。ＣＡＣＰ無効化信号１４６を不活
性に駆動している時にのみ、ＣＡＣＰ回路６２は次の付
与サイクルに入ることができる。
【００５０】裁定制御論理１３０は３つの規定された状
態の下で動作する。第１の状態の下では、Ｉ／Ｏバス３
２を制御しているＩ／Ｏ装置がＩ／Ｏ及びシステムバス
３２、７６を介してシステムメモリ２４及び２６に複数
の転送データを書き込む。第２の状態の下では、Ｉ／Ｏ
バス３２を制御しているＩ／Ｏ装置がＩ／Ｏ及びシステ
ムバスを通じてシステムメモリ２４及び２６から複数の
転送データを読み取る。第３の状態の下では、システム
バス７６を制御しているＣＰＵ３８のようなシステム装
置が、Ｉ／Ｏバス３２上でスレーブとして動作している
Ｉ／Ｏ装置にデータを書き込む。これら３つの特定の動
作の各々において、動作が完了に至る前にＣＡＣＰ回路
６２による裁定が進行できるようにし、Ｉ／Ｏバス上の
ＣＡＣＰ回路６２による裁定と特定の動作の完了とを同
時に行なうことができるようにする。
態の下で動作する。第１の状態の下では、Ｉ／Ｏバス３
２を制御しているＩ／Ｏ装置がＩ／Ｏ及びシステムバス
３２、７６を介してシステムメモリ２４及び２６に複数
の転送データを書き込む。第２の状態の下では、Ｉ／Ｏ
バス３２を制御しているＩ／Ｏ装置がＩ／Ｏ及びシステ
ムバスを通じてシステムメモリ２４及び２６から複数の
転送データを読み取る。第３の状態の下では、システム
バス７６を制御しているＣＰＵ３８のようなシステム装
置が、Ｉ／Ｏバス３２上でスレーブとして動作している
Ｉ／Ｏ装置にデータを書き込む。これら３つの特定の動
作の各々において、動作が完了に至る前にＣＡＣＰ回路
６２による裁定が進行できるようにし、Ｉ／Ｏバス上の
ＣＡＣＰ回路６２による裁定と特定の動作の完了とを同
時に行なうことができるようにする。
【００５１】裁定制御論理１３０が動作する前記３つの
状態の各々について、次に詳細に説明する。第１の状態
の下では、Ｉ／Ｏ装置２８がシステムメモリ２４及び２
６にデータを書き込むことを望んでいる。裁定サイクル
の終了時に、ＣＡＣＰ回路６２は、Ｉ／Ｏバス３２の
（及びバスインターフェースユニット６４を介してシス
テムバス７６の）制御をそのＩ／Ｏ装置２８に付与す
る。このＩ／Ｏ装置は、１回以上の書き込みサイクルを
システムメモリ２４及び２６に対して開始し、これら書
き込みサイクルはＦＩＦＯバッファ１２５Ａ及び／又は
１２５Ｂに一時記憶される。Ｉ／Ｏ装置２８は任意の時
点にＩ／Ｏバス３２の制御を放棄することができるの
で、バスインターフェースユニットはバッファ１２５Ａ
及び／又は１２５Ｂからバッファ１２５Ｃ及び／又は１
２５Ｄに対して書き込みを行い、システムメモリ２４及
び２６に書き出す必要があるバッファされたデータを含
むことになる。
状態の各々について、次に詳細に説明する。第１の状態
の下では、Ｉ／Ｏ装置２８がシステムメモリ２４及び２
６にデータを書き込むことを望んでいる。裁定サイクル
の終了時に、ＣＡＣＰ回路６２は、Ｉ／Ｏバス３２の
（及びバスインターフェースユニット６４を介してシス
テムバス７６の）制御をそのＩ／Ｏ装置２８に付与す
る。このＩ／Ｏ装置は、１回以上の書き込みサイクルを
システムメモリ２４及び２６に対して開始し、これら書
き込みサイクルはＦＩＦＯバッファ１２５Ａ及び／又は
１２５Ｂに一時記憶される。Ｉ／Ｏ装置２８は任意の時
点にＩ／Ｏバス３２の制御を放棄することができるの
で、バスインターフェースユニットはバッファ１２５Ａ
及び／又は１２５Ｂからバッファ１２５Ｃ及び／又は１
２５Ｄに対して書き込みを行い、システムメモリ２４及
び２６に書き出す必要があるバッファされたデータを含
むことになる。
【００５２】Ｉ／Ｏ装置２８はＩ／Ｏバス３２の制御を
放棄することができるが、（バスインターフェースユニ
ット６４を介して）システムバス７６の制御を保持し、
バッファされたデータのシステムバス７６を介してのシ
ステムメモリ２４及び２６への書き込み転送を完了しな
くてはならない。バスインターフェースユニット内の裁
定制御論理１３０はこの状態を認識し、ＣＡＣＰ回路６
２へのＣＡＣＰ無効化信号１４６を活性化して、（バス
インターフェースユニット６４を介して）システムバス
７６の制御を保持するように要求する。したがって、Ｉ
／Ｏ装置からのＦＩＦＯバッファ１２４にバッファされ
た書き込みデータがシステムメモリ２４及び２６に転送
される間に、同時にＣＡＣＰ回路６２は裁定サイクルを
開始する。裁定制御論理１３０がＣＡＣＰ無効化信号１
４６を活性化し続ける限り、ＣＡＣＰ回路６２は他のＩ
／Ｏ装置２８にシステムバス７６へのアクセスを付与す
ることはない。これが生じるのは、バッファされた書き
込みデータの最後の転送がシステムメモリに対して行わ
れる迄である。その後、裁定制御論理１３０はＣＡＣＰ
無効化信号１４６を不活性化するので、ＣＡＣＰ６２は
裁定を完了し、新しいＩ／Ｏ装置にＩ／Ｏバス３２を付
与する。このようにして、システムバス７６上の動作の
競合を回避する。Ｉ／Ｏバス３２を制御しているＩ／Ｏ
装置は、ＣＡＣＰ回路６２が付与モードにある時のみ、
Ｉ／Ｏバス上のサイクルを開始することができる。
放棄することができるが、（バスインターフェースユニ
ット６４を介して）システムバス７６の制御を保持し、
バッファされたデータのシステムバス７６を介してのシ
ステムメモリ２４及び２６への書き込み転送を完了しな
くてはならない。バスインターフェースユニット内の裁
定制御論理１３０はこの状態を認識し、ＣＡＣＰ回路６
２へのＣＡＣＰ無効化信号１４６を活性化して、（バス
インターフェースユニット６４を介して）システムバス
７６の制御を保持するように要求する。したがって、Ｉ
／Ｏ装置からのＦＩＦＯバッファ１２４にバッファされ
た書き込みデータがシステムメモリ２４及び２６に転送
される間に、同時にＣＡＣＰ回路６２は裁定サイクルを
開始する。裁定制御論理１３０がＣＡＣＰ無効化信号１
４６を活性化し続ける限り、ＣＡＣＰ回路６２は他のＩ
／Ｏ装置２８にシステムバス７６へのアクセスを付与す
ることはない。これが生じるのは、バッファされた書き
込みデータの最後の転送がシステムメモリに対して行わ
れる迄である。その後、裁定制御論理１３０はＣＡＣＰ
無効化信号１４６を不活性化するので、ＣＡＣＰ６２は
裁定を完了し、新しいＩ／Ｏ装置にＩ／Ｏバス３２を付
与する。このようにして、システムバス７６上の動作の
競合を回避する。Ｉ／Ｏバス３２を制御しているＩ／Ｏ
装置は、ＣＡＣＰ回路６２が付与モードにある時のみ、
Ｉ／Ｏバス上のサイクルを開始することができる。
【００５３】バスインターフェースユニット６４内の裁
定制御論理１３０が動作する第２の状態は、Ｉ／Ｏ装置
２８がシステムメモリ２４及び２６からのデータの読み
出しを望む時に生じる。裁定サイクルの完了後に、ＣＡ
ＣＰ回路６２は、Ｉ／Ｏバス３２の（及びバスインター
フェースユニット６４を介してシステムバス７６の）制
御をＩ／Ｏ装置２８に付与する。Ｉ／Ｏ装置２８はシス
テムメモリ２４及び２６に対して１回以上の読み出しサ
イクルを開始する。ＦＩＦＯバッファ１２５Ｃ及び／又
は１２５Ｄは、先のＦＩＦＯバッファ１２４の記載で説
明したように、事前に取り出された隣接データで連続的
に満杯にされる。Ｉ／Ｏ装置２８はＦＩＦＯバッファ１
２５Ａ及び／又は１２５Ｂからのデータの最終バイトの
読み取りを完了すると、Ｉ／Ｏバス３２の制御を放棄す
るので、バッファ１２５Ｃ及び１２５Ｄへ事前に取り出
されたデータは不要となる。したがって、バッファ１２
４がリセットされ、効率的にこの不要データを除去しな
ければならない。
定制御論理１３０が動作する第２の状態は、Ｉ／Ｏ装置
２８がシステムメモリ２４及び２６からのデータの読み
出しを望む時に生じる。裁定サイクルの完了後に、ＣＡ
ＣＰ回路６２は、Ｉ／Ｏバス３２の（及びバスインター
フェースユニット６４を介してシステムバス７６の）制
御をＩ／Ｏ装置２８に付与する。Ｉ／Ｏ装置２８はシス
テムメモリ２４及び２６に対して１回以上の読み出しサ
イクルを開始する。ＦＩＦＯバッファ１２５Ｃ及び／又
は１２５Ｄは、先のＦＩＦＯバッファ１２４の記載で説
明したように、事前に取り出された隣接データで連続的
に満杯にされる。Ｉ／Ｏ装置２８はＦＩＦＯバッファ１
２５Ａ及び／又は１２５Ｂからのデータの最終バイトの
読み取りを完了すると、Ｉ／Ｏバス３２の制御を放棄す
るので、バッファ１２５Ｃ及び１２５Ｄへ事前に取り出
されたデータは不要となる。したがって、バッファ１２
４がリセットされ、効率的にこの不要データを除去しな
ければならない。
【００５４】Ｉ／Ｏ装置２８は任意の時点にＩ／Ｏバス
３２の制御を放棄できるが、システムメモリ２４及び２
６からバスインターフェースユニット６４への現行のデ
ータ転送を完了したことをメモリ制御器５８が指示する
まで、Ｉ／Ｏ装置２８は（バスインターフェースユニッ
ト６４を介して）システムバス７６の制御を保持しなく
てはならない。バスインターフェースユニット内の裁定
制御論理１３０はこの状態を認識してＣＡＣＰ回路６２
へのＣＡＣＰ無効化信号１４６を活性化し、最後の事前
取り出し動作が完了してＦＩＦＯバッファ１２４がリセ
ットされるまで、（バスインターフェースユニット６４
を介して）システムバス７６の制御を保持することを要
求する。したがって、バスインターフェースユニット６
４がシステムバス７６を介してシステムメモリからの最
後の事前取り出し動作を完了し、ＦＩＦＯバッファ１２
４がリセットされる間、同時にＣＡＣＰ回路６２はＩ／
Ｏバス３２上で新たな裁定サイクルを開始する。裁定制
御論理１３０がＣＡＣＰ無効化信号１４６を活性化し続
ける限り、ＣＡＣＰ回路６２が別のＩ／Ｏ装置２８にシ
ステムバス７６を付与することはない。この状態は、事
前取り出し及びリセットの動作がシステムバスを介して
完了し、その後裁定制御論理１３０がＣＡＣＰ無効化信
号１４６を不活性化してＣＡＣＰ６２が裁定を終了し、
Ｉ／Ｏバス３２を新しいＩ／Ｏ装置２８に付与するまで
生じる。このようにして、システムバス７６上での動作
の競合を回避することができる。
３２の制御を放棄できるが、システムメモリ２４及び２
６からバスインターフェースユニット６４への現行のデ
ータ転送を完了したことをメモリ制御器５８が指示する
まで、Ｉ／Ｏ装置２８は（バスインターフェースユニッ
ト６４を介して）システムバス７６の制御を保持しなく
てはならない。バスインターフェースユニット内の裁定
制御論理１３０はこの状態を認識してＣＡＣＰ回路６２
へのＣＡＣＰ無効化信号１４６を活性化し、最後の事前
取り出し動作が完了してＦＩＦＯバッファ１２４がリセ
ットされるまで、（バスインターフェースユニット６４
を介して）システムバス７６の制御を保持することを要
求する。したがって、バスインターフェースユニット６
４がシステムバス７６を介してシステムメモリからの最
後の事前取り出し動作を完了し、ＦＩＦＯバッファ１２
４がリセットされる間、同時にＣＡＣＰ回路６２はＩ／
Ｏバス３２上で新たな裁定サイクルを開始する。裁定制
御論理１３０がＣＡＣＰ無効化信号１４６を活性化し続
ける限り、ＣＡＣＰ回路６２が別のＩ／Ｏ装置２８にシ
ステムバス７６を付与することはない。この状態は、事
前取り出し及びリセットの動作がシステムバスを介して
完了し、その後裁定制御論理１３０がＣＡＣＰ無効化信
号１４６を不活性化してＣＡＣＰ６２が裁定を終了し、
Ｉ／Ｏバス３２を新しいＩ／Ｏ装置２８に付与するまで
生じる。このようにして、システムバス７６上での動作
の競合を回避することができる。
【００５５】バスインターフェースユニット内の裁定制
御論理１３０が動作する第３の状態は、システムバスを
制御しているＣＰＵ３８のようなシステム装置がＩ／Ｏ
バス３２上でスレーブとして動作する１つのＩ／Ｏ装置
にデータの書き込みを望む時に生じる。裁定サイクル完
了の後、ＣＡＣＰ回路６２はシステムバス７６の（及び
バスインターフェースユニット６４を介してＩ／Ｏバス
３２の）制御をシステム装置に付与するので、該システ
ム装置はシステムバス−Ｉ／Ｏバス変換論理１０６を介
してＩ／Ｏ装置２８への書き込みサイクルを開始する。
御論理１３０が動作する第３の状態は、システムバスを
制御しているＣＰＵ３８のようなシステム装置がＩ／Ｏ
バス３２上でスレーブとして動作する１つのＩ／Ｏ装置
にデータの書き込みを望む時に生じる。裁定サイクル完
了の後、ＣＡＣＰ回路６２はシステムバス７６の（及び
バスインターフェースユニット６４を介してＩ／Ｏバス
３２の）制御をシステム装置に付与するので、該システ
ム装置はシステムバス−Ｉ／Ｏバス変換論理１０６を介
してＩ／Ｏ装置２８への書き込みサイクルを開始する。
【００５６】システムバス−Ｉ／Ｏバス変換論理１０６
は、ＣＰＵ３８のようなシステム装置からＩ／Ｏスレー
ブ装置上の拡張メモリに書き込まれるべきデータを、そ
のＩ／Ｏスレーブ装置に書き込む前に一時記憶しておく
ためのバッファ（図示せず）を備えている。最終の転送
データがシステム−Ｉ／Ｏバス変換論理１０６にバッフ
ァされた後は、システムバス７６はもはや必要ではな
い。ＣＰＵ３８は、バスインターフェースユニット６４
が行なうように、システムバス７６を終了したことを指
示するが、裁定制御論理１３０はＣＡＣＰ無効化信号１
４６を活性化し、ＣＡＣＰ６２がＩ／Ｏバス３２の制御
を保持する必要があることをＣＡＣＰ６２に知らせる。
この点において、変換論理１０６にバッファされたデー
タはＩ／Ｏバスを介してＩ／Ｏ装置に書き込まれなけれ
ばならないが、ＣＡＣＰ回路６２はＩ／Ｏバス３２上の
裁定に入る。この状況は可能である。なぜならば、Ｉ／
Ｏバス３２とは異なり、ＣＰＵ３８はＣＡＣＰ回路６２
の裁定又は付与サイクルの期間にＩ／Ｏ装置に書き込み
を行うことができるからである。
は、ＣＰＵ３８のようなシステム装置からＩ／Ｏスレー
ブ装置上の拡張メモリに書き込まれるべきデータを、そ
のＩ／Ｏスレーブ装置に書き込む前に一時記憶しておく
ためのバッファ（図示せず）を備えている。最終の転送
データがシステム−Ｉ／Ｏバス変換論理１０６にバッフ
ァされた後は、システムバス７６はもはや必要ではな
い。ＣＰＵ３８は、バスインターフェースユニット６４
が行なうように、システムバス７６を終了したことを指
示するが、裁定制御論理１３０はＣＡＣＰ無効化信号１
４６を活性化し、ＣＡＣＰ６２がＩ／Ｏバス３２の制御
を保持する必要があることをＣＡＣＰ６２に知らせる。
この点において、変換論理１０６にバッファされたデー
タはＩ／Ｏバスを介してＩ／Ｏ装置に書き込まれなけれ
ばならないが、ＣＡＣＰ回路６２はＩ／Ｏバス３２上の
裁定に入る。この状況は可能である。なぜならば、Ｉ／
Ｏバス３２とは異なり、ＣＰＵ３８はＣＡＣＰ回路６２
の裁定又は付与サイクルの期間にＩ／Ｏ装置に書き込み
を行うことができるからである。
【００５７】したがって、変換論理１０６にバッファさ
れたデータがＩ／Ｏ装置に書き込まれる間に、同時にＣ
ＡＣＰ回路６２は裁定サイクルを実行し、その後、裁定
制御論理１３０がＣＡＣＰ無効化信号１４６を不活性化
してＣＡＣＰ６２が裁定を完了し、新たなＩ／Ｏ装置２
８にＩ／Ｏバス３２を付与することができるようにす
る。これによって、ＣＰＵ３８とＩ／Ｏ装置２８との間
でＩ／Ｏバス上の動作の競合を回避することができる。
れたデータがＩ／Ｏ装置に書き込まれる間に、同時にＣ
ＡＣＰ回路６２は裁定サイクルを実行し、その後、裁定
制御論理１３０がＣＡＣＰ無効化信号１４６を不活性化
してＣＡＣＰ６２が裁定を完了し、新たなＩ／Ｏ装置２
８にＩ／Ｏバス３２を付与することができるようにす
る。これによって、ＣＰＵ３８とＩ／Ｏ装置２８との間
でＩ／Ｏバス上の動作の競合を回避することができる。
【００５８】図６は、バスインターフェースユニット６
４内の裁定制御論理１３０の一実施例を示す。裁定制御
論理１３０はバスインターフェースユニット６４のハー
ドウエア内に組込まれたアルゴリズムによって実施され
る。裁定制御論理１３０はアンドゲート１４８とＳ−Ｒ
ラッチ１５０及び１５２とを備えている。先に説明した
ように、Ｉ／Ｏバス３２を制御しているＩ／Ｏ装置がＩ
／Ｏ及びシステムバス３２、７６を介して複数の転送デ
ータの読み出し又は書き込みを行なう時、裁定制御論理
１３０はＣＡＣＰ無効化信号１４６を出力する。ＣＡＣ
Ｐ無効化信号は負アクティブである。したがって、Ｉ／
Ｏ装置がシステムメモリ２４及び２６から読み出しを行
う間、データはシステムメモリからＦＩＦＯバッファ１
２４に事前に取り出され、読み出し事前取り出し（ｒｅ
ａｄ ｐｒｅｆｅｔｃｈ）開始線１５４は「ハイ」に駆
動され、ラッチ１５０がセットされる。ラッチ１５０の
相補出力１５６は「ロー」となり、システムバス７６を
介してデータが事前に取り出される間、ＣＡＣＰ回路６
２が次の付与サイクルを実行するのを防止する。この読
み出し事前取り出し動作が完了するまで、Ｉ／Ｏ装置は
（バスインターフェースユニット６４を介して）システ
ムバスの制御を保持する。読み出し事前取り出し動作が
完了した時、線１５８は「ハイ」に駆動され、ラッチ１
５０をリセットしてＣＡＣＰ無効化信号１４６を不活性
化する。ＣＡＣＰ回路６２は既に裁定モードに入ってい
るが、次の付与モードに入ることが許容される。
４内の裁定制御論理１３０の一実施例を示す。裁定制御
論理１３０はバスインターフェースユニット６４のハー
ドウエア内に組込まれたアルゴリズムによって実施され
る。裁定制御論理１３０はアンドゲート１４８とＳ−Ｒ
ラッチ１５０及び１５２とを備えている。先に説明した
ように、Ｉ／Ｏバス３２を制御しているＩ／Ｏ装置がＩ
／Ｏ及びシステムバス３２、７６を介して複数の転送デ
ータの読み出し又は書き込みを行なう時、裁定制御論理
１３０はＣＡＣＰ無効化信号１４６を出力する。ＣＡＣ
Ｐ無効化信号は負アクティブである。したがって、Ｉ／
Ｏ装置がシステムメモリ２４及び２６から読み出しを行
う間、データはシステムメモリからＦＩＦＯバッファ１
２４に事前に取り出され、読み出し事前取り出し（ｒｅ
ａｄ ｐｒｅｆｅｔｃｈ）開始線１５４は「ハイ」に駆
動され、ラッチ１５０がセットされる。ラッチ１５０の
相補出力１５６は「ロー」となり、システムバス７６を
介してデータが事前に取り出される間、ＣＡＣＰ回路６
２が次の付与サイクルを実行するのを防止する。この読
み出し事前取り出し動作が完了するまで、Ｉ／Ｏ装置は
（バスインターフェースユニット６４を介して）システ
ムバスの制御を保持する。読み出し事前取り出し動作が
完了した時、線１５８は「ハイ」に駆動され、ラッチ１
５０をリセットしてＣＡＣＰ無効化信号１４６を不活性
化する。ＣＡＣＰ回路６２は既に裁定モードに入ってい
るが、次の付与モードに入ることが許容される。
【００５９】Ｉ／Ｏ装置がシステムメモリ２４及び２６
に書き込みを行なっている期間、データは最初にＦＩＦ
Ｏバッファ１２４に書き込まれ、システムメモリ書き込
み線１６０は「ハイ」に駆動され、ラッチ１５２がセッ
トされる。ラッチ１５２の相補出力１６２は「ロー」と
なってＣＡＣＰ無効化信号１４６を活性化し、システム
バス７６を介してＦＩＦＯバッファ１２４からシステム
メモリにデータが書き込まれている間、ＣＡＣＰ回路６
２が次の付与サイクルに入るのを防止する。システムメ
モリへの書き込みが完了するまで、Ｉ／Ｏ装置は（バス
インターフェースユニット６４を介して）システムバス
の制御を保持する。しかしながら、Ｉ／ＯバスをＣＡＣ
Ｐ回路６２による同時裁定プロセスに利用することがで
きる。ＣＡＣＰ無効化信号１４６はＣＡＣＰ回路が再び
付与モードに入るのを防止する。書き込み動作の完了時
に、ＦＩＦＯバッファ１２４内の全てのバッファは空ら
になり、線１６４は「ハイ」に駆動されてラッチ１５２
がリセットされる。ＣＡＣＰ無効化信号１４６は不活性
化され、ＣＡＣＰ回路６２が付与モードに入ることがで
きるようにする。
に書き込みを行なっている期間、データは最初にＦＩＦ
Ｏバッファ１２４に書き込まれ、システムメモリ書き込
み線１６０は「ハイ」に駆動され、ラッチ１５２がセッ
トされる。ラッチ１５２の相補出力１６２は「ロー」と
なってＣＡＣＰ無効化信号１４６を活性化し、システム
バス７６を介してＦＩＦＯバッファ１２４からシステム
メモリにデータが書き込まれている間、ＣＡＣＰ回路６
２が次の付与サイクルに入るのを防止する。システムメ
モリへの書き込みが完了するまで、Ｉ／Ｏ装置は（バス
インターフェースユニット６４を介して）システムバス
の制御を保持する。しかしながら、Ｉ／ＯバスをＣＡＣ
Ｐ回路６２による同時裁定プロセスに利用することがで
きる。ＣＡＣＰ無効化信号１４６はＣＡＣＰ回路が再び
付与モードに入るのを防止する。書き込み動作の完了時
に、ＦＩＦＯバッファ１２４内の全てのバッファは空ら
になり、線１６４は「ハイ」に駆動されてラッチ１５２
がリセットされる。ＣＡＣＰ無効化信号１４６は不活性
化され、ＣＡＣＰ回路６２が付与モードに入ることがで
きるようにする。
【００６０】システム装置（ＣＰＵ３８のような）のＩ
／Ｏ装置２８への書き込みの間、データはＩ／Ｏバス変
換論理１０６に設けられたバッファ内に一時記憶され
る。データの記憶時に、Ｉ／Ｏバス変換論理１０６は、
ＣＰＵ通知済み（ｐｏｓｔｅｄ）サイクル信号１６６を
「ロー」に駆動してＣＡＣＰ無効化信号を活性化し、シ
ステムバス７６に書き込みサイクルが完了したことを知
らせる。これによって、Ｉ／Ｏバス変換論理１０６がバ
ッファされたデータのＩ／Ｏ装置２８への書き込みを完
了する間に、システムバス７６上で更に別の動作が生じ
るのを可能にする。Ｉ／Ｏ装置２８への書き込み動作の
完了時に、Ｉ／Ｏバス変換論理１０６は、ＣＰＵ通知済
みサイクル信号１６６を「ハイ」に駆動し、それによっ
てＣＡＣＰ無効化信号１４６を不活性化し、ＣＡＣＰ６
２が裁定を完了しＩ／Ｏバス３２を新しいＩ／Ｏ装置２
８に付与できるようにする。
／Ｏ装置２８への書き込みの間、データはＩ／Ｏバス変
換論理１０６に設けられたバッファ内に一時記憶され
る。データの記憶時に、Ｉ／Ｏバス変換論理１０６は、
ＣＰＵ通知済み（ｐｏｓｔｅｄ）サイクル信号１６６を
「ロー」に駆動してＣＡＣＰ無効化信号を活性化し、シ
ステムバス７６に書き込みサイクルが完了したことを知
らせる。これによって、Ｉ／Ｏバス変換論理１０６がバ
ッファされたデータのＩ／Ｏ装置２８への書き込みを完
了する間に、システムバス７６上で更に別の動作が生じ
るのを可能にする。Ｉ／Ｏ装置２８への書き込み動作の
完了時に、Ｉ／Ｏバス変換論理１０６は、ＣＰＵ通知済
みサイクル信号１６６を「ハイ」に駆動し、それによっ
てＣＡＣＰ無効化信号１４６を不活性化し、ＣＡＣＰ６
２が裁定を完了しＩ／Ｏバス３２を新しいＩ／Ｏ装置２
８に付与できるようにする。
【００６１】
【発明の効果】以上、一実施例を参照して本発明を詳細
に説明したところから明らかなとおり、本発明は、Ｉ／
Ｏバスの制御を巡って競合するＣＰＵと複数のＩ／Ｏと
の間の裁定、及び、システムメモリとＩ／Ｏ制御装置と
の間の書き込み又は読み出し動作の完了又はＩ／Ｏスレ
ーブ装置上の拡張メモリへのＣＰＵの書き込み動作の完
了を同時に行うことができるという格別の効果を奏す
る。
に説明したところから明らかなとおり、本発明は、Ｉ／
Ｏバスの制御を巡って競合するＣＰＵと複数のＩ／Ｏと
の間の裁定、及び、システムメモリとＩ／Ｏ制御装置と
の間の書き込み又は読み出し動作の完了又はＩ／Ｏスレ
ーブ装置上の拡張メモリへのＣＰＵの書き込み動作の完
了を同時に行うことができるという格別の効果を奏す
る。
【図１】本発明の原理にしたがって構成されたバスイン
ターフェースユニットを組み込んだコンピュータシステ
ムの概略ブロック図。
ターフェースユニットを組み込んだコンピュータシステ
ムの概略ブロック図。
【図２】図１のコンピュータシステムのバスインターフ
ェースユニットの概略ブロック図。
ェースユニットの概略ブロック図。
【図３】図２のバスインターフェースユニットのＦＩＦ
Ｏバッファの概略ブロック図。
Ｏバッファの概略ブロック図。
【図４】図１のＣＡＣＰ回路及びバスインターフェース
ユニットのブロック回路図。
ユニットのブロック回路図。
【図５】図１のバスインターフェースユニット内に設け
られた裁定制御論の一実施例の回路図。
られた裁定制御論の一実施例の回路図。
１０ コンピュータシステム １２ システムボード １４ プロセッサ複合体 １６ プロセッサユニット １８ ベース部 ２４、２６ インターリーブ型システムメモリ ２８ 入出力（Ｉ／Ｏ）装置 ３０ メモリバス ３２ Ｉ／Ｏバス ４０ スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ） ４２ キャッシュ制御モジュール ４４ 周波数制御モジュール ４６ アドレスバッファ ４８ データバッファ ６０ 直接メモリアクセス（ＤＭＡ）制御器 ６２ バス裁定制御点（ＣＡＣＰ）回路 ６４ バスインターフェースユニット ６６ バッファ／エラー訂正コード（ＥＣＣ）回路 ６８ ドライバ回路 ７４ バッファ回路 ７６ システムバス １０６ システムバス−Ｉ／Ｏバス変換論理 １０８ Ｉ／Ｏバス−システムバス変換論理 １２６ Ｉ／Ｏバススレーブインターフェース１２６ １２４ ＦＩＦＯバッファ １２２ システムバス制御器インターフェース
Ｍ） ４２ キャッシュ制御モジュール ４４ 周波数制御モジュール ４６ アドレスバッファ ４８ データバッファ ６０ 直接メモリアクセス（ＤＭＡ）制御器 ６２ バス裁定制御点（ＣＡＣＰ）回路 ６４ バスインターフェースユニット ６６ バッファ／エラー訂正コード（ＥＣＣ）回路 ６８ ドライバ回路 ７４ バッファ回路 ７６ システムバス １０６ システムバス−Ｉ／Ｏバス変換論理 １０８ Ｉ／Ｏバス−システムバス変換論理 １２６ Ｉ／Ｏバススレーブインターフェース１２６ １２４ ＦＩＦＯバッファ １２２ システムバス制御器インターフェース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベチャラ・ファウアッド・ボウリー アメリカ合衆国33434、フロリダ州 ボ カ・ラトン、ノース・ウエスト・トゥエン ティーエイス・アベニュー 3008番地 (72)発明者 リチャード・ルイス・ホーン アメリカ合衆国33437、フロリダ州 ボー イントン・ビーチ、シダー・レイク・ロー ド 5289番地、アパートメント・ナンバー ８−23 (72)発明者 テレンス・ジョセフ・ローマン アメリカ合衆国33486、フロリダ州 ボ カ・ラトン、サウスウエスト・フィフス・ ストリート 1069番地
Claims (10)
- 【請求項１】 （ａ）システムメモリと、 （ｂ）システムメモリへのアクセスを制御するためのメ
モリ制御器であって、前記システムメモリとメモリバス
で接続されたメモリ制御器と、 （ｃ）前記メモリ制御器と電気的に接続された中央処理
ユニットであって、前記メモリバスを介して前記システ
ムメモリにデータの読み出し及び書き込みを行なうこと
ができる中央処理ユニットと、 （ｄ）システムバスによって前記メモリ制御器と電気的
に接続され、入出力バスを介して読み出し及び書き込み
動作を開始することができる複数の入出力装置と前記入
出力バスによって電気的に接続され、前記入出力装置の
１つが前記入出力バスを介して読み出し又は書き込み動
作を完了した時を検出することができるバスインターフ
ェースユニットであって、バッファ回路を備えており、
前記システムバスと前記入出力バスとの間を転送される
読み出し及び書き込みデータをその転送の間一時記憶す
るバスインターフェースユニットと、 （ｅ）前記システムバス上に常駐して（ｉ）前記複数の
入出力装置及び前記中央処理ユニットとの間で裁定を行
ない、前記入出力装置又は前記中央処理ユニットのどち
らに前記入出力バスの制御を付与すべきかを決定する裁
定サイクルと、（ｉｉ）前記入出力バスの制御を付与
し、かつ前記入出力装置又は前記中央処理ユニットへ前
記システムバスの制御を延長する付与サイクルとを逐次
行なう中央裁定制御点であって、所定の組の動作状態に
応答する裁定制御論理によって少なくとも部分的に制御
され、これによって中央裁定制御点動作と同時にデータ
転送動作を行なうことができるようにした中央裁定制御
点と、を具備することを特徴とするコンピュータシステ
ム。 - 【請求項２】 請求項１に記載のコンピュータシステム
において、前記裁定制御論理は前記バスインターフェー
スユニット内のハードウエアに組み込まれたアルゴリズ
ムによって実施されることを特徴とするコンピュータシ
ステム。 - 【請求項３】 請求項１に記載のコンピュータシステム
において、前記所定の組の動作状態の１つは、前記入出
力装置の前記１つが前記入出力バス及び前記システムバ
スを介してシステムメモリからデータを読み出す時に生
じることを特徴とするコンピュータシステム。 - 【請求項４】 請求項１に記載のコンピュータシステム
において、前記所定の組の動作状態の１つは、前記入出
力装置の前記１つが前記入出力バス及び前記システムバ
スを介してシステムメモリからのデータを書き込む時に
生じることを特徴とするコンピュータシステム。 - 【請求項５】 請求項１に記載のコンピュータシステム
において、前記所定の組の動作状態の１つは、前記中央
処理ユニットが入出力バス上でスレーブとして動作する
前記入出力装置の１つにデータを書き込む時に生じるこ
とを特徴とするコンピュータシステム。 - 【請求項６】 請求項１に記載のコンピュータシステム
において、前記バスインターフェースユニットは、前記
システムバスと前記入出力バスとの間で情報データの一
時記憶を提供するデュアルポート型の非同期・双方向記
憶ユニットを組み込んでいることを特徴とするコンピュ
ータシステム。 - 【請求項７】 請求項３に記載のコンピュータシステム
において、前記記憶ユニットは少なくとも２対の１６バ
イトバッファを備えており、前記バッファの双方を読み
出し及び書き込みの動作のために用いることを特徴とす
るコンピュータシステム。 - 【請求項８】 請求項４に記載のコンピュータシステム
において、前記記憶ユニットは少なくとも２対の１６バ
イトバッファを備えており、前記バッファの双方を読み
出し及び書き込みの動作に用いることを特徴とするコン
ピュータシステム。 - 【請求項９】 請求項１に記載のコンピュータシステム
において、前記システムバスは前記バスインターフェー
スユニットと前記システムメモリ間の１６バイトまでの
帯域の読み出し又は書き込みデータのバースト転送を支
援し、前記入出力バスは１、２又は４バイトの帯域の前
記入出力装置と前記バスインターフェースユニットとの
間の読み出し又は書き込みデータの転送を支援すること
を特徴とするコンピュータシステム。 - 【請求項１０】 コンピュータシステムにおいて複数の
入出力装置と中央処理ユニットとの間の裁定を行なう方
法であって、 （ａ）システムメモリとシステムメモリへのアクセスを
制御するためのメモリ制御器とを設け、前記システムメ
モリと前記メモリ制御器とをメモリバスで接続するステ
ップと、 （ｂ）前記メモリ制御器と電気的に接続され、前記メモ
リバスを介して前記システムメモリに対してデータの読
み出し及び書き込みを行なうことができる中央処理ユニ
ットを設けるステップと、 （ｃ）システムバスによって前記メモリ制御器と電気的
に接続され、入出力バスを介して読み出し及び書き込み
を開始することができる複数の入出力装置と前記入出力
バスによって電気的に接続され、前記入出力装置の１つ
が前記入出力バスを介して読み出し又は書き込み動作を
完了した時を検出することができるバスインターフェー
スユニットであって、バッファ回路を備えており、前記
システムバスと前記入出力バスとの間を転送される読み
出し及び書き込みデータをその転送の間一時記憶するバ
スインターフェースユニットを設けるステップと、 （ｄ）前記システムバス上に常駐して（ｉ）前記複数の
入出力装置及び前記中央処理ユニットとの間で裁定を行
ない、前記入出力装置又は前記中央処理ユニットのどち
らに前記入出力バスの制御を付与すべきかを決定する裁
定サイクルと、（ｉｉ）前記入出力バスの制御を付与
し、かつ前記入出力装置及び前記中央処理ユニットへ前
記システムバスの制御を延長する付与サイクルとを逐次
行なう中央裁定制御点を設けるステップと、 （ｅ）所定の組の動作状態に応答して裁定制御論理によ
って少なくとも部分的に前記中央裁定制御点を制御する
ステップと、を含み、これによって中央の裁定と同時に
データを転送することを特徴とする裁定方法。
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