CN1029167C - 具有双总线结构的计算机系统的仲裁控制逻辑 - Google Patents

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Abstract

仲裁控制逻辑位于总线接口单元之中自与位于系统总线上面的一个中央仲裁控制器交互作用。该中央仲裁控制器响应该仲裁控制逻辑而同时执行：(i)仲裁周期，在此周期中，中央仲裁控制器在多个输入/输出设备与中央处理器之间作出仲裁以确定输入/输出设备或中央处理器中那一个应被授权控制输入/输出总线，以及(ii)授权周期，在此周期中，中央仲裁控制器授予对输入/输出总线的控制权并扩充对系统总线的控制到输入/输出设备之一或中央处理器。

Description

本发明涉及计算机系统中的总线接口，且特别涉及了用于一种双总线结构计算机系统的总线仲裁控制的改进的仲裁控制逻辑的方法。
一般在计算机系统中，特别是个人计算机系统中，数据在诸如中央处理器（CPU），存储设备和直接存储访问（DMA）控制器等各种系统设备之间进行传输。此外，数据也在诸如输入/输设备这样的扩展单元间以及这些输入/输出设备和各种系统设备之间进行传输。输入/输出设备以及系统设备是通过由一系列导体构成的计算机总线来彼此相互之间进行通信的，沿着这些总线导体，信息由住一资源传到另外不同的资源。许多系统设备和输入/输出设备可作为总线控制器（即可控制计算机系统的设备）和总线从属设备（即由总线控制的单元）。
如所周知，个人计算机是具有多总线的。典型的情形是，局部总线用于中央处理器与超高速缓存器或存储控制器，而系统输入/输出总线用于诸如直接存储访问控制器或输入/输出设备的系统总线通 过存储控制器而与系统存储器进行通信。系统输入/输出总线包括由总线接口单元所连接的系统总线与输入/输出总线。诸输入/输出设备通过输入/输出总线彼此进行通信。输入/输出设备通过输入/输出总线彼此进行通信。输入/输出设备典型地需要与诸如系统存储器这样的系统总线设备通信。这些通信经由总线接口单元既要通过输入/输出总线又要通过系统总线。
在计算机系统中常需要对扩展设备仲裁其对计算机系统的输入/输出总线系统的拥有权;即决定哪一个扩展设备可以通过输入/输出总线传输信息。经已知道可以提供一种仲裁程序以确定哪一个扩展设备可以通过输入/输出总线传输信息，即由该仲裁程序对总线进行分配。这样的仲裁程序其作用是作为中心仲裁控制点（CACP），所有对于I/O（输入/输出，下同）总线的仲裁都经此发生。
I/O总线操作在时间上分解成称作总线周期的单元。I/O总线的总线周期又分解成仲裁周期与授权周期。在仲裁周期过程中，扩展设备竞争I/O总线拥有权。在授权周期中，取得总线拥有权的设备传输信息。
I/O设备在仲裁程序授权方式过程中可以只是向系统存储器启动存储读或写周期。由于分别执行仲裁和只能发生在仲裁程序授方式下的存储读和写周期所需要的时间，那种串行仲裁方法就限制了双总线结构计算机系统的功能。
本发明的一个目的就是要对双总线计算机结构系统提供一种仲 裁系统和方法，该方法可以同时进行（ⅰ）在CPU（中央处理器，下同）与竞争控制I/O总线的I/O设备之间进行仲裁;（ⅱ）完成I/O控制设备向系统存储器的读或写操作或CPU向I/O从属设备上的扩展存储器的写操作。
根据本发明，对于具有双总线结构的计算机提供了仲裁控制逻辑和仲裁方法。该仲裁控制逻辑是由建立在计算机中位于系统总线与输入/输出总线之间的总线接口单元的硬件中的算法来实现的。该仲裁控制逻辑改进了双总线结构计算机的性能，使得中央仲裁控制点的仲裁周期与CPU或I/O设备的存储读出与写入周期可同时进行。
仲裁控制逻辑在三个规定条件下操作。第一个条件，是一个I/O设备需要将数据写入系统存储器。在完成了一个仲裁周期之后，中央仲裁控制点将I/O总线与系统总线的控制经由总线接口单元授予I/O设备。I/O设备向系统存储器启动一个或多个写周期，这些写周期在写入系统存储器之前是暂存于总线接口单元中的缓冲器之中的。由于I/O设备可能在任何时刻释放对I/O总线的控制，于是总线接口单元能够保持仍需要从缓冲器写入系统存储器的数据。
虽然I/O调和可能释放对I/O总线的控制，但它必须（通过总线接口单元）保持对系统总线的控制以完成缓存数据通过系统总线到系统存储器的写传输。总线接口单元中的仲裁控制逻辑识别这一条件并向中央仲裁控制点启动中央仲裁控制点的越权信号请求它保 持对系统总线的控制。于是，在缓存的写入数据从I/O设备向系统存储器传输的同时，中央仲裁控制点开始了新的仲裁周期。在完成了缓存写传输时，中央仲裁控制点越权信号被释放以使得中央仲裁控制点完成仲裁并授权I/O总线。
仲裁控制逻辑在总线接口单元中操作的第二种条件是在I/O设备想要从系统存储器中读取数据时出现的。在完成了一个仲裁周期之后，中央仲裁控制点向该I/O设备（通过总线接口单元）授予I/O总线与系统总线控制权。I/O设备向系统存储器启动一个或多个读周期。总线接口单元中的缓冲器不断地由具有与先前读取的地址相邻地址的预取数据所填充。一旦I/O设备从缓冲器读完数据的最后一个字节，它就可能释放I/O总线的控制而预取数据出就不需要了。于是总线接口单元中缓冲器必须置零以有效地请除这一不需要的数据。
虽然I/O设备可能在任何时刻释放对I/O总线的控制，但该设备必须（通过总线接口单元）保持对系统总线的控制，直到数据从系统存储器到总线接口单元当前的传输完成为止。总线接口单元中的仲裁控制逻辑识别这一条件并向CACP（中央仲裁控制点-下同）启动CACP越权信号请求其保持对系统总线的控制直到最后的预取操作完成及总线接口单元中的缓冲器置零为止。于是，CACP在总线接口单元完成从系统存储器经系统总线的最后的预取操作并随后将缓冲器置零的同时开始关于I/O总线的一个新的仲裁周期。
系统总线到I/O总线的转换逻辑提供了一种缓冲器，以此缓冲器内准备由CPU等系统设备写入I/O受控控制上的扩展存储器的数据在写入I/O受控设备以前进行暂存储。数据最后的传输在转换逻辑之中被缓存之后，系统总线就不再需要了。这时CPU与总线接口单元就指示它们已与系统总线无关。这时中央仲裁控制器可以进入对I/O总线的仲裁状态，即使这时在转换逻辑中被缓存的数据仍然经I/O总线被写入I/O设备也无妨。这种情形成为可能是由于与I/O设备不同的是CPU不论在中央仲裁控制器的仲裁或授权的方式中均可向一个I/O设备写入。
在总线接口单元中的仲裁控制逻辑识别这一条件并向CACP启动CACP越权信号请求其保持对I/O总线的控制直到缓存的数据最后一个字节写入I/O设备为止。这样，中央仲裁控制器在转换逻辑之中的缓存的数据写入I/O设备的同时接通了仲裁周期。
图1是一计算系统与按本发明原理构造的总线接口单元相结合的一幅原理框图;
图2是图1的计算机系统的总线接口单元的原理框图。
图3是图2的总线接口单元的FIFO缓冲器的原理框图;
图4是图1的CACP（中央仲裁控制点）线路和总线接口单元的线路框图;且
图5是图1的总线接口单元中实现的仲裁控制逻辑的一个实施例的线路图。
首先看图1，所示的一个一般的计算机系统10由系统板12和处理器组合体14组成。处理器组合体包括处理器部分16与通过局部总线连接器22连接到处理器局部总线20的基础部分18。处理器部分16操作频率为50MHE（兆赫-下同），基础部分18操作频率为40MIIE。
系统板12包括交错系统存储器24和26以及输入/输出（I/O）设备28。存储器24及26与处理器组合体14之间的通信由存储器总线30处理，而I/O设备28与处理器组合体14之间的通信由I/O总线32进行。I/O设备与存储器24及26之间的通信由I/O总线32、系统总线76、与存储器总线30处理。I/O总线32能够适合“微通道”（MICRO CHANNEL ）计算机结构。存储器总线30与I/O总线32通过处理器组合体连接器34连接到处理器组合体基础部分18。诸如存储器扩展设备等I/O设备可经由I/O总线32连接到计算机系统10上面。系统板12还包括计算机系统10在正常操作中可能用到的适当的视频线路，定时线路，键盘控制线路及中断线路（这些均未标出）。
处理器组合体14的处理器部分16包括中央处理器（CPU）38，在本较佳实施列中，该器件是来自Intel.Ine公司商标为i486的32位微处理器。处理器部分16还包括静态随机访问存储器（SRAM）40，超高速缓存器控制模块42，频率控制模块44，地址缓冲器46与数据缓冲器48。局部总线20包括数据信息通路50，地址信息通路 52和控制信息通路通路54，地址信息通路52和控制信息通路通路54。数据信息通路50设置在CPU38，SRAM40与数据缓冲器48之间。地址信息通路52设置在CPU38，超高速缓冲存储器控制模块42和地址缓冲器46之间。地址信息通路52设置在CPU38，超高速缓冲存储器控制模块42和地址缓冲器46之间。控制信息通路54设置在CPU38，超高速缓冲存储器控制模块42和频率控制模块44之间。另外，地址与控制信息通路设置在超高速缓冲存储器控制模块42与SRAM40之间。
通过在短期存储器中存储来自系统存储器24或26或来自I/O设备28上的扩展存储器的信息，SRAM40提供了一种超高速缓存功能。超高速缓冲存储器的控制模块42包括了存储存储器24与26的地址区的随机访问存储器（RAM）56。通过局部总线20，CPU38能够直接访问SRAM10中超高速缓存的信息。频率控制模块44使得50MHE的处理器部分16与40MHE的基础部分18的操作同步化并控制着缓冲器46与48的操作。于是，频率控制模块44决定了缓冲器46与48捕获信息的次数或者说在这些缓冲器中存储的信息被重写的次数。缓冲存储器46和48的配置使得来自存储器24与26的两个写入可以同时被存储在其中。缓冲器46和48是双向的，即它们可以锁存由CPU提供的信息以及向CPU提供的信息1。由于缓冲器46与48是双向的，故处理器组合体14的处理器部分16在标准的基本部分18不变的情况下却可以被替换或升级。
基本部分18包括存储器控制器58，直接存储访问（DMA）控制器60，中央仲裁控制点（CACP）线路62，总线接口单元64以及缓冲/纠错码（ECC）线路66。基本部分18还包括驱动线路68，只读存储器（ROM）70，自测线路72和缓冲器74。系统总线76包括数据信息通路78，与地址信息通路80及一个控制信息通路82。数据信息通路连接了缓冲器74与总线接口单元64;该通路还连接了总线接口单元64与DMA（直接存储器访问）控制器60及缓冲/ECC（纠错码）线路66;以及将缓冲/纠错码线路66与系统存储器24和26连接起来。地址信息通路与控制信息通路每一个都将存储控制器58与直接存储器访问控制器60及总线接口单元64连接起来，又将总线接口单元64与缓冲器74连接起来。
存储控制器58即常驻在CPU局部总线20又常驻在系统总线76，并通过存储器总线30向CPU38，DMA（直接存储访问）控制器60或总线接口单元64（代表一个I/O设备28）提供对系统存储器24和26的访问。存储控制器58通过存储器总线30向系统存储器24和26启动系统存储周期。在系统存储周期之中，或是CPU38，或是直接存储访问控制器60或是总线接口单元64（代表一个I/O设备28），通过存储控制器58具有对系统存储器24和26的访问。CPU38通过局部总线20，存储控制器58和存储器总线30与系统存储器通信，而直接存储访问控制器60或总线接口单元64（代表一个I/O设备28）是通过系统总线76，存储控制器58和存储器总线 30访问系统存储器的。
对于CPU38到I/O总线32的读或写周期，地址信息要对照系统存储器地址边界进行检验。如果地址信息与I/O扩展存储器的地址或I/O端口地址一致，则存储控制器58经由I/O总线32通过总线接口单元64用一个I/O设备28启动I/O存储周期或I/O端口周期。在CPU到I/O存储周期或I/O端口周期之中，提供给存储控制器58的地址通过位于系统总线76与I/O总线32之间的总线接口单元64从系统总线76传送到I/O总线32。包括了该地址所对应的扩展存储器的I/O设备28从I/O总线32接收到该存储器地址。直接存储访问控制器60和总线接口单元64控制着系统存储器24和26与结合到I/O设备28中去的扩展存储器之间的信息交换。直接存储访问控制器60还提供了处理器组合体14方面的三个功能。第一，该直接存储访问控制器60利用了一个小规模的计算机子系统控制模块（SCB）结构以配置直接存储访问器的通道，这就避免了需要应用程控的I/O以配置直接存储器访问通道。第二，直接存储访问控制器提供了一种缓冲功能以优化慢速的存储扩展装置与典型的较快速的系统存储器之间的传送。第三，直接存储访问控制器60提供了一个八通道，32位的直接系统存储访问功能。当提供直接系统存储访问功能时，直接存储访问控制器60可以在两种方式中的任一种进行操作。在第一种方式中，直接存储访问控制器60是以程控的I/O方式操作，这种方式下直接存储访问控制器在功能上是从属于 CPU38的。在第二种方式下，直接存储访问控制器60本身是作为系统总线的主导者而操作的，这时直接存储访问控制器60为I/O总线32进行仲裁并对其进行控制。在这第二种方式过程中，直接存储访问控制器60应用了先入先出（FIFO）寄存器线路。
中央仲裁控制点线路62的功能是作为对于直接存储访问控制器，I/O设备总线控制器与CPU（如果访问I/O设备）的仲裁程序。中央仲裁控制点线路62从直接存储访问控制器60，存储控制器58以及I/O设备接收仲裁控制信号，并确定那些设备可以控制I/O总线32以及特定设备保持对I/O总线控制的时间长度。
驱动程序线路68将控制信息和地址信息从存储控制器58提供给系统存储器24与26。驱动程序线路68驱动这些信息是基于构成系统存储器24与26的单列直插或存储器模块数的。于是，驱动程序线路68基于这些存储器的大小来改变提供给系统存储器24与26的控制信号强度和地址信息。
缓冲线路74起到了处理器组合体基础部分18与系统板12之间的放大与隔离的作用。缓冲线路74应用了缓冲器，这可以使得实时地捕捉到I/O总线32与总线接口单元64之间的边界信息。于是，如果计算机系统处于故障情况，缓冲线路74可由计算机维修人员访问以确定出现在连接器34处的有关系故障的信息。
只读存储器（ROM）70通过来自扩展存储器的最初放入系统存储器的数据在加电时对系统10进行配置。自测线路72连接到基础 部分18之中的多个单元之中，提供了多种自测功能。自测线路72访问缓冲线路74以确定故障条件是否存在，也可以在系统10加电时检测基础部分18的其他主要组成部分以确定系统是否可以进行操作。
见图2，该图为图1系统总线接口单元64的原理框图。总线接口单元64通过在系统总线76与I/O总线32之间设置双向高速接口而提供了本发明实现的基础。
总线接口单元64包括系统总线驱动/接收线路102，I/O总线驱/接收线路64和将它们之间作电连接的控制逻辑线路。驱动/接收线路102包括导引逻辑，该逻辑把从系统总线76接收到的信号导向到适当的总线接口单元控制逻辑线路并接收来自总线接口单元控制逻辑线路的信号将其导向系统总线76。I/O总线驱动/接收线路104包含导引逻辑，该逻辑把从I/O总线32收到的信号导向到适当的总线接口单元控制逻辑线路并接收来自总线接口单元逻辑线路的信号并将其导向I/O总线32。
总线接口单元控制逻辑线路包括系统总线到I/O总线的转换逻辑106，I/O总线到系统总线的转换逻辑108存储器地址比较逻辑110，错误校正支持逻辑112，和超高速缓冲存储器窥探逻辑114。程控I/O线路116也与系统驱动/接收线路102进行了电耦合。
系统总线到I/O总线转换逻辑106提供了直接存储访问控制器60或存储控制器58（代表CPU38）所需要的装置，该装置作为一种 系统总线控制器而访问I/O总线32并以此同作为I/O总线从属设备的I/O设备28进行通讯。转换逻辑106将系统总线76的控制、地址和数据线转换成I/O总线32的同类线。大部分控制信号和所有的地址信号是从系统总线76流向I/O总线32的，而数据信息流却是双向的。作为系统总线从属的逻辑线路是监测系统总线76并检测用于I/O总线32的周期的。在检测到那样一个周期时，系统总线从属逻辑将系统总线上的信号定时转换成I/O总线的定时，启动I/O总线32上的周期，等待该周期的完成并终止系统总线76上的周期。
I/O总线到系统总线转换逻辑108包括系统总线地址生成线路118，I/O总线预期地址生成线路120，系统总线控制器接口122，先入先出缓冲器124，I/O总线从属接口126以及总线到总线定步控制逻辑128。系统总线控制器接口122支持一个高性能的操作频率为40MHE（兆赫）的32位（4字节）i486脉冲规程。四、八及十六字节的数据传输以脉冲的方式进行，而一到四字节的数据传输以非脉冲的方式进行。I/O总线从属接口126监测I/O总线32上对于系统总线76上的从属设备所规定的操作，而略去对于I/O总线32规定的那些操作。所有被I/O总线从属接口126检取的周期均被送往先入先出缓冲器124及系统总线控制接口122。
I/O总线到系统总线转换逻辑108具有I/O设备28所需的作为一种I/O总线控制器的装置，用以访问系统总线76并以此向系统 存储器24及26读出或写入。在这些操作中的任一操作中，都有一个I/O设备控制着I/O总线。以I/O设备的速度运行的异步的I/O总线接口126，允许总线接口单元64作为在I/O总线32上的I/O设备控制器的从属设备将存储器地址译码并确定：为系统存储器24或26指定读周期还是写周期。同时，系统总线控制器接口122允许总线接口单元64作为系统总线74上的一个控制器进行操作。存储器控制器58（图1）的作用是作为总线接口单元64的一个从属设备，并且也向接口64提供了从系统存储器读出的数据或向系统存储器写入的数据。向系统存储器的读出或写入是通过先入先出缓冲器124来完成的，该缓冲器的框图在图3中表示出。
如图3所示，先入先出缓冲器124是一个双端口，异步，双向存储单元，该单元可进行系统总线76与I/O总线32之间的数据信息的暂时存储。先入先出缓冲器124包括四个十六字节缓冲器125A-125D以及先入先出控制线路123。该四个缓冲器125A-125D缓存出入于I/O总线控制器和系统总线从属设备的数据，从而使得I/O总线32与系统总线76的操作可同时进行。先入先出缓冲器124物理上是由两个三十二字节缓冲器（125A/125B与125C/125D）构成。系统总线控制器接口122与I/O总线从属接口126控制一个三十二字节缓冲器，而另一个三十二字节缓冲器向它们操作透明数据。这两个三十二字节缓冲器都是用于读写操作的。
先入先出缓冲器125A，125B，125C，125D每一个都具有一个地 址寄存区段，该区段或则物理上或则逻辑上分别与先入先出缓冲器相关联。当数据从I/O总线32传送到先入先出缓冲器125A时，如果数据地址是相邻接的，则数据将积累到16个字节的缓冲器被16个字节的数据充满为止。如果上由地址行为检测到非邻接地址，则先入先出缓冲器125A将所存储的数据传送到先入先出缓冲器125C，并同时先入先出缓冲器125B将开始从新的非邻接地址接收这一数据。先入先出缓冲器125B如同先入先出缓冲器125A所作的一样直至其由16字节数据充满为止，或另一非邻接地址检测到。先入先出缓冲器125B这时就将存储的数据传送到先入先出缓冲器125D，并且先入先出缓冲器125A重新开始存储数据;于是，可以存储最多到四组16字节非邻接地址的数据。
又因为具有两个并行的32字节的缓冲器，故数据的读和写可以在它们之间输换触发，于是提供了实质上是连续的读或写的功能。
而且在将这些32字节缓冲器分成两个16字节与其他I/O总线32或系统总线26耦合的缓冲器区段时，则存储缓冲器的数目可以增加而就出入存储寄存器的信号定时数据的电容负荷而言，对先入先出缓冲器的性能造成的冲击最小，能作到这一点是因为对于（并行）增加的每两个缓冲器只有一半的电容负荷加到每一总线的时钟信号负荷之中。
又因为在每一引线中串行地接有两个16字节缓冲器，一旦一个16字节缓冲器被数据充满，如象读操作那样，则数据即可被传送到 另一与之串行的16字节缓冲器上，而另一平行的引线正在积累数据。因而，不论在数据积累过程或数据从一个总线到另一总线传送的过程中都没有时间的损失。
先入先出缓冲器124操作的逻辑控制由先入先出控制线路123进行。
一个特定的I/O设备28可以以1或2或4字节（即8，16或32位）的带宽通过I/O总线向系统存储器24或26写入。在一个I/O设备28向系统存储器写入的过程中，写入数据的第一传送最初是存储在先入先出缓冲器125A或125B之中。I/O总线预期地址生成线路120计算下一个预期的或称为相邻接的地址。下一个相邻接的地址与相继的I/O地址对照核实以确认相继的传送数据是否是邻接的。如果是邻接的，则第二个字节或所写入数据的字节被送到同一先入先出缓冲器125A或125B。该先入先出缓冲器以每秒达40兆字节的异步速度从I/O总线32接收数据。
这一过程持续到缓冲器125A或125B被16字节的信息包充满或检测到非邻接的地址为止。在下一个时钟周期上，如果缓冲器125A是充满的，则缓冲器125A中的数据被传送到缓冲器125C。类似地，当缓冲器125B是充满的时，它的全部内容在一个单时钟周期内被传送到缓冲器125D。缓冲器125C与125D中存储的数据这时经过一个i486脉冲传送器以系统总线操作速度写入系统存储器。在I/O设备向系统存储器写入的过程中，先入先出缓冲器124的操 作如此交替地在缓冲器125A与125B之间不断地进行，每次将存储内容分别注入邻接的缓冲器125C或125D，同时另一缓冲器接收要写入系统存储器的数据。这些先入先出缓冲器124按如下方式对数据写入系统存储器的速度进行优化：（ⅰ）预定将要写入存储器的数据的下一个即将来临字节的地址以及（ⅱ）调节经系统总线76从先入先出缓冲器到系统存储器写入数据的最大速度。
从系统存储器向I/O设备28读取数据的过程中，先入先出缓冲器124按另外的方式操作。系统总线地址生成线路118应用初始的读出地址在缓冲器125C或125D中生成读出数据和累积数据的后继读出地址。因为系统总线支持带宽为16字节的传输，故系统总线控制器接口122可以预取16字节的邻接数据包并将其存储在缓冲器125C或125D之中而无须I/O总线32实际提供后继地址，这就减少了传输之间的等待时间。当缓冲器125C充满了预取数据时，该缓冲器就将其存储内容在一个时钟周期内传送给缓冲器125A。同样地，缓冲器125D当其充满时就将数据注入缓冲器125B。在缓冲器125A和125B中的数据这时可由一个特定的I/O设备，控制器以1、2或4字节的带宽被读取。这样，系统总线地址生成线路118是作为一个递增记数器操作的，这种操作直到由I/O控制设备发出停止预取数据指令为止。
总线到点线的定步控制逻辑128产生一种用于高速I/O设备的对系统存储器的较快速的访问。通过允许I/O设备在的I/O总线的 32的控制中，在由较快速设备传输数据过程中不中断地访问系统存储器，总线到总线空步控制逻辑128可以超越正常存储控制仲裁模式，其中的较快速设备需要多周期而不是在I/O设备与CPU之间交替地对存储控制器58进行访问。于是，即使诸如CPU这样的局部设备在I/O设备的一个多周期传输过程中有一个对存储器总线控制的待决请求，总线到总线空步控制逻辑128也将允许I/O设备对存储总线的继续控制。
程控的I/O线路116是包括了总线接口单元64内所有可编程的寄存器的总线接口单元64的那部分。（寄存器具有的与此相关的位以确定一个特定的寄存器是现用的还是非现用的。这些寄存器特别决定了总线接口单元64所响应的系统存储器与扩展存储器的地址区域，可超高速缓存器或不可超高速缓存器的扩展存储器地址，系统存储器或超高速缓冲存储器地址区域，以及是否奇偶校验及差错校验由总线接口单元支持。于是，程控I/O线路116为总线接口单元64识别了其所处的环境及配置的选择。程腔I/O线路116中的寄存器不能直接通过I/O总线被程控。因而为给系统10编程，用户必须访问一个I/O设备，该设备能够在CPU级上通过系统总线对该程控I/O线路116通信。
存储地址比较逻辑110确定一个存储地址是否对应系统存储器或对应与I/O总线32藕合的位于I/O设备28上的扩展的存储器。因为系统存储器以及扩展存储器可能在非邻接的地址模块中，因而 存储器地址比较逻辑110包含了多个比较器，这些比较器由来自程控I/O线路116的寄存器中的信息加载从而指示出哪些边界对应着哪些存储器。由存储地址比较逻辑对一特定的存储地址与边界信息进行了比较之后，总线接口单元就准备由此作出反庆。例如，如果一控制着I/O总线32的I/O设备正在向扩展存储器读出或写入，则总线接口线路就不必将此地址传给存储控制器58，从而节省了时间和存储带宽。
错误校正支持逻辑112允许即使在检测到数据奇偶错误的情形下，系统10继续运行。在I/O设备28对系统存储器24或26作任何读或写访问时，都要作数据的奇偶校验。支持逻辑112与程控I/O线路116中的一个寄存器交互以捕获检测到奇偶错误的地址和时间。该寄存器中的内容可由适当的系统软件作出决定。例如，CPU38可被程控了正在任何时候检测到奇偶错误时可作出高级中断而从寄存器中拉出该地址。这时CPU根据系统软件的指令能够决定系统是否继续运行或只是终止识别奇偶错误源的操作。
超高速缓存窥探逻辑114可使得总线接口单元64监测I/O总线32是否发生任何经过I/O总线32由一个I/O设备向扩展存储器的写入。窥探逻辑首先确定是否在静态随机存储器40中可超高速缓存的扩展存储器中发生了向扩展存储器的写入。如写入不是发生可超高速缓存的扩展存储器中，那么就不存在发生破坏被超高速缓存的数据的危险。但是，如果一个肯定的比较指出写入是发生在不超高 速缓存的扩展存储器之中，则一个超高速缓存无效周期经系统总线76被启动。于是CPU得到指令，将静态随机存储器40中相应的地址废弃。超高速缓存窥探逻辑114提供了存储正比较地址的装置，使得I/O总线的窥探可以在第一个正比较检测之后连续地立刻地进行，于是允许连续地监测I/O总线32。
本发明广泛地涉及了如上所述的总线接口单元64，并特别涉及了系统总线仲裁控制逻辑130（图5），该控制逻辑包含在位于计算机系统10的系统总线76与输入/输出总线32之间的总线接口单元64之中。仲裁控制逻辑与在仲裁周期和授予周期之间的交替的中央仲裁控制点（CACP）线路62相互作用。中央仲裁控制点线路62的操作在以下共同未决的美国专利申请中进行了描述：序号07/777，777;申请日期1991年10月15日;标题为“利用仲裁保持控制总线分配”。总线接口单元64中，的仲裁控制逻辑130改进了双总线结构计算机系统的性能，这是由于该控制逻辑允许中央仲裁控制点线路62的仲裁周期CPU38或I/O设备28的存储读和写周期上。
图4表示了I/O总线32，系统总线76，中央仲裁控制点线路62与总线接口单元64的系统互连。
多路传输请求线144提供的装置使得已控制了I/O总线32的I/O设备32指明它可以通过I/O总线32进行不只数据的一种传输。中央仲裁控制点对此请求的反应是保持I/O总线32于授权的方式供I/O设备之有直至所有经I/O总线32的多路数据传输均已完 成为止。在经I/O总线完成了多路传输时，I/O设备释放线144和中央仲裁控制点线路62确定I/O设备脱离I/O总线32并开始下一个仲裁周期132。如以下将要说明的，总线接口单元64中的仲裁控制130向总线接口单元64提供了中央仲裁控制点越权信号146以防止当通过系统I/O总线出现动作时中央仲裁控制点线路不至再进入授权方式。只有当中央仲裁控制点越权信号146被驱除而不再起作用，中央仲裁控制点线路62才能进入下一个授权周期。
仲裁控制逻辑130在三种预定的条件下操作。在第一种条件下，控制了I/O总线32的一个I/O设备向系统存储器24和26经I/O总线32和系统总线76写入数据的一个多路传输。在第二种条件下，控制了I/O总线32的一个I/O设备经I/O和系统总线从系统存储器24和26中读出一数据多路传输。在第三种条件下，诸如CPU38这样的控制着系统总线76的系统设备将数据写入作为I/O总线32上的从属设备的一个I/O设备。在这三个特定操作的每一种之中，由中央仲裁控制点线路62所作的仲裁在该操作已完成之前都是可以继续进行的，从而可以同时进行中央仲裁控制线路62对I/O总线的仲裁以及完成该特定操作。
现对仲裁控制逻辑130进行操作的三种条件的每一种将作更详细的解释。在第一种条件下，一个I/O设备28要向系统存储器24和26写入数据。完成了仲裁周期之后，中央仲裁控制点线路62（通过总线接口单元64）将I/O总线32（与系统总线76的控制权授予I/O 设备28。该I/O设备向系统存储器24与26启动暂存于先入先出缓冲器125A和/或125B的一个或多个写周期。由于I/O设备28可能在任何时刻释放对I/O总线32的控制。故总线接口单元，能够包含仍需从缓冲器125A和/或125B写入缓冲器125C和/或125D以及写入系统存储器24与26的被缓存的数据。
虽然I/O设备28可能释放对I/O总线32的控制，但该设备通过总线接口单元64必须保持对系统总线76的控制以完成缓存数据通过系统总76向系统存储器24和26的写传输。总线接口单元中的仲裁控制逻辑130识别这一条件并向中央仲裁控制点线路62启动中央仲裁控制点越权信号146，请求它保留对系统总线76的控制（通过总线接口单元64）。因而，中央仲裁控制点线路62开始仲裁周期而此同时缓存在先入先出缓冲器124中的写入数据从I/O设备则被传输到系统存储器24与26。只要仲裁控制逻辑130继续保持中央仲裁控制点的越权信号146，则中央仲裁控制点线路62将不会让另一个I/O设备访问系统总线76。这种情形持续到缓存写数据向系统存储器最后的传输作完为止。此后，仲裁控制逻辑130将释放中央仲裁控制点的越权信号146，这将使得中央仲裁控制点线路62完成仲裁并将I/O总线授予一个新的I/O设备28。这就避免了系统总线76上发生竞争操作。只有当中央仲裁控制点线路62处于授权方式时，控制着I/O总线32的I/O设备才能在I/O总线上启动各周期。
总线接口单元64中的仲裁控制逻辑130操作的第二种条件出现在I/O设备28需要从系统存储器24与26中读取数据时。完成了一个仲裁周期之后，中央仲裁控制点线路62将I/O总线32（与系统总线76的控制通过总线接口单元64）授予I/O设备28。该I/O设备28向系统存储器24和26启动一个或多个读周期。先入先出缓冲器125C与/或125D连续不断地按上述有关先入先出（FIFO）缓冲器124的说明中所描述的方式被预取数据填充。一旦I/O设备28从先入先出缓冲器125AD与/或125B读完数据的最后一个字节，该设备将释放对I/O总线32的控制，于是预取进入缓冲器125C与125D的数据也就不需要了。于是，先入先出缓冲器124必须请零，以便有效地请除这不需要的数据。
虽然I/O设备28可能随时释放对I/O总线32的控制，但它必须保持对系统点线76的控制（通过总线接口单元64）直到存储控制器58指明它已完成从系统存储器24与26到总线接口单元64的数据的当前传输。总线接口单元中的仲裁控制逻辑130识别这一条件并向中央仲裁控制点线路62启动中央仲裁控制点越权信号146请求它保持对系统点线76的控制（通过总线接口单元64），直到最后一个预取操作完成以及先入先出缓冲器124被置零为止。从而，中央仲裁控制点线路62开始I/O总线32上一个新的仲裁周期，与此同时，总线接口单元64完成经系统总线76从系统存储器中来的最后的预取操作而后将先入先出缓冲器124置零。只要仲裁控制逻辑 130继续使得中央仲裁控制点越权信号146有效，中央仲裁控制点线路62就不会将对于系统总线76的访问授权给另一个I/O设备28。这种情形一直存在直到预取和置零操作经系统总线完成，此后仲裁控制逻辑130将释放中央仲裁控制点越权信号146，如此使得中央仲裁控制点62完成仲裁并将I/O总线32授权给一个新的I/O设备28。这就避免了系统总线76上的竞争操作。
总线接口单元中的仲裁控制逻辑130操作的第三种条件出现在当诸如CPU38这样一个系统设备处于对系统总线76的控制并希望向作为I/O总线32的从属设备的一个I/O设备28写入数据时。在完成仲裁周期之后，中央仲裁控制点线路62将系统总线76（和I/O总线32通过总线接口单元65）的控制授权给系统设备，该设备通过系统总线到I/O总线的转换逻辑106而向I/O设备28启动其写周期。
系统总线到I/O总线的转换逻辑106提供了一个缓冲器（未表示出），指令要从诸如CPU38这样的一个系统设备写入到I/O从属设备上的扩展存储器中的数据而在被写入I/O从属设备之前要暂存在这一缓训器之中。数据的最后传输被缓存于转换逻辑106中之后，系统总线76就不再需要了。CPU38指明它与总线接口单元64一样同系统总线76已无关系，但仲裁控制逻辑130将启动中央仲裁控制点越权信号146以通知中央仲裁控制点62使之需要保持对I/O总线32的控制。在这一时刻，即使转换逻辑106中缓存的数据仍 必须经I/O总线32向I/O设备写入，中央仲裁控制点线路62也可以进入关于I/O总线32的仲裁。这一情况这所以成为可能是因为，与I/O设备不同，不论在中央仲裁控制点线路62的仲裁还是授权方式之中，CPU38均能向一I/O设备写入。
因而，当缓存在转换逻辑106之中的数据写入I/O设备的同时中央仲裁控制点线路62导通了仲裁周期，此后，仲裁控制逻辑130将释放中央仲裁控制点越权信号146，这就使得中央仲裁控制点62完成仲裁并向一个新的I/O设备28授权I/O总线32。这就避免了I/O总线上的CPU38与I/O设备的竞争操作。
图6中表示了总线接口单元64中仲裁控制逻辑130的一个实施例。该仲裁控制逻辑130是通过植入总线接口单元64的硬件的算法来实现的。仲裁控制逻辑130包括与（AND）门148以及位置-请求（S-R）锁存器150和152。如上所述，当控制着I/O总线32的一个I/O设备通过I/O和系统总线32，76向系统存储器24和26读取或写入数据的一个多路传输时，中央仲裁控制点越权信号146由仲裁控制逻辑130输出。中央仲裁控制点越权信号146是负操作的。因而，在一个I/O设备从系统存储器24与26读出过程中，数据是从系统存储器被预取到先入先出缓存器124的，并且读出预取开始线154被驱动为高电位（HIGH），将锁存器150置“1”。锁存器150的补输出156变成低电位（LOW），就将中央仲裁控制点越权信号146释放，并在数据经系统总线76被预取时，防止中央仲裁控制 点线路62执行其下一个授权周期。I/O设备（通过总线接口单元64）保持对系统总线的控制直到读出预取操作完成为止。当读出预取操作完成时，线158被驱动成高电位，锁存器150置“0”并释放中央仲裁控制点越权信号146。此时已进入仲裁方式的中央仲裁控制点线路62被允许进入下一轮授权方式。
当一个I/O设备向系统存储器24和26写入时，数据首先被写入先入先出缓冲器124且系统存储器的写入线160被驱动为高电位（HIGH），于是将锁存器152置“1”。锁存器152的补输出的162成为低电位（LOW），启动中央仲裁控制点越权信号146，并在数据从先入先出缓存器124经系统总线76被写入系统存储器过程中，防止中央仲裁控制点线路62进入其下一个授权周期。I/O设备保持对系统总线的控制（通过总线接口单元64）直到向系统存储器的写入完成为止。但是I/O总线也可以由中央仲裁控制点线路62同时用于仲裁过程。中央仲裁控制点越权信号146防止中央仲裁控制点线路再进入授权方式。在完成了写操作时，先入先出缓冲器124中的所有缓冲器将成为空的，于是驱动线164成高电位（HIGH）并将锁存器152置“0”。中央仲裁控制点越权信号146将被释放，使得中央仲裁控制点线路62进入授权方式。
当一个系统设备（例如CPU38）向一个I/O设备28写入时，数据暂存于由I/O总线转换逻辑106所提供的一个缓冲器之中。当存储数据时，I/O总线转换逻辑106将驱动中央处理器标称周期信号 166成低电位，从而启动中央仲裁控制点越权信号146，并通知系统总线76写周期已经完成。这就使得妆I/O总线转换逻辑106完成缓存数据向I/O设备28的写入时，在系统总线76上出现了附加的操作。当完成向I/O设备28的写操作时，I/O总线转换逻辑106将驱动CPU标称，周期信号166成高电位，电此释放了中央仲裁控制点越权信号146，这就使得中央仲裁控制点62完成仲裁并将I/O总线授权给一个新的I/O设备28。
以上对于具有双总线结构的计算机说明了一种总线控制逻辑系统的较佳实施例。在考虑上述说明的同时，应该明白，这一说明仅仅是以例子的方式作出的，而本发明是不限于此间所述的特别的实施例的。在不偏离如下权利要求中本发明的实质精神的情况下，各种重新的安排，修改和替换都是能够实现的。
下列美国专利申请如果已经完全发表，在此一并作为对照文献：
·申请号815，992，申请日期19921月2日。
标题“具有双总线结构的计算机系统的总线控制逻辑”
·申请号816，184，申请日期1992年1月2日。
标题“奇偶错误的检测及恢复
·申请号816，204，申请日期1992年1月2日。
标题“超高速缓冲存储器窥探与数据无效技术”
·申请号816，203，申请日期1992年1月2日。
标题“具有双总线结构的计算机系统的总线接口逻辑
·申请号816，691。申请日期1992年1月2日
标题“总线接口单元的比向数据存储设备”
·申请号816，693。申请日期1992年1月2日
标题“控制总线操作速度的总线接口”
·申请号816，698。申请日期1992年1月2日
标题“确定总线到总线接口地址位置的方法和设备”

Claims (16)

1、一种计算机系统，它包括：
系统存储器；
一个存储控制器，该控制器用于控制对系统存储器的访问，上述系统存储器与该存储控制器由一存储总线连接；
一个中央处理器，该处理器与上述存储控制器有电连接，该中央处理器能够通过上述存储器总线向上述系统存储器读和写数据；以及
一个总线接口单元，该单元由一系统总线电连接到上述存储控制器且由一输入/输出总线连接到多个输入/输出设备上，上述输入/输出设备能够通过上述输入/输出总线启动读和写操作，上述总线接口单元能够检测到什么时候上述输入/输出设备之一通过上述输入/输出总线已完成一个读或写操作，上述总线接口单元包含一个缓冲器线路，通过上述总线接口单元在上述系统总线与上述输入/输出总线之间所传输的读和写数据在传输的过程中是暂时存储在该缓冲器线路中的；上述计算机系统具有以下特征：
一个位于上述系统总线上的中央仲裁控制点，它逐次地进行以下操作：(i)仲裁周期，在此周期里，上述中央仲裁控制器在上述多个输入/输出设备与上述多输入/输出设备与上述中央处理器之间操作出仲裁以决定上述诸输入/输出设备或上述中央处理器之中那一个应该被授权对上述输入/输出总线进行控制；以及(ii)授权周期，在此周期里，上述中央仲裁控制器授权对上述输入/输出总线的控制并扩充对上述系统总线的控制到上述输入/输出设备之上或者上述中央处理器；上述中央仲裁控制点至少部分地受到仲裁控制逻辑的控制，该控制逻辑响应一组预定的操作条件；与此相关，允许数据传输操作与中央仲裁控制点的操作同时发生。
2、权利要求（1）的计算机系统，其特征为：上述仲裁控制逻辑是由建立在上述总线接口单元中硬件里的算法来实现的。
3、权利要求（1）中的计算机系统，其特征为：上述预定操作条件之一出现在当上述输入/输出设备之一经上述输入/输出总线和上述系统总线从系统存储器读取数据的时候。
4、权利要求（1）中的计算机系统，其特征为：上述预定操作条件之一出现在当上述输入/输出设备之一经上述输入/输出总线和上述系统总线向系统存储器写入数据的时候。
5、权利要求（1）中的计算机系统，其特征为：上述预定操作条件之上出现在当上述中央处理器向作为输入/输出总线上的从属设备的上述输入/输出设备之一写入数据的时候。
6、权利要求（1）中的计算机系统，其特征为：上述总线接口单元包括了一个双端口、异步、双向的存储单元，该存储单元在上述系统总线与上述这输入/输出总线之间提供了数据信息的暂时存储。
7、权利要求（3）的计算机系统，其特征为：上述存储单元包含了至少两对十六字节的缓冲器，上述两对缓冲器都既用于读操作也用于写操作。
8、权利要求（4）的计算机系统，其特征为：上述存储单元包含了至少两对十六字节缓冲器，上述两对缓冲器都既用于读操作也用于写操作。
9、权利要求（1）的计算机系统，其特征为：上述系统总线支持以直到十六字节带宽在上述总线接口单元与上述系统存储器之间的读或写数据的脉冲传输，又此间上述输入/输出总线以一、二或四字节的带宽支持在上述输入/输出设备和上述总线接口单元之间的读或写数据的传输。
10、计算机系统中输入/输出设备与每一个中央处理器之间的一种仲裁方法，该方法以下述步骤为特征：
提供系统存储器和一个用于控制向系统存储器访问的存储控制器，该系统存储器与该存储控制器由一存储总线连接;
提供与上述存储控制器有电连接的中央处理器，该中央处理器能够通过上述存储总线向上述系统存储器读和写数据;
提供一种总线接口单元，该单元由一系统总线与上述存储控制器电连接而且由一输入/输出总线与多个输入/输出设备电连接，上述输入/输出设备能够通过上述输入/输出总线启动读和写操作，上述总线接口单元能够检测什么时候上述输入/输出设备之一通过上述输入/输出总线已经完成了读或写操作，上述总线接口单元包含了一个缓冲线路，在该缓冲线路中，上述系统总线与上述输入/输出总线之间通过上述总线接口单元所传输的读和写数据在传输过程中被暂时存储;
提供在上述系统总线上的一个中仲裁控制点，该控制点逐次地作以下操作（ⅰ）仲裁周期，在该周期中，上述中央仲裁控制器在上述多个输入/输出设备与上述中央处理器之间作出仲裁以确定上述多个输入/输出设备或上述中央处理器中那一个应该被授权控制上述输入/输出总线;以及（ⅱ）授权周期，在此周期中，上述中央仲裁控制器授予对上述输入/输出总线的控制权并将对上述系统总线的控制扩充到上述输入/输出设备之一或上述中央处理器;
至少是部分地通过响应一组预定操作条件的仲裁，控制逻辑来控制上述中央仲裁控制点;
由此，传输数据与中央仲裁同时进行。
11、权利要求（10）的方法，其特征在于：
上述系统总线以直到十六字节的带宽在上述总线接口单元与上述系统存储器之间传输读或写数据，并且此间上述输入/输出总线以一，二或四字节的带宽在上述输入/输出设备和上述总线接口单元之间传输读或写数据。
12、权利要求（10）的方法，其特征在于：
上述总线接口单元包括了一个双端口，异步，双向存储单元，该单元暂时存储上述系统总线和上述输入/输出总线之间传输的数据信息。
13、权利要求（12）的方法，其特征在于：
上述存储单元包含了至少两对十六字节缓冲器，该两对缓冲器都是既用于读操作也用于写操作。
14、权利要求（12）的方法，其特征在于：
上述预定的操作条件系列之一出现在当上述输入/输出设备之一通过上述输入/输出总线和上述系统总线从系统存储器中读取数据时。
15、权利要求（12）的计算机系统，其特征在于：
上述预定的操作条件系列之一出现在当上述输入/输出设备之一通过上述输入/输出总线和上述系统总线向系统存储器写数据时。
16、权利要求（12）的计算机系统，其特征在于：
上述预定的操作条件系列之一发现在当上述中央处理器向作为输入/输出总线的从属设备的输入/输出设备之一写入数据时。
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TW (1) TW288123B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1322437C (zh) * 2003-10-24 2007-06-20 旺玖科技股份有限公司 用于供多主机存取储存媒体的多主机存取装置

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768548A (en) * 1992-04-15 1998-06-16 Intel Corporation Bus bridge for responding to received first write command by storing data and for responding to received second write command by transferring the stored data
US5467295A (en) * 1992-04-30 1995-11-14 Intel Corporation Bus arbitration with master unit controlling bus and locking a slave unit that can relinquish bus for other masters while maintaining lock on slave unit
JP2531903B2 (ja) * 1992-06-22 1996-09-04 インターナショナル・ビジネス・マシーンズ・コーポレイション コンピュ―タ・システムおよびシステム拡張装置
US5335326A (en) * 1992-10-01 1994-08-02 Xerox Corporation Multichannel FIFO device channel sequencer
US5450547A (en) * 1992-10-01 1995-09-12 Xerox Corporation Bus interface using pending channel information stored in single circular queue for controlling channels of data transfer within multiple FIFO devices
US5495585A (en) * 1992-10-16 1996-02-27 Unisys Corporation Programmable timing logic system for dual bus interface
TW276312B (zh) * 1992-10-20 1996-05-21 Cirrlis Logic Inc
US5535414A (en) * 1992-11-13 1996-07-09 International Business Machines Corporation Secondary data transfer mechanism between coprocessor and memory in multi-processor computer system
US5799205A (en) * 1992-11-13 1998-08-25 Mannesmann Aktiengesellschaft Transfer system for data exchange using two active central processing units directly connected together parallel to serial system bus directly connecting CPUs to dispersed devices
EP0601715A1 (en) * 1992-12-11 1994-06-15 National Semiconductor Corporation Bus of CPU core optimized for accessing on-chip memory devices
US5386517A (en) * 1993-01-26 1995-01-31 Unisys Corporation Dual bus communication system connecting multiple processors to multiple I/O subsystems having a plurality of I/O devices with varying transfer speeds
CA2109043A1 (en) * 1993-01-29 1994-07-30 Charles R. Moore System and method for transferring data between multiple buses
US5511224A (en) * 1993-02-18 1996-04-23 Unisys Corporation Configurable network using dual system busses with common protocol compatible for store-through and non-store-through cache memories
US5528765A (en) * 1993-03-15 1996-06-18 R. C. Baker & Associates Ltd. SCSI bus extension system for controlling individual arbitration on interlinked SCSI bus segments
US5450551A (en) * 1993-05-28 1995-09-12 International Business Machines Corporation System direct memory access (DMA) support logic for PCI based computer system
US5396602A (en) * 1993-05-28 1995-03-07 International Business Machines Corp. Arbitration logic for multiple bus computer system
US5799161A (en) * 1993-06-25 1998-08-25 Intel Corporation Method and apparatus for concurrent data routing
US5708794A (en) * 1993-08-10 1998-01-13 Dell Usa, L.P. Multi-purpose usage of transaction backoff and bus architecture supporting same
US5771397A (en) * 1993-12-09 1998-06-23 Quantum Corporation SCSI disk drive disconnection/reconnection timing method for reducing bus utilization
US5666516A (en) * 1993-12-16 1997-09-09 International Business Machines Corporation Protected programmable memory cartridge having selective access circuitry
US5761450A (en) * 1994-02-24 1998-06-02 Intel Corporation Bus bridge circuit flushing buffer to a bus during one acquire/relinquish cycle by providing empty address indications
US5745732A (en) * 1994-11-15 1998-04-28 Cherukuri; Ravikrishna V. Computer system including system controller with a write buffer and plural read buffers for decoupled busses
US5623697A (en) * 1994-11-30 1997-04-22 International Business Machines Corporation Bridge between two buses of a computer system with a direct memory access controller having a high address extension and a high count extension
US5898857A (en) * 1994-12-13 1999-04-27 International Business Machines Corporation Method and system for interfacing an upgrade processor to a data processing system
US5603041A (en) * 1994-12-13 1997-02-11 International Business Machines Corporation Method and system for reading from a m-byte memory utilizing a processor having a n-byte data bus
US5625779A (en) * 1994-12-30 1997-04-29 Intel Corporation Arbitration signaling mechanism to prevent deadlock guarantee access latency, and guarantee acquisition latency for an expansion bridge
US6212589B1 (en) * 1995-01-27 2001-04-03 Intel Corporation System resource arbitration mechanism for a host bridge
US5687393A (en) * 1995-06-07 1997-11-11 International Business Machines Corporation System for controlling responses to requests over a data bus between a plurality of master controllers and a slave storage controller by inserting control characters
US5966715A (en) * 1995-12-29 1999-10-12 Csg Systems, Inc. Application and database security and integrity system and method
US5748968A (en) * 1996-01-05 1998-05-05 Cirrus Logic, Inc. Requesting device capable of canceling its memory access requests upon detecting other specific requesting devices simultaneously asserting access requests
US5774744A (en) * 1996-04-08 1998-06-30 Vlsi Technology, Inc. System using DMA and descriptor for implementing peripheral device bus mastering via a universal serial bus controller or an infrared data association controller
US5845151A (en) * 1996-04-08 1998-12-01 Vlsi Technology, Inc. System using descriptor and having hardware state machine coupled to DMA for implementing peripheral device bus mastering via USB controller or IrDA controller
US5752260A (en) * 1996-04-29 1998-05-12 International Business Machines Corporation High-speed, multiple-port, interleaved cache with arbitration of multiple access addresses
US6049847A (en) * 1996-09-16 2000-04-11 Corollary, Inc. System and method for maintaining memory coherency in a computer system having multiple system buses
US5897656A (en) * 1996-09-16 1999-04-27 Corollary, Inc. System and method for maintaining memory coherency in a computer system having multiple system buses
US5930483A (en) * 1996-12-09 1999-07-27 International Business Machines Corporation Method and apparatus for communications control on a small computer system interface
US6442632B1 (en) 1997-09-05 2002-08-27 Intel Corporation System resource arbitration mechanism for a host bridge
US6205500B1 (en) * 1997-09-24 2001-03-20 Compaq Computer Corp. System and method for electrically isolating a device from higher voltage devices
US6393508B2 (en) * 1997-09-30 2002-05-21 Texas Instruments Incorporated Method and apparatus for multiple tier intelligent bus arbitration on a PCI to PCI bridge
US6430641B1 (en) * 1999-05-04 2002-08-06 International Business Machines Corporation Methods, arbiters, and computer program products that can improve the performance of a pipelined dual bus data processing system
US6567871B2 (en) * 1999-07-26 2003-05-20 Intel Corporation Method and apparatus for repeating (extending) transactions on a bus without clock delay
US6693914B1 (en) * 1999-10-01 2004-02-17 Stmicroelectronics, Inc. Arbitration mechanism for packet transmission
KR100442440B1 (ko) * 2001-08-28 2004-07-30 엘지전자 주식회사 프로그램 로직을 이용한 메모리 액세스 제어방법 및 장치
US7095789B2 (en) 2004-01-28 2006-08-22 Rambus, Inc. Communication channel calibration for drift conditions
US7400670B2 (en) 2004-01-28 2008-07-15 Rambus, Inc. Periodic calibration for communication channels by drift tracking
US7158536B2 (en) * 2004-01-28 2007-01-02 Rambus Inc. Adaptive-allocation of I/O bandwidth using a configurable interconnect topology
US8422568B2 (en) 2004-01-28 2013-04-16 Rambus Inc. Communication channel calibration for drift conditions
US6961862B2 (en) 2004-03-17 2005-11-01 Rambus, Inc. Drift tracking feedback for communication channels
KR101480801B1 (ko) 2013-05-08 2015-01-12 한국화학연구원 이산화탄소 개질반응용 모노리스 촉매, 이의 제조방법 및 이를 이용한 합성가스의 제조방법
CN106155951B (zh) * 2015-03-30 2024-01-12 上海黄浦船用仪器有限公司 一种双总线仲裁控制系统及其应用
US10387259B2 (en) * 2015-06-26 2019-08-20 Intel Corporation Instant restart in non volatile system memory computing systems with embedded programmable data checking
KR102344032B1 (ko) * 2015-10-01 2021-12-28 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
CN105260331B (zh) * 2015-10-09 2018-08-28 天津国芯科技有限公司 一种双总线内存控制器
AU2020202306A1 (en) * 2019-04-02 2020-10-22 The Raymond Corporation Systems and methods for an arbitration controller to arbitrate multiple automation requests on a material handling device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4281381A (en) * 1979-05-14 1981-07-28 Bell Telephone Laboratories, Incorporated Distributed first-come first-served bus allocation apparatus
US4766536A (en) * 1984-04-19 1988-08-23 Rational Computer bus apparatus with distributed arbitration
US4703420A (en) * 1985-02-28 1987-10-27 International Business Machines Corporation System for arbitrating use of I/O bus by co-processor and higher priority I/O units in which co-processor automatically request bus access in anticipation of need
US4982321A (en) * 1987-10-23 1991-01-01 Honeywell Inc. Dual bus system
US5003465A (en) * 1988-06-27 1991-03-26 International Business Machines Corp. Method and apparatus for increasing system throughput via an input/output bus and enhancing address capability of a computer system during DMA read/write operations between a common memory and an input/output device
US5003463A (en) * 1988-06-30 1991-03-26 Wang Laboratories, Inc. Interface controller with first and second buffer storage area for receiving and transmitting data between I/O bus and high speed system bus
JP2545936B2 (ja) * 1988-07-18 1996-10-23 日本電気株式会社 バスインターフェースユニット
EP0375900A3 (en) * 1988-12-29 1991-09-18 International Business Machines Corporation Computer system
US5204951A (en) * 1989-10-02 1993-04-20 International Business Machines Corporation Apparatus and method for improving the communication efficiency between a host processor and peripheral devices connected by an scsi bus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1322437C (zh) * 2003-10-24 2007-06-20 旺玖科技股份有限公司 用于供多主机存取储存媒体的多主机存取装置

Also Published As

Publication number Publication date
SG42882A1 (en) 1997-10-17
JPH05242011A (ja) 1993-09-21
JP2642027B2 (ja) 1997-08-20
NZ245345A (en) 1995-07-26
KR960012660B1 (ko) 1996-09-23
CN1074049A (zh) 1993-07-07
KR930016885A (ko) 1993-08-30
AU2979492A (en) 1993-07-08
AU651747B2 (en) 1994-07-28
CA2080630A1 (en) 1993-07-03
US5265211A (en) 1993-11-23
TW288123B (zh) 1996-10-11
CA2080630C (en) 1996-10-22
EP0550223A3 (en) 1993-09-01
EP0550223A2 (en) 1993-07-07

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