JPH06333078A

JPH06333078A - データシンボル読み取り装置

Info

Publication number: JPH06333078A
Application number: JP6079394A
Authority: JP
Inventors: Nobuhiro Tani; 信博谷; Harumi Aoki; 晴美青木; Keiji Sawanobori; 啓治沢登
Original assignee: Asahi Kogaku Kogyo Co Ltd
Current assignee: Pentax Corp
Priority date: 1993-03-25
Filing date: 1994-03-24
Publication date: 1994-12-02

Abstract

(57)【要約】【構成】データシンボル読み取り装置１は、投光部４０
と、読み取り部４と、ＣＣＤ駆動回路６と、同期信号発
生回路７と、増幅回路８と、Ａ／Ｄ変換器９と、２値化
回路１０と、シリアル／パラレル変換回路１１と、メイ
ンメモリー１２と、不揮発性メモリー１３と、メモリー
制御回路１４と、制御手段１５と、通信用ドライバー１
６とを有する。ＣＣＤ４３からの画像信号は増幅回路８
で増幅された後、Ａ／Ｄ変換器９でデジタル化され、２
値化回路１０で２値化され、シリアル／パラレル変換回
路１１でｎビットのデータに変換されて、メインメモリ
ー１２に格納される。このとき、メモリー制御回路１４
は、読み取り部４での受光領域がそのままメインメモリ
ー１２上の画像データ記憶領域に対応するよう、書き込
みアドレスを指定する。【効果】データシンボルの読み取りを容易にかつ高速で
行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２次元のデータシンボ
ルを読み取るデータシンボル読み取り装置に関する。

【０００２】

【従来の技術】今日、例えばＰＯＳシステム等に適用す
るために、商品情報をバーコード化し、バーコードリー
ダーにより読み取る方法、装置が普及している。しかし
ながら、バーコードは、バーの配列方向にレーザー光に
よる走査を行って１次元的に読み取るものであり、情報
量に限界がある。

【０００３】そこで、近年、より多くの情報を担持し得
るものとして、例えば白黒のモザイクパターンが２次元
的に配列された２次元データシンボルが開発されている
が、この２次元データシンボルを読み取る装置、特にエ
リアセンサーを用いた装置はほとんどなく、従って、こ
のようなデータシンボル読み取り装置の開発が望まれて
いる。

【０００４】

【発明が解決しようとする課題】本発明の目的は、２次
元データシンボルを簡易な構成で容易かつ正確に読み取
ることができるデータシンボル読み取り装置を提供する
ことにある。

【０００５】

【課題を解決するための手段】このような目的は、下記
（１）〜（７）の本発明により達成される。

【０００６】（１）２次元のデータシンボルを読み取
るデータシンボル読み取り装置であって、前記データシ
ンボルの読み取り領域からの入射光を受光して光電変換
する読み取り部と、前記読み取り部からの画像信号を２
値化する２値化回路と、２値化されたデータを格納する
メモリーと、該メモリーへのデータの書き込みおよび読
み出しを行うメモリー制御回路と、同期信号発生回路と
を有し、前記メモリー制御回路は、前記読み取り部での
受光領域がそのまま前記メモリー上の画像データ記憶領
域に対応するように、前記同期信号発生回路からの同期
信号に基づいてデータの書き込みを行うよう制御するこ
とを特徴とするデータシンボル読み取り装置。

【０００７】（２）前記読み取り部からの画像信号を
Ａ／Ｄ変換器によりｍビット（ただしｍは２以上の整
数）のデジタル信号に変換した後、前記２値化回路によ
り２値化する上記（１）に記載のデータシンボル読み取
り装置。

【０００８】（３）前記２値化回路は、不揮発性メモ
リーに予め記憶されているしきい値データに基づいて、
画像信号を２値化する上記（１）または（２）に記載の
データシンボル読み取り装置。

【０００９】（４）１画面分の画像信号の２値化デー
タを前記メモリー上の複数の領域に分けて格納する上記
（１）ないし（３）のいずれかに記載のデータシンボル
読み取り装置。

【００１０】（５）前記同期信号は、水平同期信号お
よび垂直同期信号であり、これらの信号に同期して前記
メモリー制御回路が作動する上記（１）ないし（４）の
いずれかに記載のデータシンボル読み取り装置。

【００１１】（６）前記読み取り領域へ投光する投光
部を有し、この投光部が前記読み取り部と一体化されて
いる上記（１）ないし（５）のいずれかに記載のデータ
シンボル読み取り装置。

【００１２】（７）前記メモリーに格納された２値化
データを読み出し、デコードして出力する機能を有する
上記（１）ないし（６）のいずれかに記載のデータシン
ボル読み取り装置。

【００１３】

【実施例】以下、本発明のデータシンボル読み取り装置
を添付図面に示す好適実施例に基づき詳細に説明する。

【００１４】図１は、本発明のデータシンボル読み取り
装置の構成例を模式的に示す断面側面図である。同図に
示すように、本発明のデータシンボル読み取り装置１
は、ケーシング２を有し、このケーシング２内には、投
光部４０と、データシンボル３８を読み取る読み取り部
４とが、一体化された状態で設置されている。

【００１５】投光部４０は、１対の光源４１と、両光源
４１を点灯する光源駆動回路４２とで構成されている。
光源４１としては、例えばＬＥＤのような発光素子、ハ
ロゲンランプ、半導体レーザー等を用いることができ
る。なお、本発明では、前記１対の光源４１に限定され
ず、単一の光源を用いてもよい。

【００１６】両光源４１の間には、エリアセンサーであ
るＣＣＤ（charge coupled device）４３と、このＣＣ
Ｄ４３へ後述するシンボル読み取り領域３６での反射光
を結像するように導く光学系４４とで構成される読み取
り部４が設置されている。ＣＣＤ４３では、多数の画素
が行列状に配置され、各画素のそれぞれが受光した光の
光量に応じた電荷を蓄積し、この電荷を所定時に順次転
送するように構成されている。この転送された電荷は、
読み取られた画像の画像信号を構成する。

【００１７】なお、本実施例においては、ＣＣＤ４３
は、データシンボル３８の各部の明度（輝度）を検出し
得るものであればよいが、読み取るデータシンボルの構
成によっては、カラー画像用のＣＣＤ４３を用いること
もできる。

【００１８】また、光学系４４は、各種レンズ、プリズ
ム、フィルター、ミラー等の光学部品を所望に組み合わ
せて構成される。

【００１９】このような投光部４０および読み取り部４
においては、光源駆動回路４２により両光源４１が点灯
し、両光源４１から発せられた光は、シンボル読み取り
領域３６に照射され、その反射光が光学系を介してＣＣ
Ｄ４３の受光面上に結像され、この受光光量に応じた画
像信号（アナログ信号）が出力される。

【００２０】なお、読み取り部４は、図示のごときシン
ボル読み取り領域３６からの反射光をＣＣＤ４３で受光
する構成のものに限定されず、この他、光源（投光部）
とＣＣＤとの間にシンボル読み取り領域が位置し、光源
から発せられた光がシンボル読み取り領域に照射され、
その透過光がＣＣＤの受光面上に結像するような構成で
あってもよい。

【００２１】また、本発明では、前述したような投光部
４０を有さないものでもよい。

【００２２】図２は、シンボル読み取り領域を示す平面
図である。同図に示すように、シンボル読み取り領域
（図中一点鎖線で示す）３６は、基準面（データシンボ
ル３８が位置する面）３７上において、投光部４０によ
る光の照射がなされ、かつその反射光を読み取り部４に
より受光し、データを読み取ることができる領域であ
る。

【００２３】図示の構成では、データシンボル（シンボ
ルコード）３８は、ｘ行×ｙ列（ｘ、ｙは２以上の整
数）に配列された黒色または白色（または透明）のモザ
イクで構成されている。このモザイクの黒色または白色
は、例えば２進法における０または１を表し、この組み
合わせにより所望の情報が特定される。なお、データシ
ンボル３８は、図示のような構成のものに限定されな
い。

【００２４】また、ケーシング２内には、読み取り部４
からの画像信号を処理する信号処理回路５が設けられて
いる。この信号処理回路５は、図３に示すＣＣＤ駆動回
路６、同期信号発生回路７、増幅回路８、Ａ／Ｄ変換器
９、２値化回路（コンパレータ）１０、シリアル／パラ
レル変換回路１１、メインメモリー１２、不揮発性メモ
リー（Ｅ² ＰＲＯＭ）１３、メモリー制御回路１４、制
御手段（ＣＰＵ）１５、通信用ドライバー１６およびこ
れらの接続ラインで構成されている。

【００２５】ケーシング２には、手で把持するために把
持部２ａが形成されており、この把持部２ａの図１中下
部には、トリガースイッチ３が設置されている。図示し
ないメインスイッチ（電源スイッチ）がオンの状態で、
把持部２ａを手で把持し、その手の人差し指等で操作し
てトリガースイッチ３をオンすると、シンボル読み取り
領域３６にあるデータシンボル３８の読み取りが開始さ
れる。

【００２６】信号処理回路５にて処理された信号は、必
要なデータにデコードされた後、通信用ドライバー１６
により外部のインターフェースアダプタ２９へ出力さ
れ、さらにこのインターフェースアダプタ２９を介して
例えばパソコンやワークステーションのようなコンピュ
ータ３２に入力される。このようなコンピュータ３２に
おいては、入力されたデータの格納および集計等を行
う。

【００２７】また、ＣＣＤ４３から出力され、信号処理
回路５を経た画像信号は、外部のインターフェースアダ
プタ２９へ出力され、さらにこのインターフェースアダ
プタ２９にて所望の形態の信号に変換された後、モニタ
ー装置（ＣＲＴ）３３に入力される。これにより、読み
取り部４にて読み取られた画像をモニターすることがで
きる。

【００２８】なお、図１では、データシンボル読み取り
装置１としてハンディータイプのものを示しているが、
本発明はこのような形態のものに限定されず、例えば、
据置き型（固定式）のものであってもよい。

【００２９】次に、データシンボル読み取り装置１の回
路構成について説明する。

【００３０】図３は、データシンボル読み取り装置１の
回路構成の一例を示すブロック図である。同図に示すよ
うに、データシンボル読み取り装置１は、ＣＣＤ駆動回
路６と、同期信号発生回路７と、増幅回路８と、Ａ／Ｄ
変換器９と、コンパレータで構成される２値化回路１０
と、シリアル／パラレル変換回路１１と、メインメモリ
ー１２と、不揮発性メモリー１３と、メモリー制御回路
１４と、ＣＰＵ（central processing unit ）で構成さ
れる制御手段１５と、通信用ドライバー１６とを有し、
これらが所望に接続されている。また、制御手段１５に
は、光源駆動回路４２と、スイッチ回路１９と、ＬＣＤ
（liquid crystal display）のような表示部２０とが接
続されている。

【００３１】スイッチ回路１９には、前記トリガースイ
ッチ３の他、メインスイッチ（電源スイッチ）、後述す
るモード切り替えスイッチ、モニタースイッチ（ミュー
トスイッチ）、露出および入出力特性調整スイッチおよ
びフィールド／フレーム選択スイッチ等のうちの任意の
ものが必要に応じ接続されている。

【００３２】これらのうち、モード切り替えスイッチ
は、読み取り部４において実際に読み取りを行う読み取
りモードと、後述する基準画像信号によりテストを行う
テストモードとを選択するスイッチである。

【００３３】モニタースイッチは、モニター装置３３に
おいて、モニター画像を出力するモニタースルー出力モ
ードと、モニター画像を出力しないモニターカットモー
ドとを選択するスイッチである。

【００３４】露出および入出力特性調整スイッチは、デ
ータシンボル読み取り装置１が後述する露出調整手段や
入出力特性調整手段等を有し、装置１の外部より手動で
露出や入出力特性の設定を変更し得る構成の場合に、そ
の設定を変えるためのスイッチである。

【００３５】フィールド／フレーム選択スイッチは、画
像の形態としてフィールド画像とフレーム画像とを選択
するスイッチである。

【００３６】光源駆動回路４２は、光源４１に電力を供
給して点灯する回路であり、制御手段１５により制御さ
れる。スイッチ回路１９からメインスイッチ（またはト
リガースイッチ３）がオンである旨の信号が制御手段１
５へ入力されると、制御手段１５は、光源駆動回路４２
を作動させ、これにより光源４１が点灯する。ここで、
光源４１の点灯時間は、光源駆動回路４２または制御手
段１５により所望に設定されている。

【００３７】なお、前記スイッチ回路１９の制御を、例
えば、コンピュータ３２によりシリアル通信線等を通じ
て行うことも可能である。

【００３８】また、スイッチ回路１９からメインスイッ
チ（またはトリガースイッチ３）がオンである旨の信号
が制御手段１５へ入力されると、制御手段１５は、ＣＣ
Ｄ駆動回路６を作動させる。

【００３９】ＣＣＤ駆動回路６は、周波数が２・ｆ_CKの
クロック信号を発する水晶発振器６２を有しており、こ
のクロック信号から分周して得られた周波数がｆ_CKのク
ロック信号は、Ａ／Ｄ変換のタイミングを得るためにＡ
／Ｄ変換器９に入力されるとともに、同期信号発生回路
７に入力される。同期信号発生回路７では、このクロッ
ク信号に同期する水平同期信号（ＨＤ）および垂直同期
信号（ＶＤ）が生成され、これらの同期信号は、ＣＣＤ
駆動回路６に入力される。

【００４０】ＣＣＤ駆動回路６からＣＣＤ４３へは、ク
ロック信号（ｆ_CK）に基づいて生成されるＣＣＤ水平駆
動パルスと、水平同期信号（ＨＤ）および垂直同期信号
（ＶＤ）に基づいて生成されるＣＣＤ垂直駆動パルスと
が出力され、ＣＣＤ４３での電荷の蓄積および転送が制
御される。

【００４１】また、ＣＣＤ駆動回路６では、周波数が２
・ｆ_CKのクロック信号を分周して周波数がｆ_CK／８のク
ロック信号を生成し、さらにこの信号に水平同期信号
（ＨＤ）および垂直同期信号（ＶＤ）を複合した信号
（以下、複合クロック信号（ｆ_CL）という）をメモリー
制御回路１４および制御手段１５へそれぞれ送出する。

【００４２】メモリー制御回路１４は、アドレスカウン
タを有しており、このアドレスカウンタは、後述するデ
ータをメインメモリー１２へ書き込む際および読み出す
際のアドレスを決定する。この場合、後述するようにメ
インメモリー１２への書き込みは、前記複合クロック信
号（ｆ_CL）に基づいて行われる。

【００４３】制御手段１５は、アドレスカウンタを有し
ており、このアドレスカウンタは、前記複合クロック信
号（ｆ_CL）に基づいて、後述するしきい値データを不揮
発性メモリー１３へ書き込む際および読み出す際のアド
レスを決定する。なお、このアドレスカウンタによっ
て、前記メインメモリー１２に対するアドレスを必要に
応じて決定することもできる。

【００４４】また、同期信号発生回路７では、ＣＣＤ駆
動回路６からのクロック信号（ｆ_CK）に基づいて、読み
取り部４で読み取られた画像をモニター装置３３でモニ
ターするための同期信号（ＳＹＮＣ）（例えば、垂直同
期信号および水平同期信号のコンポジット信号）が生成
され、出力端子２１へ出力される。

【００４５】前述した読み取りモードにおいて、読み取
り部４のＣＣＤ４３から順次出力される画像信号（アナ
ログ信号）は、増幅回路８により増幅され、さらに、Ｃ
ＣＤ駆動回路６から出力されるクロック信号（ｆ_CK）に
基づいて作動するＡ／Ｄ変換器９にてデジタル信号（以
下、デジタル画像信号という）に変換される。このデジ
タル画像信号は、ｍビット（ただしｍは２以上の整数）
のデジタル信号である。本実施例では、８ビットの信号
とされ、そのデータは２５６段階の諧調を持つ。

【００４６】また、ＣＣＤ４３から出力され、増幅回路
８にて増幅された画像信号（アナログ信号）は、モニタ
ー信号として外部の出力端子２１へも出力される。

【００４７】Ａ／Ｄ変換器９より出力されたデジタル画
像信号は、２値化回路１０に入力される。一方、不揮発
性メモリー１３には、データシンボル３８の読み取りに
先立って、後述するしきい値データが格納されており、
このしきい値データが不揮発性メモリー１３より読み出
され、データバス１７および制御手段１５を経て２値化
回路１０に入力される。そして、２値化回路１０では、
デジタル画像信号がしきい値データと比較されて２値化
される。この場合、比較の容易性、正確性の理由から、
しきい値データはｍビットのデジタルデータであること
が好ましい。

【００４８】このように、Ａ／Ｄ変換器９により変換さ
れたｍビットのデジタル画像信号を２値化回路１０によ
り２値化するので、Ａ／Ｄ変換器により直接１ビットの
デジタル画像信号に変換し、これを２値化データとする
場合に比較して、より正確な２値化データ（１ビット）
が得られる。

【００４９】なお、本実施例では、不揮発性メモリー１
３として、Ｅ² ＰＲＯＭ（Electrically Erasable Prog
ramable Read Only Memory）を用いているが、本発明に
おいて、不揮発性メモリーとは、電源（メインスイッチ
等）を切っても記憶された内容が消えない記憶または記
録媒体のことであり、メモリー素子自体が不揮発性であ
るものと、メモリー素子（特に、低消費電力タイプのも
の）がバッテリーによりバックアップされているものと
が含まれる。また、不揮発性メモリーには、磁気記録媒
体、光記録媒体、光磁気記録媒体のごとき記録媒体も含
まれる。この場合、データシンボル３８の読み取りに際
しては、しきい値データの読み出し速度を速くするため
に、これらの記録媒体からしきい値データを通常のメモ
リー（図示せず）に一旦読み込み、このメモリーからし
きい値データを２値化回路１０へ送出するような構成と
することもできる。

【００５０】２値化回路１０より出力された２値化デー
タ（１ビット）は、シリアル／パラレル変換回路１１に
入力される。シリアル／パラレル変換回路１１では、ｎ
個（ただしｎは２以上の整数）の２値化データ（シリア
ルデータ）をまとめて、ｎビットのデータ（パラレルデ
ータ）に変換する。この場合、前記ｎは、制御手段（Ｃ
ＰＵ）１５のワード長（ビットレングス）に対応し、本
実施例では、ｎ＝８とされている。なお、本実施例で
は、ｎと前記ｍとが等しく、ｎ＝８としているが、ｎと
ｍとが異なるものであってもよい。

【００５１】メインメモリー１２は、ｎビットのデータ
を格納し得る構成のメモリー（例えば、８ビット×３２
Ｋ）であり、シリアル／パラレル変換回路１１にて変換
されたｎビットのデータは、データバス１７を介して、
メモリー制御回路１４に内蔵されたアドレスカウンタに
より定められる所定のアドレスに書き込まれて行く。

【００５２】なお、本発明では、１画面分の画像信号の
２値化データをメインメモリー１２上の１つの領域に格
納する場合（フィールド画像）または複数の領域に分け
て格納する場合（フレーム画像）のいずれでもよい。

【００５３】後者の場合、図１２に示すように、１画面
分のデータを１フレーム（２フィールド）で構成し、各
フィールド毎にメインメモリー１２の異なる領域１２
ａ、１２ｂに格納することができる。この場合、第１フ
ィールドと第２フィールドのデータは、例えば、同一画
像を２回撮像し、これらをそれぞれ第１フィールドおよ
び第２フィールドのデータとし、かつＣＣＤ４３上の画
素２行分で１走査線分のデータを構成し、第１フィール
ドと第２フィールドとでは、画素を１行づつずらしたデ
ータとする。

【００５４】以上のように、メインメモリー１２にフレ
ーム画像として格納する場合には、垂直方向の解像度を
高めることができる。

【００５５】なお、本実施例では、代表的に、前述した
フィールド／フレーム選択スイッチによりフレーム画像
を選択し、２フィールド分のデータを取り込んで画像処
理、デコード処理等を行う場合について説明するが、フ
ィールド／フレーム選択スイッチによりフィールド画像
を選択した場合には、いずれか一方のフィールドに対応
する信号のみを用いて処理するよう構成されているの
で、デコード処理等の高速化を図ることができる。

【００５６】１画面分（１フィールドまたは１フレー
ム）のデータが格納されたメインメモリー１２からは、
前記アドレスカウンタに指定されたアドレスに従ってデ
ータが順次読み出され、データバス１７を介して制御手
段１５に入力される。そして、この１画面分のデータに
対し、制御手段１５の演算部において、例えば輪郭検出
（データシンボル３８に関する情報のみの抽出）、ドロ
ップアウト補正、回転等の画像処理を行い、さらに、制
御手段１５に内蔵されるデコーダにて、データシンボル
３８の体系に応じたデータにデコードする。このデコー
ドされたデータは、通信用ドライバー１６を介して出力
端子２１に出力される。なお、通信用ドライバー１６と
しては、例えば、ＲＳ−２３２Ｃ方式によるものを用い
ることができる。

【００５７】スイッチ回路１９からモニタースイッチ
（図示せず）のモードに応じた信号が制御手段１５へ入
力されると、制御手段１５に内蔵されるミュート信号発
生回路より、モニター装置３３における読み取り領域の
モニターの可否を左右するミュート信号（ＨｉまたはＬ
ｏｗレベル）が出力端子２１に出力される。

【００５８】また、表示部２０の駆動は、制御手段１５
により制御されており、例えば、読み取りデータ（デコ
ード後）、ＮＧ／ＯＫ（後述するデータシンボル３８の
検知の確認）、日時、電源のオン／オフ、シャッター速
度等の露出情報、読み取り回数等の各種情報が必要に応
じて表示される。なお、このような表示部２０に表示す
る情報のうちの全部または一部をモニター装置３３に表
示する構成としてもよい。

【００５９】なお、トリガースイッチ３がオフの状態で
は、表示部２０には、上記情報のうち、例えば日時、電
源のオン／オフ、読み取り回数を表示する。

【００６０】データシンボル読み取り装置１の出力端子
２１は、インターフェースアダプタ２９の入力端子３０
とケーブル３４により接続されており、出力端子２１か
ら出力されるモニター信号、同期信号（ＳＹＮＣ）およ
びミュート信号は、ケーブル３４および入力端子３０を
介してインターフェースアダプタ２９に内蔵されている
エンコーダ３１に入力される。

【００６１】このエンコーダ３１では、入力されたモニ
ター信号と、同期信号（ＳＹＮＣ）とから、モニター装
置３３で再生可能な信号、例えばＮＴＳＣ方式のビデオ
信号を生成し、そのビデオ信号をミュート信号に基づい
てモニター装置３３へ出力する。例えば、ミュート信号
がＬｏｗレベルである場合には、ビデオ信号がモニター
装置３３へ出力され、モニター装置３３にシンボル読み
取り領域３６のモニター画像が写り、ミュート信号がＨ
ｉレベルである場合には、モニター信号によるビデオ信
号はモニター装置３３へ出力されず、モニター画像は写
らない。

【００６２】また、出力端子２１から出力されるデコー
ド済のデータは、ケーブル３４を介してインターフェー
スアダプタ２９に入力され、さらにインターフェースア
ダプタ２９とコンピュータ３２とを接続するケーブル３
５を介してコンピュータ３２に入力される。

【００６３】次に、データシンボル３８の読み取りを行
う際の制御手段１５の制御動作について説明する。

【００６４】図４、５、６および７は、それぞれ、デー
タシンボル３８の読み取り（フレーム単位）の際の動作
を示すフローチャートである。この場合、図４および５
は、メインプログラム、図６および７は、図４および５
に示すメインプログラム中のステップ１０９に対応する
サブルーチンのプログラムである。また、図８は、デー
タシンボル３８の読み取り（フレーム単位）の際のタイ
ミングチャートである。以下、各フローチャートを説明
する。

【００６５】図４および５に示すように、メインプログ
ラムでは、データシンボル読み取り装置１のメインスイ
ッチがオンされている状態において、モニター信号の外
部出力に関するモードが、モニター信号を外部のモニタ
ー装置３３へ出力するモード、すなわち前述したモニタ
ースルー出力モードとなっているか否かを判断する（ス
テップ１００）。

【００６６】ステップ１００において、モニタースルー
出力モードとなっている場合には、ミュート信号発生回
路からＬｏｗレベルのミュート信号をインターフェース
アダプタ２９内のエンコーダ３１に送出し、ミュートＯ
ＦＦの状態とする（ステップ１０１）。

【００６７】次いで、光源４１を点灯し、ＣＣＤ４３を
駆動する（ステップ１０２）。次いで、モニター信号
（ビデオ信号）をモニター装置３３に出力する（ステッ
プ１０３）。これにより、モニター装置３３にシンボル
読み取り領域３６のモニター画像が写る。

【００６８】次いで、データシンボル読み取り装置１の
トリガースイッチ３がオンしたか否かを判断する（ステ
ップ１０４）。

【００６９】ステップ１０４において、トリガースイッ
チ３がオンと判断した場合には、読み取り処理を実行す
る（ステップ１０９）。

【００７０】また、ステップ１０４において、トリガー
スイッチ３がオフと判断した場合には、再びステップ１
００に戻る。

【００７１】また、ステップ１００において、モニター
スルー出力モードとなっていない場合（前述したモニタ
ーカットモードの場合）には、ミュート信号発生回路か
らＨｉレベルのミュート信号（例えば、モニターに単色
の画像を表す信号）をインターフェースアダプタ２９内
のエンコーダ３１に送出し、ミュートＯＮの状態とし
（ステップ１０５）、このミュート信号をモニター装置
３３に出力する（ステップ１０６）。これにより、モニ
ター装置３３に所定のミュート画像が写る（モニター画
像は現れない）。

【００７２】次いで、データシンボル読み取り装置１の
トリガースイッチ３がオンしたか否かを判断する（ステ
ップ１０７）。

【００７３】ステップ１０７において、トリガースイッ
チ３がオンと判断した場合には、光源４１を点灯し、Ｃ
ＣＤ４３を駆動して（ステップ１０２）、読み取り処理
を実行する（ステップ１０９）。

【００７４】また、ステップ１０７において、トリガー
スイッチ３がオフと判断した場合には、再びステップ１
００に戻る。

【００７５】図６および７は、前記読み取り処理の詳細
を示した図で、このサブルーチンプログラムでは、ま
ず、ＣＣＤ４３に、シンボル読み取り領域３６の画像パ
ターンに応じた第１フィールドの電荷の蓄積を行う（ス
テップ２００）。

【００７６】次いで、垂直同期信号（ＶＤ）が出力され
たか否かを判断し（ステップ２０１）、ＶＤが出力され
た場合には、ＣＣＤ４３から第１フィールドの電荷を読
み出すとともに、ＣＣＤ４３に、シンボル読み取り領域
３６の画像パターンに応じた第２フィールドの電荷の蓄
積を行う。そして、ＣＣＤ４３から読み出された第１フ
ィールドの電荷（画像信号）を増幅回路８にて増幅し、
Ａ／Ｄ変換器９にてＡ／Ｄ変換する（ステップ２０
２）。

【００７７】ここで、図８に示すように、ＣＣＤ４３に
おいて、第１フィールドに対応する画素と、第２フィー
ルドに対応する画素における電荷蓄積および読み出し
は、交互に行われる。この場合、１フィールドは１／６
０秒であり、一方のフィールドが蓄積動作中のときは、
他方のフィールドの読み出しが行われる。例えば、第２
フィールド（Ｂ）の電荷蓄積時には、同時に第１フィー
ルド（Ａ）の電荷読み出しが行われる。

【００７８】前記の場合において、例えば、露光時間
（電荷蓄積時間）Ｔｖが１／６０秒の場合には、垂直同
期信号（ＶＤ）のタイミングを電荷蓄積開始のタイミン
グとして制御している。すなわち、ＶＤに同期するトラ
ンスファーゲートパルス（ＴＧ）の出力のタイミング
で、それまで蓄積されていた電荷を転送し、電荷蓄積を
開始させる。

【００７９】また、例えば、露光時間Ｔｖ＜１／６０秒
の場合には、ＶＤのタイミングを利用できないため、別
の制御パルス信号、例えば電子シャッターパルスを用
い、この電子シャッターパルスの出力のタイミングを電
荷蓄積開始のタイミングとして制御している。この場
合、電子シャッターパルスは後述するＶＳＵＢドライバ
ー６４に入力され、これによりＶＳＵＢ信号をＨｉレベ
ルにし、それまで蓄積されていた不要電荷をリセットし
て、新規に電荷蓄積を開始させる。

【００８０】なお、電荷読み出しは、Ｔｖ＜１／６０秒
およびＴｖ＝１／６０秒のいずれの場合にもＶＤのタイ
ミングに同期して行われる。

【００８１】また、第１フィールドおよび第２フィール
ドの把握は、それぞれ、同期信号発生回路７が生成して
制御手段１５に入力されるフィールドインデックス信号
（ＦＩ）に基づいて行われる。

【００８２】また、ＣＣＤ４３から読み出された第１フ
ィールドおよび第２フィールドの電荷（画像信号）は、
それぞれ、増幅回路８にて増幅され、この後、デコード
処理とは独立して（Ａ／Ｄ変換器９を通らずに）、モニ
ター信号としてエンコーダ３１に出力される。モニター
スルー出力モードの場合には、このモニター信号は、エ
ンコーダ３１からビデオ信号としてモニター装置３３に
入力され、これにより撮像画像をリアルタイムでモニタ
できる。

【００８３】ステップ２０２の後、Ａ／Ｄ変換された画
像信号を２値化回路１０にてしきい値データと比較して
２値化し、シリアル／パラレル変換回路１１にてシリア
ル／パラレル変換を行う（ステップ２０３）。

【００８４】次いで、シリアル／パラレル変換された画
像データをメインメモリー１２の所定のアドレスに格納
する（ステップ２０４）。

【００８５】なお、実際には、前記増幅回路８における
増幅、Ａ／Ｄ変換器９におけるＡ／Ｄ変換、２値化回路
１０におけるしきい値データとの比較、２値化、シリア
ル／パラレル変換回路１１におけるシリアル／パラレル
変換およびメインメモリー１２への格納の動作は、それ
ぞれ、各画素毎になされる。

【００８６】次いで、メインメモリー１２に第１フィー
ルド分のデータの格納が完了したか否かを判断し（ステ
ップ２０５）、それが完了した場合には、ＶＤが出力さ
れたか否かを判断する（ステップ２０６）。

【００８７】ＶＤが出力された場合には、ＣＣＤ４３か
ら第２フィールドの電荷を読み出し、その第２フィール
ドの電荷（画像信号）を増幅回路８にて増幅し、Ａ／Ｄ
変換器９にてＡ／Ｄ変換する（ステップ２０７）。

【００８８】次いで、２値化回路１０にてしきい値デー
タと比較して２値化し、シリアル／パラレル変換回路１
１にてシリアル／パラレル変換を行う（ステップ２０
８）。

【００８９】次いで、シリアル／パラレル変換された画
像データをメインメモリー１２の所定のアドレスに格納
する（ステップ２０９）。

【００９０】次いで、メインメモリー１２に第２フィー
ルド分のデータの格納が完了したか否かを判断し（ステ
ップ２１０）、それが完了した場合には、メインメモリ
ー１２からデータを読み出す（ステップ２１１）。

【００９１】次いで、輪郭検出、ドロップアウト補正、
回転等の所定の画像処理を行う（ステップ２１２）。

【００９２】次いで、画像処理がなされたデータを所望
にデコードする（ステップ２１３）。

【００９３】次いで、データシンボルの検知の確認とし
て、ステップ２１３によるデコードデータがＯＫか否
か、すなわち適正なデコードデータが得られたか否かを
判断する（ステップ２１４）。

【００９４】ステップ２１４において、デコードデータ
がＯＫの場合には、デコードエラーフラグを立てず（デ
コードエラーフラグ＝０）、このデコードされたデータ
を通信用ドライバー１６を介して外部のインターフェー
スアダプタ２９に送出する（ステップ２１５）。

【００９５】また、ステップ２１４において、デコード
データがＯＫでない場合、すなわち所望にデコードでき
なかった場合には、デコードエラーフラグを立てる（デ
コードエラーフラグ＝１）。この場合には、データをイ
ンターフェースアダプタ２９へ送出しない（ステップ２
１６）。

【００９６】図４および５に示すように、前述した読み
取り処理が完了した後、デコードエラーフラグ＝１か否
かを判断する（ステップ１１０）。

【００９７】ステップ１１０において、デコードエラー
フラグ＝０と判断した場合には、制御手段１５に内蔵さ
れたタイマーを始動させるとともに、データシンボルの
検知の確認の結果として、モニター装置３３の画像を適
正なデコードデータが得られた旨のＯＫ表示に変更する
（ステップ１１１）。

【００９８】また、ステップ１１０において、デコード
エラーフラグ＝１と判断した場合には、制御手段１５に
内蔵されたタイマーを始動させるとともに、モニター装
置３３の画像を適正なデコードデータが得られなかった
旨のＮＧ表示に変更する（ステップ１１２）。

【００９９】次いで、タイマーのカウントが終了したか
否か（タイマータイマアップか否か）を判断し（ステッ
プ１１３）、終了した場合には、モニター装置３３のＯ
Ｋ表示、ＮＧ表示を解除し、元の画面に戻す（ステップ
１１４）。

【０１００】これにより、モニタースルー出力モードの
場合には、モニター装置３３にシンボル読み取り領域３
６のモニター画像が写り、モニターカットモードの場合
には、モニター装置３３にミュート画像が写る。

【０１０１】次いで、デコードエラーフラグ＝０にする
（ステップ１１５）。次いで、メインスイッチがオフか
否かを判断し（ステップ１１６）、メインスイッチがオ
ンの場合には、再度ステップ１００に戻り、ステップ１
００〜１１６を繰り返し実行する。そして、ステップ１
１６において、メインスイッチがオフした場合には、こ
のプログラムは終了する。

【０１０２】ここで、ステップ１１１におけるＯＫ表示
およびステップ１１２におけるＮＧ表示の方法を具体的
に説明すると、下記の通りである。

【０１０３】ＯＫ表示およびＮＧ表示に利用する報知信
号は、基本的にはミュート信号と同様であり、例えば、
所定の表示パターン（例えば、「ＯＫ」、「ＮＧ」のよ
うな文字や図形）または報知のための輝度や色を規定し
た映像信号である。

【０１０４】前記映像信号は、制御手段１５に内蔵され
ている図示しないメモリーに格納されており、ＯＫ表示
およびＮＧ表示の際、メモリーから読み出され、ミュー
ト信号線を利用してモニター装置３３に表示される。

【０１０５】この場合、モニタースルー出力モードの場
合には、モニター信号に、報知信号をスーパーインポー
ズして出力し、モニターカットモードの場合には、ミュ
ート信号に換えて、表示内容に対応した映像信号を出力
する構成になっている。

【０１０６】なお、モニター装置３３へのＯＫ表示およ
びＮＧ表示の方法は、これに限定されず、この他、例え
ば、モニター装置３３が音声出力可能なものである場合
に、音声の有無（例えば、ＮＧ表示の場合にのみ警告音
が発声する）、音声の内容（例えば、ＯＫまたはＮＧを
音声で知らせる）等で示す方法等が挙げられる。なお、
これらのうちの任意の２以上の方法を組み合わせること
も可能である。

【０１０７】また、本発明では、節電のために、光源４
１の照明光の強度を２段階（「強」または「弱」）に調
節し得るようにし、トリガースイッチ３がオンしたとき
から第２フィールドの電荷の蓄積が完了するまでは
「強」、それ以外のときは「弱」に切り換わるように構
成してもよい。

【０１０８】以上のように、データシンボル読み取り装
置１では、読み取られた画像のモニター機能を有するの
で、読み取りエラーが少なくなり、また、読み取りエラ
ーが生じたときでもそれを容易に発見すること、さらに
は正常な読み取りを行うための修正や再読み取りを容易
に行うことができる。

【０１０９】なお、本発明では、前述したようなモニタ
ー機能を有さないものでもよいことは言うまでもない。

【０１１０】次に、Ａ／Ｄ変換回路９から出力されたデ
ジタル画像信号を２値化回路１０にて２値化する方法の
好適例について説明する。デジタル画像信号の２値化
は、予め不揮発性メモリー１３に格納されているしきい
値データとデジタル画像信号とを比較することにより行
われる。このしきい値データの作成方法は、次の通りで
ある。

【０１１１】図９は、しきい値データを作成する際のタ
イミングチャートである。以下、このタイミングチャー
トに基づいて説明する。

【０１１２】しきい値データは、データシンボル３８の
最大明度と同程度の明度のテストチャート、すなわち本
実施例では白色のテストチャートに対し、データシンボ
ル３８の読み取り時のほぼ半分の露光量で読み取りを行
うことにより得られる。例えば、以下に説明するよう
に、ＣＣＤ４３のシャッター速度（ＣＣＤ蓄積時間）を
１／６０秒としてデータシンボル３８の読み取りを行う
場合には、ＣＣＤ４３のシャッター速度を１／１２５秒
として一様な白色のテストチャートの読み取りを行う。

【０１１３】また、Ａ／Ｄ変換されたデジタル画像信号
のビット数は特に限定されないが、本実施例では、図１
０に示すように、ＣＣＤ４３からの画像信号（アナログ
信号）は、Ａ／Ｄ変換器９にて８ビットのデジタル画像
信号に変換され、各画素毎にデシタル画像信号の最小値
が０（１０進）、最大値が２５５（１０進）となるよう
設定されている。

【０１１４】このような設定において、しきい値データ
を作成するには、まず、シャッター速度を１／６０秒
（データシンボル３８の読み取り時のシャッター速度）
から１／１２５秒に換える以外はデータシンボル３８の
読み取り時と同一の条件で、一様な白色のテストチャー
トを読み取る。これにより図９に示す画像信号（アナロ
グ信号）が得られる。

【０１１５】このアナログ信号は、クロック信号
（ｆ_CK）に基づいて、１画素毎にＡ／Ｄ変換される。こ
の場合、垂直同期信号（ＶＤ）および水平同期信号（Ｈ
Ｄ）は、それぞれクロック信号（ｆ_CK）に同期（この場
合は、信号のエッジ部同士が実質的に一致）している。
これにより図９中下側の拡大図に示す８ビットのデシタ
ル画像信号が得られる。このデシタル画像信号は、図１
０に示すように、１２７（１０進）付近の信号、すなわ
ちシャッター速度１／６０秒における一様なグレー色
（白色から黒色までの中間の明度）に対応する信号であ
る。

【０１１６】なお、しきい値データ作成時の露光量をデ
ータシンボル３８の読み取り時のほぼ半分とするための
方法は、前記のようにＣＣＤ４３のシャッター速度をデ
ータシンボル３８の読み取り時のほぼ２倍にする方法に
限定されず、この他、例えば、後述する絞り機構による
絞り値の調整や光学フィルターの使用により、ＣＣＤ４
３での受光光量をデータシンボル３８の読み取り時のほ
ぼ半分にする方法、これらを組み合わせた方法等が挙げ
られる。

【０１１７】次いで、図９中下側の拡大図に示すよう
に、デシタル画像信号は、複合クロック信号（ｆ_CL）に
基づいて、８画素毎に順次抽出され、しきい値データと
される。この場合、しきい値データは、隣接する２つの
複合クロック信号（ｆ_CL）間の８画素に共通であり、隣
接する２つの複合クロック信号（ｆ_CL）間のデジタル画
像信号のうちの代表値、すなわち図示の場合、初めの複
合クロック信号（ｆ_CL）に対応するデシタル画像信号値
とされる。以上のように作成されたしきい値データは、
データバス１７を介して不揮発性メモリー１３に格納さ
れる。この場合、しきい値データの不揮発性メモリー１
３への書き込みのアドレスは、制御手段１５に内蔵され
たアドレスカウンターにより決定される。

【０１１８】ここで、図９中のプリブランキング（ＰＢ
ＬＫ）信号は、水平同期信号（ＨＤ）および垂直同期信
号（ＶＤ）を複合して生成されるものであり、前記複合
クロック信号（ｆ_CL）を水平同期信号（ＨＤ）および垂
直同期信号（ＶＤ）のそれぞれに同期させるために利用
されている。この場合、ＰＢＬＫは、画像処理の都合
上、ＣＣＤ４３のオプティカルブラック部の信号をサン
プリングするために、水平同期信号（ＨＤ）に対して所
定の位相差を有しているが、ＰＢＬＫは、水平同期信号
（ＨＤ）と同位相であってもよい。なお、ＰＢＬＫの水
平同期信号（ＨＤ）に対する位相差は、ＣＣＤ４３の有
効画素領域に影響を及ぼさない範囲内で任意に設定する
ことができる。

【０１１９】具体的にＰＢＬＫの適用を説明すると、図
９中ＰＢＬＫが「Ｌ」の期間は、クロック信号ｆ_CKが消
去（ブランキング）され、ＰＢＬＫが「Ｈ」の期間にお
いてのみクロック信号ｆ_CKが分周され、これにより水平
同期信号（ＨＤ）および垂直同期信号（ＶＤ）に同期し
ている複合クロック信号（ｆ_CL）が生成される。例え
ば、水平同期信号（ＨＤ）に関しては、クロック信号ｆ
_CKのうち０番の信号は消去され、クロック信号ｆ_CKのう
ち１〜８番の信号のみが分周され、これにより水平同期
信号（ＨＤ）に同期している複合クロック信号（ｆ_CL）
が得られる。垂直同期信号（ＶＤ）に関しても同様であ
る。

【０１２０】ここに、複合クロック信号（ｆ_CL）が垂直
および水平同期信号に同期している状態とは、複合クロ
ック信号（ｆ_CL）が、そのエッジ部と垂直および水平同
期信号それぞれのエッジ部とが所定の固定された位相差
（位相差が０、すなわち同位相の場合も含む）をもって
出力されている状態を示す。

【０１２１】なお、本実施例では、実用上は全部の画素
を比較する必要がない点等から、不揮発性メモリー１３
へのしきい値データの書き込みおよび読み出しのための
信号を、周波数がｆ_CK／８であり、かつ、垂直および水
平同期信号との同期がとれた複合クロック信号（ｆ_CL）
としている。これにより不揮発性メモリー１３へ書き込
まれるしきい値データを、デジタル画像信号から８画素
毎に抽出することとなり、メモリーの省容量化が図れる
とともに、メモリーアクセスの効率の向上が図れる。

【０１２２】なお、本発明では、不揮発性メモリー１３
へのしきい値データの書き込みおよび読み出しのための
複合クロック信号の周波数はこれに限定されない。例え
ば、不揮発性メモリー１３の容量が、全部の画素に関す
るしきい値データを記憶しうる程度のものであれば、複
合クロック信号の周波数をＡ／Ｄ変換器９のサンプリン
グ周波数ｆ_CKと同じ周波数とし、この複合クロック信号
に基づいて全部の画素に関するしきい値データを格納す
るような構成であってもよい。

【０１２３】ここで、データシンボル３８の読み取り時
と異なる露出で読み取りを行ってしきい値データを作成
する方法としては、前述した露光量を半減させる方法に
限定されず、この他、例えば、シャッター速度および絞
り以外の後述する各露出調整項目のいずれかを変更する
等、読み取られた画像信号の処理（補正）により行う方
法が挙げられる。具体例としては、ボルテージコントロ
ールアンプ８２の増幅倍率（利得）をほぼ半分にして読
み取りを行う方法等が挙げられる。

【０１２４】また、前述したような露出の調整や信号処
理（補正）によらず、例えば、一様なグレー色（白色か
ら黒色までの中間の明度）のテストチャートを使用して
しきい値データを作成してもよい。

【０１２５】次に、実際にデータシンボルを読み取る際
には、Ａ／Ｄ変換されたデシタル画像信号は、２値化回
路１０において、以上のようにして作成されたしきい値
データと比較されて２値化データ（シリアルデータ）と
され、さらにシリアル／パラレル変換回路１１により、
例えば８ビットのデータ（パラレルデータ）とされる。
このパラレルデータを得る方法は、次の通りである。

【０１２６】図１１は、パラレルデータを得る際のタイ
ミングチャートである。以下、このタイミングチャート
に基づいて説明する。

【０１２７】まず、不揮発性メモリー１３から読み出さ
れた８ビットのしきい値データと、Ａ／Ｄ変換された８
ビットのデジタル画像信号とを１画素毎に比較する。こ
の場合、デジタル画像信号がしきい値データ以上の場合
には、Ｈｉレベルの信号（５Ｖの電圧）が出力され、デ
ジタル画像信号がしきい値データ未満の場合には、Ｌｏ
ｗレベルの信号（０Ｖの電圧）が出力される。このよう
にして、各画素毎に８ビットのデジタル画像信号が１ビ
ットの信号に変換（２値化）され、図示する矩形状の２
値化波形、すなわち２値化データ（シリアルデータ）が
得られる。

【０１２８】ここで、不揮発性メモリー１３からのしき
い値データの読み出しは、書き込みのレートと同様に周
波数ｆ_CK／８の複合クロック信号（ｆ_CL）に基づいて行
われるが、Ａ／Ｄ変換器９からのデジタル画像信号とし
きい値データとの比較および２値化動作は、それぞれク
ロック信号（ｆ_CK）に基づいて行われる。すなわち、制
御手段１５は、しきい値データを一時的に格納するメモ
リーを有しており、不揮発性メモリー１３から複合クロ
ック信号（ｆ_CL）に基づいて読み出された１画素に対応
するしきい値データは、一旦制御手段１５内の前記メモ
リーに格納され、次に複合クロック信号（ｆ_CL）に基づ
いて読み出される１画素に対応するしきい値データが制
御手段１５内の前記メモリーに格納されて更新されるま
で、クロック信号（ｆ_CK）に基づいて同じしきい値デー
タを８回２値化回路１０へ送出する。これにより、比較
する画素がずれることなく、しきい値データとデジタル
画像信号とを比較できる。

【０１２９】また、制御手段１５は、単位時間当りの複
合クロック信号（ｆ_CL）の個数をカウントすることによ
り、水平同期および垂直同期のタイミングを把握する機
能を有している。例えば、水平同期については、水平方
向１行当りの画素数が５１２の場合、１Ｈ期間に複合ク
ロック信号（ｆ_CL）が６４個検出される。垂直同期につ
いては、ブランク期間が水平同期の間隔に比較してはる
かに長いので、複合クロック信号（ｆ_CL）の有無と水平
同期のタイミングとの関係から垂直同期のタイミングを
把握することができる。

【０１３０】これによって、制御手段１５により、各メ
モリーのアドレス制御を読み取り部４の垂直および水平
同期信号に対応させて行うことが可能となる。例えば、
制御手段１５は、書き込みおよび読み出し開始等の指令
を垂直または水平同期信号に対応させてメモリー制御回
路１４へ送出でき、これによりメインメモリー１２のフ
ォーマット形式と相まって、効率良く一連のシーケンス
動作を行うことが可能となる。

【０１３１】なお、制御手段１５は、メモリー制御回路
１４を介して現在アクセスされているアドレスも把握し
ている。

【０１３２】次いで、この２値化データは、８画素分の
データをまとめた１つのデータ、すなわち８ビット単位
のパラレルデータに変換されて、メインメモリー１２の
所定の各アドレスに格納される。すなわち、図１１中１
６進で表されたＦ１がアドレス番号０に、ＦＣがアドレ
ス番号１に、３Ｃがアドレス番号２に、それぞれ８ビッ
トのデータとして格納される。

【０１３３】このように、メインメモリー１２にｎビッ
トのデータとして格納されるため、画像データをより高
速で書き込みおよび読み出しすることができる。

【０１３４】次に、メインメモリー１２にｎビットのデ
ータを書き込む方法およびメインメモリー１２からｎビ
ットのデータを読み出す方法の好適例について説明す
る。

【０１３５】図１２は、メインメモリー１２のメモリー
マップを模式的に示す説明図である。同図に示すよう
に、メインメモリー１２は、前述したフレーム画像に対
応すべく、第１フィールドに対応するデータを格納する
ための第１領域１２ａと、第２フィールドに対応するデ
ータを格納するための第２領域１２ｂとを有している。

【０１３６】また、第１領域１２ａ、第２領域１２ｂ
は、それぞれ、画像データが格納される画像データ記憶
領域１２１ａ、１２１ｂと、帰線期間等に対応するデー
タが格納されるブランク領域１２３ａ、１２３ｂ（図中
斜線を施した部分）とを有している。この場合、前記ブ
ランク領域１２３ａは、第１領域１２ａの図１２中右側
および下側に位置しており、ブランク領域１２３ｂは、
第２領域１２ｂの図１２中右側および下側に位置してい
る。

【０１３７】なお、メインメモリー１２のアドレスの数
は特に限定されないが、説明の都合上、図示のメインメ
モリー１２は、例えば１００行×１００列のアドレス
（Ａ００００１）、（Ａ００００２）・・・（Ａ０９９
９９）、（Ａ１００００）を有しているものとする。こ
の場合、メインメモリー１２上の１行は、１Ｈ分のデー
タにほぼ等しいものとされる。

【０１３８】このような構成のメインメモリー１２にｎ
ビットのデータを書き込む際には、メモリー制御回路１
４は、制御手段１５からの指令および入力されてくる複
合クロック信号（ｆ_CL）に基づいてメインメモリー１２
のアドレス制御を実行する。すなわち、アドレス指定に
ついては、行方向（水平方向）に関するアドレスの更新
は、入力されてくる複合クロック信号（ｆ_CL）に基づい
て行われ、行方向の書き込み動作の開始のタイミング、
後述する次の行アドレスの先頭番地へのシフト動作、フ
ィールド変更（垂直同期）に伴うアドレスの変更動作等
は、それぞれ制御手段１５からの指令に基づいて行われ
る。

【０１３９】例えば、メインメモリー１２にｎビットの
データを書き込む場合には、メモリー制御回路１４のア
ドレスカウンタは、周波数がｆ_CK／８の複合クロック信
号（ｆ_CL）に基づいてアドレスを順次指定していく。こ
の場合、前述したように制御手段１５は水平同期および
垂直同期のタイミングを把握しており、制御手段１５
は、垂直同期信号（ＶＤ）のタイミングに基づいてメモ
リー制御回路１４へ指令を送出し、この指令によりメモ
リー制御回路１４は、初めのデータを格納するための図
１２中左上端部のアドレス（Ａ００００１）を指定す
る。このようにして、第１フィールドの第１行目のデー
タが、順次、第１領域１２ａの第１行目のアドレス（Ａ
００００１）〜（Ａ００１００）に書き込まれていく。

【０１４０】ここで、第１フィールドの第１行目のデー
タをすべて書き込んだ結果、第１行目のアドレスが余っ
てしまった場合、または第１行目のアドレスのみでは足
りず第２行目のアドレスの途中まで使用してしまった場
合でも、制御手段１５は、次の水平同期信号（ＨＤ）の
タイミングに基づいてメモリー制御回路１４へ指令を送
出し、この指令によりメモリー制御回路１４は、次のデ
ータを格納するためのアドレスとして、第１領域１２ａ
の第２行目の左端部のアドレス（Ａ００１０１）を指定
する。そして、第１フィールドの第２行目のデータは、
アドレス（Ａ００１０１）から書き込まれ、順次、第１
領域１２ａの第２行目のアドレスに書き込まれていく。
以下同様にして、順次、第１フィールドに対応するデー
タがメインメモリー１２の第１領域１２ａの所定のアド
レスに書き込まれていく。

【０１４１】この場合、第１フィールドに対応するデー
タをすべて書き込んだ結果、第１領域１２ａのアドレス
が余ってしまった場合（例えば、数行余ってしまった場
合）、または第１領域１２ａのアドレスのみでは足りず
第２領域１２ｂのアドレスの途中まで使用してしまった
場合（例えば、数行使用してしまった場合）でも、制御
手段１５は、次の垂直同期信号（ＶＤ）のタイミングに
基づいてメモリー制御回路１４へ指令を送出し、この指
令によりメモリー制御回路１４は、次のデータ、すなわ
ち第２フィールドの初めのデータを格納するためのアド
レスとして、第２領域１２ｂの第１行目の左端部のアド
レス（Ａ０５００１）を指定する。そして、第２フィー
ルドの第１行目のデータが、順次、第２領域１２ｂの第
１行目のアドレス（Ａ０５００１）〜（Ａ０５１００）
に書き込まれていく。

【０１４２】以下、前記第１領域１２ａの場合と同様に
して、順次、第２フィードに対応するデータがメインメ
モリー１２の第２領域１２ｂの所定のアドレスに書き込
まれていく。このようにして、１フレーム分のデータが
メインメモリー１２の所定のアドレスに書き込まれる。

【０１４３】なお、本実施例ではメインメモリー１２に
ｎビットのデータを書き込む場合、メモリー制御回路１
４は、制御手段１５からの指令および入力されてくる複
合クロック信号（ｆ_CL）に基づいてメインメモリー１２
のアドレス制御を実行するよう構成されているが、この
他、例えば、メモリー制御回路１４が、前記制御手段１
５と同様に、水平同期および垂直同期のタイミングを把
握または検出する機能を有するような構成であってもよ
い。

【０１４４】次に、メインメモリー１２からｎビットの
データを読み出す場合には、制御手段１５は、例えば、
独自のレート（画像処理用のレート）により読み出しを
行う。この場合、制御手段１５は、メモリー制御回路１
４を介してまたは自らが直接アドレスを指定して読み出
すことが可能である。なお、書き込み時と同じ複合クロ
ック信号（ｆ_CL）のレートにより読み出しを行うことも
可能である。

【０１４５】以下、制御手段１５がメインメモリー１２
からデータを読み出す場合の制御について、図１２に基
づいて説明する。

【０１４６】制御手段１５は、所定のクロック信号に基
づいてメモリー制御回路１４へ指令を送出し、この指令
によりメモリー制御回路１４は、そのアドレスカウンタ
ーにより、初めのデータを読み出すための図１２中左上
端部のアドレス（Ａ００００１）を指定する。この後、
第１フィールドの第１行目のデータが、順次、第１領域
１２ａの第１行目のアドレス（Ａ００００１）〜（Ａ０
０１００）から読み出されていく。

【０１４７】そして、制御手段１５は、所定のクロック
信号に基づいてメモリー制御回路１４へ指令を送出し、
この指令によりメモリー制御回路１４は、次のデータを
読み出すためのアドレスとして、第２領域１２ｂの第１
行目の左端部のアドレス（Ａ０５００１）を指定する。

【０１４８】この後、第２フィールドの第１行目のデー
タが、順次、第２領域１２ｂの第１行目のアドレス（Ａ
０５００１）〜（Ａ０５１００）から読み出されてい
く。以下同様にして、第１フィールドに対応するデータ
と、第２フィールドに対応するデータとが、行単位で交
互に、メインメモリー１２の所定のアドレスから読み出
される。

【０１４９】上述したように、メインメモリー１２にデ
ータを書き込む際には、メインメモリー１２上におい
て、画像データの行単位の始端を図１２中左側端部に統
一することにより、読み取り部４でのＣＣＤ４３上の受
光領域がそのまま前記メインメモリー１２上の画像デー
タ記録領域１２１ａ、１２１ｂに対応することとなる。
これにより、メインメモリー１２からデータを読み出す
際、あるいは読み出し後に、画像データの整列または抽
出等を行うための処理や制御が簡易になり、回路構成の
簡素化および処理の高速化が図れる。

【０１５０】本発明のデータシンボル読み取り装置１
は、読み取りの際の露出調整を行う露出調整手段および
入出力特性の調整を行う入出力特性調整手段を有してい
るのが好ましい。

【０１５１】図１３は、露出調整手段および入出力特性
調整手段を有するＣＣＤ駆動回路６および増幅回路８の
構成例を示すブロック図である。同図に示すように、Ｃ
ＣＤ駆動回路６は、ＣＣＤ駆動パルス発生回路６１と、
ＣＣＤドライバー６３と、ＶＳＵＢドライバー６４とで
構成されており、ＣＣＤ駆動パルス発生回路６１は、前
述した水晶発振器６２を有している。

【０１５２】ＣＣＤ駆動パルス発生回路６１は、ＣＣＤ
４３を作動させるＣＣＤ水平駆動パルスと、ＣＣＤ垂直
駆動パルスとを発生し、これらのパルスは、ＣＣＤドラ
イバー６３を介してＣＣＤ４３上の所望の端子へ入力さ
れる。

【０１５３】また、ＣＣＤ駆動パルス発生回路６１は、
ＣＣＤ４３の基板電圧を制御するＶＳＵＢ信号を発生
し、ＶＳＵＢドライバー６４を介して、例えばＶＳＵＢ
信号がＬｏｗレベルの信号ならばＣＣＤ４３の基板電圧
を通常１０Ｖ前後に制御してブルーミング等を抑制し、
また、ＶＳＵＢ信号がＨｉレベルの信号ならばＣＣＤ４
３の基板電圧を通常２０〜３０Ｖ前後に制御してＣＣＤ
４３の画素の電荷を全てリセットする。この場合、ＶＳ
ＵＢ信号のＨｉレベルの信号をパルス状に出力し、この
Ｈｉレベルの信号と、画素から垂直転送ＣＣＤに転送す
るタイミングとの間隔を調整することによって、ＣＣＤ
４３での電荷の蓄積時間が変わり、シャッター速度が調
整される。なお、画素から垂直転送ＣＣＤに転送するタ
イミングは、ＴＶ走査の垂直ブランキング期間に行われ
る。

【０１５４】このようなＣＣＤ駆動パルス発生回路６１
は、制御手段１５から出力される制御信号Ｐ₁ 、Ｐ₂
（各１ビットのデジタル信号）によって、その駆動が制
御されている。すなわち、本実施例では、下記表１に示
すように、制御信号Ｐ₁ 、Ｐ₂の入力パターンによっ
て、１／６０秒、１／１２５秒、１／２５０秒および１
／５００秒の４種類のシャッター速度が選択される。

【０１５５】一方、増幅回路８は、サンプル／ホールド
回路８１と、ボルテージコントロールアンプ（以下、Ｖ
ＣＡという）８２と、ガンマ補正回路８３と、ニー回路
８６とで構成されており、これらは、ＣＣＤ４３側から
前記順序で直列に接続されている。ＣＣＤ４３から出力
された画像信号（アナログ信号）は、サンプル／ホール
ド回路８１に一旦蓄えられ、ＶＣＡ８２において所望の
増幅倍率で増幅され、ガンマ補正回路８３およびニー回
路８６を経た後、Ａ／Ｄ変換器９にてデジタル画像信号
とされる。

【０１５６】ＶＣＡ８２においては、ＶＣＡ８２に入力
される制御信号（アナログ電圧）Ａ₁ により、画像信号
の増幅倍率、すなわち感度の調整がなされる。この場
合、前記制御信号Ａ₁ は、常時、ＶＣＡ８２に入力され
ている。

【０１５７】ガンマ補正回路８３は、例えば図１７に示
すようなガンマ特性（曲線の傾きの度合）の相違に対応
するものである。本実施例におけるガンマ補正回路８３
は、２種類のガンマ補正値γ₁ 、γ₂ が得られるよう
に、並列に接続された２つの補正回路を有しており、こ
れらに切り替えスイッチ８４が接続された構成とされて
いる。前記２つの補正回路には、端子８５ａ、８５ｂが
それぞれ設けられ、これらの端子８５ａ、８５ｂのいず
れか一方に切り替えスイッチ８４の切り替え端子が接続
され、ガンマ補正値γ₁ 、γ₂ が選択される。

【０１５８】なお、図１７に示すガンマ特性および図１
８に示す後述するニー特性においては、それぞれ、入力
レベル「Ｓ」のときの出力レベル「Ｓ’」が、基準の白
色レベルとなるように構成されている。

【０１５９】このような切り替えスイッチ８４の切り替
えは、制御手段１５より出力される制御信号Ｐ₃ （１ビ
ットのデジタル信号）によって制御される（下記表１参
照）。

【０１６０】ニー回路８６は、例えば図１８に示すよう
なニー特性、すなわち大光量（入力レベルＳ以上）の領
域における出力レベルの圧縮の度合い（飽和レベル付近
における屈曲点の移動）を決定するものである。本実施
例では、ニー回路８６に入力される制御信号（アナログ
電圧）Ａ₂ により、ニー特性が段階的に調整されるよう
に構成されている。なお、前記制御信号Ａ₂ は、常時、
ニー回路８６に入力されている。

【０１６１】前記制御信号Ａ₁ 、Ａ₂ は、いずれもアナ
ログ電圧信号であって、このアナログ電圧信号は、制御
手段１５から出力されるデンジタル信号をＤ／Ａ変換器
２２で変換して得られる信号である。本実施例におい
て、Ｄ／Ａ変換器２２から出力されるアナログ電圧信号
は、下記表２に示すように、０Ｖ〜５Ｖの範囲で１６段
階の異なる電圧値である。

【０１６２】

【表１】

【０１６３】

【表２】

【０１６４】図１３に示すＤ／Ａ変換器２２は、Ａ₁ お
よびＡ₂ の２つのアナログ電圧信号が出力可能な２チャ
ンネルＤ／Ａ変換器である。

【０１６５】制御手段１５からＤ／Ａ変換器２２へ入力
される信号は、クロック信号、シリアルデータ信号（１
ビットのデジタル信号）、ロード信号の３種である。図
１５は、これら３種の信号のタイミングチャートであ
る。同図に示すように、シリアルデータ信号およびロー
ド信号は、クロック信号に同期して出力される。ロード
信号Ｌ₁ が入力された後、クロック信号に同期して５つ
のシリアルデータ信号Ｄ₀ 、Ｄ₁ 、Ｄ₂ 、Ｄ₃ およびＤ
₄ が順次Ｄ／Ａ変換器２２へ入力され、次のロード信号
Ｌ₂ の入力によって、これらのシリアルデータ信号がＤ
／Ａ変換器２２内で５ビットのパラレルデータ信号に変
換され、さらにこのパラレルデータ信号がアナログ電圧
信号に変換される。

【０１６６】この場合、本実施例では、表２に示すよう
に、Ｄ₀ の値によって、アナログ電圧信号Ａ₁ 、Ａ₂ の
いずれを出力するか、すなわちＶＣＡ８２の感度調節と
ニー回路８６のニー特性の設定のいずれを行うかの選択
がなされる。そして、Ｄ₁ 〜Ｄ₄ の値の組み合わせによ
って、出力されるアナログ電圧信号Ａ₁ またはＡ₂ の電
圧値が決定される。

【０１６７】以上のように、本実施例における露出調整
手段は、ＣＣＤ駆動パルス発生回路６１と、増幅回路８
とに内在しており、その露出調整は、例えば、シャッタ
ー速度の調整（ＣＣＤ電荷蓄積時間の調整）およびＶＣ
Ａ８２の感度の調整（以下、これらを露出調整項目とい
う）のうちのいずれか１つまたは双方を行う。また、本
実施例における入出力特性調整手段は、増幅回路８に内
在しており、その入出力特性の調整は、例えば、ガンマ
補正回路８３のガンマ値の選択およびニー回路８６のニ
ー特性の設定（以下、これらを入出力特性調整項目とい
う）のうちのいずれか１つまたは双方を行う。

【０１６８】一例として、制御手段１５から出力される
信号Ｐ₁ 、Ｐ₂ 、Ｐ₃ 、Ｄ₀ 、Ｄ₁、Ｄ₂ 、Ｄ₃ および
Ｄ₄ が、それぞれ０、０、０、０、１、０、０および１
であった場合には、露出調整および入出力特性調整とし
て、シャッター速度１／６０秒、ガンマ補正値γ₁ で、
ＶＣＡ８２に３Ｖの電圧が印加されることとなる（表
１、表２参照）。

【０１６９】図１３に示すように、制御手段１５には、
例えばＥ² ＰＲＯＭのような不揮発性メモリー２３が接
続されている。この不揮発性メモリー２３には、露出調
整データおよび入出力特性調整データが格納されてお
り、制御手段１５による制御によって、所定時に不揮発
性メモリー２３から露出調整データおよび入出力特性調
整データが読み出される。そして、制御手段１５からＣ
ＣＤ駆動パルス発生回路６１、ガンマ補正回路８３およ
びＤ／Ａ変換器２２に出力される前記各信号Ｐ₁、Ｐ
₂ 、Ｐ₃ 、Ｄ₀ 、Ｄ₁ 、Ｄ₂ 、Ｄ₃ およびＤ₄ は、不揮
発性メモリー２３から読み出された露出調整データおよ
び入出力特性調整データに基づいて決定される。

【０１７０】不揮発性メモリー２３内に格納されている
露出調整データは、前記各露出調整項目の少なくとも１
つを決定するためのデータである。また、不揮発性メモ
リー２３内に格納されている入出力特性調整データは、
前記各入出力特性調整項目の少なくとも１つを決定する
ためのデータである。

【０１７１】例えば、シャッター速度について代表的に
説明すると、各シャッター速度１／６０秒、１／１２５
秒、１／２５０秒および１／５００秒にそれぞれ対応す
るメモリーデータ（例えば、００、０１、０２、０３
（１６進））が、不揮発性メモリー２３の所定のアドレ
スに格納されており、読み出されたメモリーデータか
ら、制御手段１５の演算部における演算によりシャッタ
ー速度を特定する。シャッター速度以外の露出調整項目
および入出力特性調整項目についても同様である。

【０１７２】不揮発性メモリー２３に格納されている露
出調整データは、通常、データシンボル読み取り装置の
工場出荷時にプリセットされる。この場合、不揮発性メ
モリー２３には、１つの露出調整項目について１つの前
記メモリーデータ（１つの露出調整値）が記憶されてい
ても、１つの露出調整項目について複数のメモリーデー
タ（複数の露出調整値）が例えばテーブル化されて記憶
されていてもよい。前者の場合、不揮発性メモリー２３
のメモリーデータを書き換えることにより、露出の設定
を変更することができる。また、後者の場合、例えば前
述した露出および入出力特性調整スイッチの選択に応じ
て、読み取り時に、設定すべき露出に対応するメモリー
データが読み出され、演算処理されて露出が決定される
ような構成とすることができる。このようなことは、前
記入出力特性調整データについても同様である。

【０１７３】なお、露出調整データおよび入出力特性調
整データの種類としては、前記メモリーデータに限ら
ず、例えば、各露出調整項目および各入出力特性調整項
目の設定値または特性、または、前記ガンマ補正値のよ
うな設定値または特性を決定するための係数や補正値
等、さらには、制御信号Ｐ₁ 、Ｐ₂ 、Ｐ₃ 、シリアルデ
ータ信号Ｄ₀ 〜Ｄ₄ またはこれらのパラレル信号等の出
力パターン（表１、表２参照）等のデータであってもよ
い。そして、これらについても、前記と同様、１つの前
記データ（１つの調整値）が記憶されていても、複数の
データ（複数の調整値）が例えばテーブル化されて記憶
されていてもよい。

【０１７４】図１４は、前述した図１３に示す構成に、
さらに異なる露出調整手段が付設された構成例を示すブ
ロック図である。同図に示す構成では、露出調整手段と
して、さらに絞り２４と絞り駆動回路２５とで構成され
る絞り機構が付設されている。

【０１７５】絞り２４は、ＣＣＤ４３の受光面側に設け
られ、ＣＣＤ４３での受光光量を調節するものであり、
絞り駆動回路２５によって駆動される。絞り駆動回路２
５は、Ｄ／Ａ変換器２６を介して、制御手段１５により
制御される。例えばこの絞り２４を、アイリス・ストッ
プと、その絞り羽根を駆動するアイリスモータとで構成
し、アイリスモータの駆動量を調節することによって、
透光量を調節することができる。制御手段１５は、絞り
駆動回路２５を介してアイリスモータの駆動量を制御す
る。

【０１７６】Ｄ／Ａ変換器２６は、Ａ₁ 、Ａ₂ およびＡ
₃ の３つのアナログ電圧信号が出力可能な３チャンネル
Ｄ／Ａ変換器であり、それ以外の構成は前記Ｄ／Ａ変換
器２２と同様である。

【０１７７】Ｄ／Ａ変換器２６では、後述するように、
制御手段１５から出力される３種のデジタル信号に基づ
いて、アナログ電圧信号Ａ₁ 、Ａ₂ およびＡ₃ を出力す
る。このうちのアナログ電圧信号Ａ₃ は、絞り駆動回路
２５に入力される。絞り駆動回路２５は、印加されるア
ナログ電圧の大小により、絞り値を連続的または段階的
（下記表３の場合、１６段階）に調整するよう制御す
る。なお、前記アナログ電圧信号Ａ₁ 、Ａ₂ およびＡ₃
は、それぞれ、常時、Ｄ／Ａ変換器２６から出力されて
いる。

【０１７８】図１６は、図１４に示す絞り機構を有する
構成例におけるＤ／Ａ変換器２６に入力されるクロック
信号、シリアルデータ信号およびロード信号のタイミン
グチャートである。同図に示すように、ロード信号Ｌ₁
が入力された後、クロック信号に同期して６つのシリア
ルデータ信号Ｄ₀ 、Ｄ₁ 、Ｄ₂ 、Ｄ₃ 、Ｄ₄ およびＤ₅
が順次Ｄ／Ａ変換器２６へ入力され、次のロード信号Ｌ
₂ の入力によって、これらのシリアルデータ信号がＤ／
Ａ変換器２６内で６ビットのパラレルデータ信号に変換
され、さらにこのパラレルデータ信号がアナログ信号に
変換される。

【０１７９】この場合、下記表３に示すように、Ｄ₀ お
よびＤ₁ の値の組み合わせによって、アナログ電圧信号
Ａ₁ 、Ａ₂ およびＡ₃ のうちのいずれを出力するか、す
なわちＶＣＡ８２の感度調節と、ニー回路８６のニー特
性の設定と、絞り２４の絞り値の設定のいずれを行うか
の選択がなされる。なお、「Ｄ₀ 、Ｄ₁ 」が「０、０」
の場合にはＡ₁ 、「１、０」の場合にはＡ₂ 、「０、
１」の場合にはＡ₃ が選択される。

【０１８０】そして、Ｄ₂ 〜Ｄ₅ の値の組み合わせによ
って、出力されるアナログ電圧信号Ａ₁ 、Ａ₂ またはＡ
₃ の電圧値が決定される。

【０１８１】

【表３】

【０１８２】以上のような絞り機構を有する構成では、
不揮発性メモリー２３に格納される露出調整データは、
露出調整項目として絞り値に関するデータが追加され
る。

【０１８３】なお、絞り機構としては、この他、例え
ば、直径の異なる複数の開口がターレット状に配置さ
れ、このターレットを適宜回転して、光路上に位置させ
る開口を選択するような構成のものであってもよい。

【０１８４】また、以上のような絞り機構と同様、ＣＣ
Ｄ４３での受光光量を調整する機構として、ＣＣＤ４３
の受光面側に光学フィルターを挿入／退避させる構成、
または透過率可変の光学フィルターを設置する構成を採
用してもよい。この場合には、不揮発性メモリー２３に
格納される露出調整データは、露出調整項目として光学
フィルターの制御に関するデータが追加される。

【０１８５】なお、露出調整手段および入出力特性調整
手段は、それぞれ、以上で説明した構成のものに限定さ
れず、例えば、Ａ／Ｄ変換器９にて変換されたデジタル
画像信号に補正を加える補正回路（図示せず）であって
もよい。

【０１８６】さて、データシンボル読み取り装置１は、
実際のデータシンボル３８の読み取りに先立って、回路
各部が正常に作動するか否かのテストを自ら行うことが
できるような構成とするのが好ましい。以下、その構成
例について説明する。

【０１８７】図１９に示すように、制御手段１５は、メ
モリー（ＲＯＭ）２７を有し、このメモリー２７には、
基準画像信号（リファレンス信号）が記憶されている。
この基準画像信号は、テストまたはデモンストレーショ
ン等のためのモデル化された画像信号であり、例えば図
２０、図２１または図２２に示すような比較的単純な波
形の信号が挙げられる。なお、基準画像信号の波形がこ
れらに限定されないことは言うまでもなく、より複雑な
波形の信号であってもよい。また、この基準画像信号
は、読み取るデータシンボル３８の体系において、所望
の情報を持つものであるのが好ましい。

【０１８８】図１９に示すように、前記Ａ／Ｄ変換器９
とメモリー２７とは、共通のライン２８により２値化回
路１０の入力側に接続されており、Ａ／Ｄ変換器９から
出力されるデジタル画像信号とメモリー２７から読み出
される基準画像信号とが、２値化回路１０に選択的に入
力されるよう構成されている。

【０１８９】前記モード切り替えスイッチにより読み取
りモードが選択されているときには、メモリー２７から
の基準画像信号の読み出しは行われず、ＣＣＤ４３から
の画像信号は、増幅回路８を経た後、Ａ／Ｄ変換器９に
よりデジタル画像信号とされて２値化回路１０に入力さ
れ、以後、前述したようにシリアル／パラレル変換回路
１１を経てメインメモリー１２に格納される。

【０１９０】前述したようにしてメインメモリー１２に
１画面分のデータが格納されたら、そのデータがメイン
メモリー１２から順次読み出され、制御手段１５に入力
されて画像処理およびデコードがなされ、さらに、通信
用ドライバー１６により出力端子２１に出力される。

【０１９１】一方、前記モード切り替えスイッチにより
テストモードが選択されているときには、メモリー２７
からの基準画像信号が読み出され、２値化回路１０に入
力され、以後、前記画像信号と同様にシリアル／パラレ
ル変換回路１１を経てメインメモリー１２に格納され
る。このとき、制御手段１５からは、Ａ／Ｄ変換器９を
ハイインピーダンスにするアウトプットイネーブル信号
が出力される。これにより、Ａ／Ｄ変換器９からのデジ
タル画像信号の出力が停止される。

【０１９２】前述したようにしてメインメモリー１２に
１画面分の基準画像信号に対応したデータが格納された
ら、そのデータがメインメモリー１２から順次読み出さ
れ、制御手段１５に入力されて画像処理およびデコード
がなされ、さらに、通信用ドライバー１６により出力端
子２１に出力される。

【０１９３】このような構成としたことにより、２値化
回路１０、シリアル／パラレル変換回路１１、メインメ
モリー１２等の信号処理回路が正常に機能しているか否
かのテストを容易かつ正確に行うことができる。このよ
うなテストは、実際のデータシンボル３８の読み取りに
先立って行うのが好ましい。

【０１９４】なお、データシンボル読み取り装置がモー
ド切り替えスイッチを有さない場合には、データシンボ
ル読み取り装置を例えば工場出荷する際に基準画像信号
に基づいて前記と同様のテストを行うことができる。

【０１９５】本実施例において、メモリー２７には、異
なる複数のパターンの基準画像信号が記憶されており、
これらのうちから適宜選択して基準画像信号を読み出
し、その後の信号処理を行う構成としてもよい。

【０１９６】なお、基準画像信号を記憶するメモリー
は、制御手段１５に内蔵されているものに限らず、制御
手段１５とは別個に設置されているものでもよく、ま
た、このメモリーは、書き換え可能なもの（不揮発性メ
モリー）であってもよい。

【０１９７】また、基準画像信号で構成される画像をモ
ニター装置３３でモニターし得るような構成としてもよ
い。

【０１９８】以上のような構成とすることにより、回路
各部が正常に作動するか否かのテストをデータシンボル
読み取り装置自らが行うことができるので、生産現場で
の検査、定期検査、故障発生時等において、特別の検査
装置を用いることなく容易にテストを行うことができ
る。

【０１９９】なお、図１および図３に示す構成では、イ
ンターフェースアダプタ２９は、データシンボル読み取
り装置１の外部装置として説明したが、本発明のデータ
シンボル読み取り装置は、インターフェースアダプタま
たはこれに相当するものが内蔵されていてもよい。この
場合、モニター信号として外部へ出力される信号は、接
続されるモニター装置の画像信号を構成するもの、すな
わちビデオ信号となる。

【０２００】以上、本発明のデータシンボル読み取り装
置を図示の構成例について説明したが、本発明はこれに
限定されるものではない。

【０２０１】

【発明の効果】以上述べたように、本発明のデータシン
ボル読み取り装置によれば、２次元データシンボルを簡
易な構成の装置で容易かつ正確に読み取ることができ
る。

【０２０２】特に、読み取り部での受光領域がそのまま
メモリー上の画像データ記録領域に対応するように、同
期信号に基づいてメモリーへのデータの書き込みを行う
よう制御するので、メモリーから読み出されたデータに
対し画像処理およびデコードを容易に行える。すなわ
ち、メモリーからデータを読み出す際、あるいは読み出
し後に、画像データの整列または抽出等を行うための処
理や制御が簡易になり、回路構成の簡素化および処理の
高速化が図れる。

【図面の簡単な説明】

【図１】本発明のデータシンボル読み取り装置の構成例
を模式的に示す断面側面図である。

【図２】本発明のデータシンボル読み取り装置における
シンボル読み取り領域とデータシンボルとを示す平面図
である。

【図３】本発明のデータシンボル読み取り装置の回路構
成の一例を示すブロック図である。

【図４】本発明のデータシンボル読み取り装置におい
て、データシンボルの読み取りの際の動作を示すフロー
チャートである。

【図５】本発明のデータシンボル読み取り装置におい
て、データシンボルの読み取りの際の動作を示すフロー
チャート（図４に従属）である。

【図６】本発明のデータシンボル読み取り装置におい
て、データシンボルの読み取りの際の動作を示すフロー
チャートである。

【図７】本発明のデータシンボル読み取り装置におい
て、データシンボルの読み取りの際の動作を示すフロー
チャート（図６に従属）である。

【図８】本発明のデータシンボル読み取り装置におい
て、データシンボルの読み取りの際のタイミングチャー
トである。

【図９】本発明のデータシンボル読み取り装置におい
て、しきい値データを作成する際のタイミングチャート
である。

【図１０】本発明のデータシンボル読み取り装置におけ
るデジタル画像信号の出力の経時変化を示すグラフであ
る。

【図１１】本発明のデータシンボル読み取り装置におい
て、パラレルデータを得る際のタイミングチャートであ
る。

【図１２】本発明のデータシンボル読み取り装置におけ
るメインメモリーのメモリーマップを模式的に示す説明
図である。

【図１３】露出調整手段および入出力特性調整手段を有
するＣＣＤ駆動回路および増幅回路の構成例を示すブロ
ック図である。

【図１４】露出調整手段および入出力特性調整手段を有
するＣＣＤ駆動回路および増幅回路の他の構成例を示す
ブロック図である。

【図１５】Ｄ／Ａ変換器へ入力される信号のタイミング
チャートである。

【図１６】Ｄ／Ａ変換器へ入力される信号のタイミング
チャートである。

【図１７】入力レベルと出力レベルとの関係におけるガ
ンマ特性を示すグラフである。

【図１８】入力レベルと出力レベルとの関係におけるニ
ー特性を示すグラフである。

【図１９】本発明のデータシンボル読み取り装置におけ
る制御手段およびその周囲の回路構成を示すブロック図
である。

【図２０】基準画像信号の波形の一例を示すグラフであ
る。

【図２１】基準画像信号の波形の一例を示すグラフであ
る。

【図２２】基準画像信号の波形の一例を示すグラフであ
る。

【符号の説明】

１データシンボル読み取り装置２ケーシング２ａ把持部３トリガースイッチ４読み取り部４０投光部４１光源４２光源駆動回路４３ＣＣＤ４４光学系５信号処理回路６ＣＣＤ駆動回路６１ＣＣＤ駆動パルス発生回路６２水晶発振器６３ＣＣＤドライバー６４ＶＳＵＢドライバー７同期信号発生回路８増幅回路８１サンプル／ホールド回路８２ボルテージコントロールアンプ８３ガンマ補正回路８４切り替えスイッチ８５ａ、８５ｂ端子８６ニー回路９Ａ／Ｄ変換器１０２値化回路（コンパレータ）１１シリアル／パラレル変換回路１２メインメモリー１２ａ第１領域１２ｂ第２領域１２１ａ、１２１ｂ画像データ記憶領域１２３ａ、１２３ｂブランク領域１３不揮発性メモリー１４メモリー制御回路１５制御手段（ＣＰＵ）１６通信用ドライバー１７データバス１８アドレスバス１９スイッチ回路２０表示部２１出力端子２２Ｄ／Ａ変換器２３不揮発性メモリー２４絞り２５絞り駆動回路２６Ｄ／Ａ変換器２７メモリー（ＲＯＭ）２８ライン２９インターフェースアダプタ３０入力端子３１エンコーダ３２コンピュータ３３モニター装置３４、３５ケーブル３６シンボル読み取り領域３７基準面３８データシンボル１００〜１１６ステップ２００〜２１６ステップ

Claims

【特許請求の範囲】

【請求項１】２次元のデータシンボルを読み取るデー
タシンボル読み取り装置であって、前記データシンボルの読み取り領域からの入射光を受光
して光電変換する読み取り部と、前記読み取り部からの
画像信号を２値化する２値化回路と、２値化されたデー
タを格納するメモリーと、該メモリーへのデータの書き
込みおよび読み出しを行うメモリー制御回路と、同期信
号発生回路とを有し、前記メモリー制御回路は、前記読み取り部での受光領域
がそのまま前記メモリー上の画像データ記憶領域に対応
するように、前記同期信号発生回路からの同期信号に基
づいてデータの書き込みを行うよう制御することを特徴
とするデータシンボル読み取り装置。
【請求項２】前記読み取り部からの画像信号をＡ／Ｄ
変換器によりｍビット（ただしｍは２以上の整数）のデ
ジタル信号に変換した後、前記２値化回路により２値化
する請求項１に記載のデータシンボル読み取り装置。
【請求項３】前記２値化回路は、不揮発性メモリーに
予め記憶されているしきい値データに基づいて、画像信
号を２値化する請求項１または２に記載のデータシンボ
ル読み取り装置。
【請求項４】１画面分の画像信号の２値化データを前
記メモリー上の複数の領域に分けて格納する請求項１な
いし３のいずれかに記載のデータシンボル読み取り装
置。
【請求項５】前記同期信号は、水平同期信号および垂
直同期信号であり、これらの信号に同期して前記メモリ
ー制御回路が作動する請求項１ないし４のいずれかに記
載のデータシンボル読み取り装置。
【請求項６】前記読み取り領域へ投光する投光部を有
し、この投光部が前記読み取り部と一体化されている請
求項１ないし５のいずれかに記載のデータシンボル読み
取り装置。
【請求項７】前記メモリーに格納された２値化データ
を読み出し、デコードして出力する機能を有する請求項
１ないし６のいずれかに記載のデータシンボル読み取り
装置。