JPH06326689A - Fm multiplex broadcasting receiver - Google Patents
Fm multiplex broadcasting receiverInfo
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- JPH06326689A JPH06326689A JP5115862A JP11586293A JPH06326689A JP H06326689 A JPH06326689 A JP H06326689A JP 5115862 A JP5115862 A JP 5115862A JP 11586293 A JP11586293 A JP 11586293A JP H06326689 A JPH06326689 A JP H06326689A
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- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明はＦＭ多重放送受信機に
関し、特にたとえば１フレームが複数のデータパケット
と誤り訂正用のパリティパケットとによって構成される
ようなデータ構造の移動体ＦＭ多重放送受信機に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an FM multiplex broadcast receiver, and more particularly, to a mobile FM multiplex broadcast receiver having a data structure such that one frame is composed of a plurality of data packets and error correction parity packets. Regarding
【０００２】[0002]
【従来の技術】移動体ＦＭ多重放送のデータ構造は、一
般に図７に示すように、誤り訂正用のパリティビット
（８２ビット）とブロック同期信号（１６ビット）等を
含む複数のデータパケットと、縦方向にも誤り訂正が行
えるように付加されたパリティパケットとによって１フ
レームのデータを構成している。2. Description of the Related Art Generally, a data structure of a mobile FM multiplex broadcast is, as shown in FIG. 7, a plurality of data packets including parity bits (82 bits) for error correction, a block synchronization signal (16 bits), and the like. One frame of data is composed of a parity packet added so that error correction can be performed in the vertical direction.
【０００３】データパケットおよびパリティパケットに
おいて、誤り訂正符号としては、文字放送と同じように
（２７２，１９０）短縮化差集合巡回符号を用いている
（ＮＨＫ技術研究第３７巻第１号参照）。また、データ
の誤り検出符号として、各データパケットのデータには
１４ビットのＣＲＣ（Cyclic Redundancy Check ）符号
が付加され、その生成多項式は次の通りとなっている。In the data packet and the parity packet, the shortened difference set cyclic code is used as the error correction code (272, 190) as in the case of teletext (see NHK Technical Research Vol. 37, No. 1). As a data error detection code, a 14-bit CRC (Cyclic Redundancy Check) code is added to the data of each data packet, and the generating polynomial is as follows.
【０００４】[0004]
【数１】Ｇ（Ｘ）＝Ｘ14＋Ｘ11＋Ｘ2 ＋１ このＣＲＣ符号は各データパケット（パリティパケット
は除く。ただし、積符号化により結果的にパリティパケ
ットにもＣＲＣが付加された形になる。）に付加されて
おり、誤り訂正が仮に間違って行われても、ＣＲＣ符号
を復号することによりその間違いを検出することができ
る。したがって、間違って誤り訂正したデータをデータ
メモリに再ロードすることを防ぐことができる。## EQU1 ## G (X) = X 14 + X 11 + X 2 +1 This CRC code is for each data packet (excluding the parity packet. However, the product coding results in the CRC being added to the parity packet as well. Even if the error correction is made by mistake, the error can be detected by decoding the CRC code. Therefore, it is possible to prevent the error-corrected data from being reloaded into the data memory.
【０００５】そして、従来のＦＭ多重放送受信機では、
受信されたデータは一旦横方向に誤り訂正が行われ、そ
の結果、フレーム内で１パケットでも訂正不能のパケッ
トがあった場合には、パリティパケットを用いてフレー
ム内で縦方向にも誤り訂正が行われる。そして、縦方向
誤り訂正の終了後、再び横方向誤り訂正が実行される。
このように、伝送されるデータブロックに対して誤り訂
正符号をフレーム毎に縦横方向に積符号化しているため
に、１回目の横誤り訂正で受信データのエラーを修復で
きなくても、縦方向に誤り訂正を行った後にもう一度横
方向に誤り訂正を行うので、多くの誤りが訂正できるよ
うになる。Then, in the conventional FM multiplex broadcasting receiver,
The received data is temporarily subjected to error correction in the horizontal direction. As a result, if even one packet is uncorrectable in the frame, the parity packet is used to correct the error in the vertical direction as well. Done. Then, after the vertical error correction is completed, the horizontal error correction is performed again.
As described above, since the error correction code is product-coded in the vertical and horizontal directions for each frame of the transmitted data block, even if the error of the received data cannot be recovered by the first horizontal error correction, the vertical direction is corrected. Since the error correction is performed again in the horizontal direction after the error correction is performed, many errors can be corrected.
【０００６】[0006]
【発明が解決しようとする課題】しかし、パリティパケ
ットには、縦方向誤り訂正におけるＣＲＣ復号のための
パケットがないため、縦方向誤り訂正においてはＣＲＣ
符号によるデータの誤り検出が行えない。したがって、
縦方向誤り訂正が間違って実行された場合、その間違っ
て訂正されたデータをデータメモリにロードすることに
なり、それまで正しく受信されていたデータを破壊する
という問題点があった。However, since there is no packet for CRC decoding in the vertical error correction in the parity packet, the CRC is not used in the vertical error correction.
Error detection of data by code cannot be performed. Therefore,
If the vertical error correction is erroneously executed, the erroneously corrected data will be loaded into the data memory, and there has been a problem that the data which has been correctly received until then is destroyed.
【０００７】また、まず横方向誤り訂正を行った後、フ
レーム内で１パケットでも訂正不能のパケットがあれば
さらに縦方向に誤り訂正を実行し、さらに、横方向誤り
訂正を実行するのみならず、誤り訂正後に誤り検出を行
っていたので、一連の誤り訂正および検出処理に時間が
かかってしまうという問題点があった。それゆえに、こ
の発明の主たる目的は、誤り訂正および検出処理をより
迅速かつ精度よく行える、ＦＭ多重放送受信機を提供す
ることである。Further, after performing horizontal error correction first, if even one packet is uncorrectable in the frame, further error correction is performed in the vertical direction, and further horizontal error correction is performed. Since the error detection is performed after the error correction, there is a problem that a series of error correction and detection processing takes time. Therefore, a main object of the present invention is to provide an FM multiplex broadcast receiver capable of performing error correction and detection processing more quickly and accurately.
【０００８】[0008]
【課題を解決するための手段】第１発明は、各々がブロ
ック同期信号，データブロック，誤り訂正用のパリティ
符号および誤り検出用のＣＲＣ符号を含む複数のデータ
パケットと縦方向の誤り訂正用のパリティパケットとに
よって１フレームを構成するデータが格納されるデータ
メモリ、データについて横方向または縦方向誤り訂正を
実行する誤り訂正手段、および誤り訂正手段による横方
向誤り訂正結果の誤り検出をＣＲＣ符号に基づいて行う
ＣＲＣ復号手段を備える、ＦＭ多重放送受信機におい
て、誤り訂正手段による縦方向誤り訂正結果と誤り訂正
手段による横方向誤り訂正結果とを比較することによっ
て縦方向誤り訂正結果の誤り検出を行う一致検出手段を
含むことを特徴とする、ＦＭ多重放送受信機である。According to a first aspect of the present invention, a plurality of data packets each including a block synchronization signal, a data block, a parity code for error correction and a CRC code for error detection and a vertical error correction are provided. A data memory in which data constituting one frame is stored with a parity packet, an error correction means for performing horizontal or vertical error correction on the data, and error detection of the horizontal error correction result by the error correction means is converted into a CRC code. In an FM multiplex broadcast receiver equipped with CRC decoding means based on the above, error detection of the vertical error correction result is performed by comparing the vertical error correction result by the error correction means with the horizontal error correction result by the error correction means. The FM multiplex broadcast receiver is characterized by including a coincidence detecting means for performing.
【０００９】第２発明は、各々がブロック同期信号，デ
ータブロック，誤り訂正用のパリティ符号および誤り検
出用のＣＲＣ符号を含む複数のデータパケットと縦方向
の誤り訂正用のパリティパケットとによって１フレーム
を構成するデータが格納されるデータメモリ、データに
ついて横方向または縦方向誤り訂正を実行する誤り訂正
手段、および誤り訂正手段による横方向誤り訂正結果の
誤り検出をＣＲＣ符号に基づいて行うＣＲＣ復号手段を
備える、ＦＭ多重放送受信機において、１回目の横方向
誤り訂正によって全てのデータパケット内のデータブロ
ックに誤りがなくなれば、縦方向誤り訂正を行うことな
くそのフレームの誤り訂正を終了することを特徴とす
る、ＦＭ多重放送受信機である。According to a second aspect of the present invention, one frame is composed of a plurality of data packets each including a block synchronization signal, a data block, a parity code for error correction and a CRC code for error detection, and a parity packet for vertical error correction. Memory for storing the data constituting the data, error correction means for performing horizontal or vertical error correction on the data, and CRC decoding means for performing error detection of the horizontal error correction result by the error correction means based on the CRC code. In the FM multiplex broadcast receiver including the above, if there is no error in the data blocks in all the data packets by the first horizontal error correction, the error correction of the frame is terminated without performing the vertical error correction. The feature is an FM multiplex broadcast receiver.
【００１０】第３発明は、各々がブロック同期信号，デ
ータブロック，誤り訂正用のパリティ符号および誤り検
出用のＣＲＣ符号を含む複数のデータパケットと縦方向
の誤り訂正用のパリティパケットとによって１フレーム
を構成するデータが格納されるデータメモリ、データに
ついて横方向または縦方向誤り訂正を実行する誤り訂正
手段、および誤り訂正手段による横方向誤り訂正結果の
誤り検出をＣＲＣ符号に基づいて行うＣＲＣ復号手段を
備える、ＦＭ多重放送受信機において、ＣＲＣ復号手段
は誤り訂正手段と並列接続され、誤り訂正手段での誤り
訂正と並行してＣＲＣ復号手段で誤り検出を実行するこ
とを特徴とする、ＦＭ多重放送受信機である。According to a third aspect of the invention, one frame is composed of a plurality of data packets each containing a block synchronization signal, a data block, a parity code for error correction and a CRC code for error detection, and a parity packet for vertical error correction. Memory for storing the data constituting the data, error correction means for performing horizontal or vertical error correction on the data, and CRC decoding means for performing error detection of the horizontal error correction result by the error correction means based on the CRC code. In the FM multiplex broadcast receiver, the CRC decoding means is connected in parallel with the error correction means, and the error detection is executed by the CRC decoding means in parallel with the error correction by the error correction means. It is a broadcast receiver.
【００１１】[0011]
【作用】第１発明では、誤り訂正手段による横方向誤り
訂正の結果、フレーム内で訂正不能のパケットが生じた
り、またはＣＲＣ復号手段でＣＲＣ符号に基づいて誤り
が検出されれば、エラーフラグが「１」となる。一方、
横方向誤り訂正の結果、訂正不能のパケットが生ずるこ
となく、ＣＲＣ復号手段で誤りが検出されなければ、エ
ラーフラグは「０」となる。そして、縦方向誤り訂正が
実行された後、縦方向誤り訂正結果と、エラーフラグが
「０」であるすなわちエラーのない横方向誤り訂正結果
とを比較して、縦方向誤り訂正結果の誤り検出を行う。
両者が一致して誤りが検出されず、縦方向誤り訂正結果
が正しいものと判断された場合には、縦方向誤り訂正結
果をデータメモリに書き込む。両者が一致しない場合に
は、縦方向誤り訂正は誤訂正であると判断される。この
ように、横方向誤り訂正およびＣＲＣ復号によって正し
いデータであると認識された横方向誤り訂正結果と、縦
方向誤り訂正結果とを比較することによって、縦方向誤
り訂正が間違って行われた場合を検出することができ
る。すなわち、横方向誤り訂正で訂正が完了し、かつＣ
ＲＣ復号によってエラーなしと検出されたデータパケッ
ト内のデータは確実に正確なデータであると判断できる
ので、このデータを用いて縦方向誤り訂正の正当性を判
定できる。According to the first aspect of the present invention, if an uncorrectable packet is generated in the frame as a result of the lateral error correction by the error correction means or an error is detected by the CRC decoding means based on the CRC code, an error flag is set. It becomes "1". on the other hand,
As a result of the lateral error correction, if an uncorrectable packet does not occur and no error is detected by the CRC decoding means, the error flag becomes "0". After the vertical error correction is performed, the vertical error correction result is compared with the horizontal error correction result in which the error flag is “0”, that is, there is no error, and the vertical error correction result is detected. I do.
If they match and no error is detected, and it is determined that the vertical error correction result is correct, the vertical error correction result is written to the data memory. If they do not match, the vertical error correction is determined to be an erroneous correction. In this way, when the vertical error correction is erroneously performed by comparing the horizontal error correction result recognized as correct data by the horizontal error correction and CRC decoding with the vertical error correction result. Can be detected. That is, the correction is completed by the lateral error correction, and C
Since the data in the data packet detected to be error-free by RC decoding can be determined to be accurate data with certainty, the validity of the vertical error correction can be determined using this data.
【００１２】第２発明では、１回目の横方向誤り訂正に
よって、そのフレーム内の全てのデータパケットのデー
タブロックに関してのみ誤り訂正ができれば、データパ
ケットのパリティビットやパリティパケットにたとえ誤
りがあっても、その後縦方向誤り訂正を行うことなく、
誤り訂正を終了する。また、１回目の横方向誤り訂正に
よって、データブロックの誤りが訂正できなかったデー
タパケットがそのフレーム内に１つでもあれば、縦方向
誤り訂正を行い、再び横方向誤り訂正を行う。この２回
目の横方向誤り訂正は、パリティパケットに対しては行
わず、さらに、１回目の横方向誤り訂正によってそのデ
ータブロックの誤りが正しく誤り訂正されたデータパケ
ットに対しても行わない。According to the second aspect of the invention, if the error correction can be performed only for the data blocks of all the data packets in the frame by the first horizontal error correction, even if the parity bit of the data packet or the parity packet has an error. , Then without vertical error correction,
Error correction ends. Further, if there is at least one data packet in the frame in which the error of the data block could not be corrected by the first horizontal error correction, vertical error correction is performed and horizontal error correction is performed again. The second horizontal error correction is not performed on the parity packet, and is not performed on the data packet in which the error of the data block is correctly corrected by the first horizontal error correction.
【００１３】第３発明では、誤り訂正手段で誤り訂正を
実行すると同時にＣＲＣ復号手段で誤り検出を行う。In the third aspect of the invention, the error correction means performs the error correction and the CRC decoding means simultaneously detects the error.
【００１４】[0014]
【発明の効果】第１発明によれば、従来行えなかった縦
方向誤り検出が可能となる。この縦方向誤り検出では、
正しく横方向誤り訂正が行われたデータパケットのデー
タを用いることによって、簡単に縦方向誤り訂正が間違
いなく実行されたかどうかを確認することができ、縦方
向誤り訂正の精度を高くすることができる。According to the first aspect of the present invention, it is possible to detect a vertical error which could not be performed conventionally. In this vertical error detection,
By using the data of the data packet for which the horizontal error correction has been correctly performed, it is possible to easily confirm whether or not the vertical error correction has been executed without fail, and it is possible to improve the accuracy of the vertical error correction. .
【００１５】第２発明によれば、縦方向誤り訂正を実行
する前および２回目の横方向誤り訂正を実行する前に、
それぞれそれらの誤り訂正が必要か否かを判断し、必要
に応じて誤り訂正するので、誤り訂正処理が簡素化で
き、誤り訂正処理の処理速度が向上する。第３発明によ
れば、誤り訂正と誤り検出とを並行して行うので、処理
速度が向上する。According to the second invention, before performing the vertical error correction and before performing the second horizontal error correction,
Since it is determined whether or not each of these error corrections is necessary and the error correction is performed if necessary, the error correction process can be simplified and the processing speed of the error correction process is improved. According to the third invention, the error correction and the error detection are performed in parallel, so that the processing speed is improved.
【００１６】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。The above-mentioned objects, other objects, features and advantages of the present invention will become more apparent from the detailed description of the following embodiments made with reference to the drawings.
【００１７】[0017]
【実施例】図１を参照して、この実施例のＦＭ多重放送
受信機１０は、受信されてディジタルデータに復号され
たＦＭ多重データ（以下単に、「受信データ」という）
が格納されるデータメモリ１２を含む。データメモリ１
２は、後述する各種フラグが格納されるフラグエリア１
４を有する。そして、データメモリ１２には、図７に示
すような１フレームのデータが格納される。また、受信
データおよびこれに同期したクロック信号は、同期検出
回路１６に入力される。受信データは、同期検出回路１
６からの同期情報信号に基づいて、データメモリ１２上
に書き込まれる。このとき、各パケット毎の後述するよ
うなフラグ情報をデータメモリ１２内に割り当てられた
フラグエリア１４に書き込んでおく。なお、同期情報信
号には、フレームの先頭を検出するフレーム先頭フラグ
や、ブロック同期信号が含まれる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIG. 1, an FM multiplex broadcasting receiver 10 of this embodiment receives FM multiplex data (hereinafter simply referred to as "received data") decoded into digital data.
A data memory 12 in which is stored. Data memory 1
2 is a flag area 1 in which various flags to be described later are stored
Have 4. Then, the data memory 12 stores one frame of data as shown in FIG. Further, the reception data and the clock signal synchronized with this are input to the synchronization detection circuit 16. The received data is the synchronization detection circuit 1
It is written in the data memory 12 on the basis of the synchronization information signal from 6. At this time, flag information as described later for each packet is written in the flag area 14 allocated in the data memory 12. The sync information signal includes a frame head flag for detecting the head of a frame and a block sync signal.
【００１８】データメモリ１２からのデータは誤り訂正
回路１８にアップロードされ、横方向誤り訂正または縦
方向誤り訂正を実行するために用いられる。誤り訂正回
路１８での誤り訂正が正しく行われた場合、または初め
からデータに誤りがなかった場合には、この結果がエラ
ーステータス信号（後述）として誤り訂正制御回路２０
に入力される。また、誤り訂正回路１８からＣＲＣ復号
回路２２に誤り訂正後のデータが入力され、ＣＲＣ符号
に基づいて誤り訂正結果の誤り検出が行われる。この検
出結果はＣＲＣ出力として誤り訂正制御回路２０に入力
される。The data from the data memory 12 is uploaded to the error correction circuit 18 and used to perform horizontal error correction or vertical error correction. When the error correction in the error correction circuit 18 is performed correctly, or when there is no error in the data from the beginning, the result is an error status signal (described later) and the error correction control circuit 20.
Entered in. Further, the error-corrected data is input from the error correction circuit 18 to the CRC decoding circuit 22, and the error detection of the error correction result is performed based on the CRC code. This detection result is input to the error correction control circuit 20 as a CRC output.
【００１９】ここで、誤り訂正回路１８およびＣＲＣ復
号回路２２は、図２に示すように構成されてもよい。図
２に示す誤り訂正回路１８は、８２ビットのシンドロー
ムレジスタ２４，２７２ビットのシフトレジスタ２６お
よびデータ誤りを判定するための多数決論理回路２８等
を含み、誤り訂正回路１８にはＣＲＣ復号回路２２が並
列に接続される。Here, the error correction circuit 18 and the CRC decoding circuit 22 may be constructed as shown in FIG. The error correction circuit 18 shown in FIG. 2 includes an 82-bit syndrome register 24, a 272-bit shift register 26, a majority logic circuit 28 for determining a data error, and the like, and the error correction circuit 18 includes a CRC decoding circuit 22. Connected in parallel.
【００２０】そして、データメモリ１２から読み出され
たデータは、スイッチ３０を介してシンドロームレジス
タ２４に与えられ、スイッチ３２を介してシフトレジス
タ２６に与えられる。このデータ内の１９０ビットのデ
ータブロック中には、１４ビットのＣＲＣ符号が含まれ
る。なお、このときスイッチ３０，３２および３４は、
それぞれａ側に接続される。２７２ビットのデータを入
力し終えると、スイッチ３０，３２および３４はそれぞ
れｂ側に接続されて、シフトレジスタ２６内の２７２ビ
ットのデータとシンドロームレジスタ２４内のデータの
誤り訂正が、多数決論理回路２８からの誤り訂正制御パ
ルスによって実行される。Then, the data read from the data memory 12 is given to the syndrome register 24 via the switch 30 and given to the shift register 26 via the switch 32. A 190-bit data block in this data contains a 14-bit CRC code. At this time, the switches 30, 32 and 34 are
Each is connected to the a side. After inputting the 272-bit data, the switches 30, 32, and 34 are connected to the b side, respectively, and the error correction of the 272-bit data in the shift register 26 and the data in the syndrome register 24 is performed by the majority logic circuit 28. Performed by the error correction control pulse from.
【００２１】多数決論理回路２８は、シンドロームレジ
スタ２４から各レジスタの値８２ビットを受け取り、多
数決論理回路２８によってシンドロームレジスタ２４の
先頭ビットが誤りと判定されるとき、多数決論理回路２
８から誤り訂正制御パルスが出力され、この値に従って
シンドロームレジスタ２４の先頭ビットの値が訂正され
る。このとき、誤り訂正制御パルスがＥＸ−ＯＲ回路３
６に与えられ、シフトレジスタ２６から出力された先頭
ビットの値も訂正される。このようにして、１ビット毎
にシンドロームレジスタ２４およびシフトレジスタ２６
をシフトしながら誤り訂正されていき、シンドロームレ
ジスタ２４の全てのレジスタの値が０になるまで多数決
論理回路２８の閾値を変えながら誤り訂正が実行され
る。The majority logic circuit 28 receives the value 82 bits of each register from the syndrome register 24, and when the majority logic circuit 28 determines that the leading bit of the syndrome register 24 is an error, the majority logic circuit 2
8 outputs an error correction control pulse, and the value of the first bit of the syndrome register 24 is corrected according to this value. At this time, the error correction control pulse is the EX-OR circuit 3
The value of the first bit, which is given to 6 and output from the shift register 26, is also corrected. In this way, the syndrome register 24 and the shift register 26 are bit by bit.
The error correction is performed while shifting the value of .., and the error correction is executed while changing the threshold value of the majority logic circuit 28 until the values of all the registers of the syndrome register 24 become zero.
【００２２】そして、誤り訂正が正しく行われた場合、
または初めからデータに誤りがなかった場合には、シン
ドロームレジスタ２４の値が全て０となり、誤り訂正が
終了したものと判断され、エラーステータス信号が出力
される。そして、シフトレジスタ２６から誤り訂正後の
データが出力される。このエラーステータス信号は、シ
ンドロームレジスタ２４の各レジスタの値が全て０にな
ったときに、誤り訂正が終了したものとして出力され
る。If the error correction is correctly performed,
Alternatively, if there is no error in the data from the beginning, all the values in the syndrome register 24 become 0, it is determined that the error correction is completed, and the error status signal is output. Then, the error-corrected data is output from the shift register 26. This error status signal is output as an end of error correction when the value of each register of the syndrome register 24 becomes 0.
【００２３】このような誤り訂正処理と並行して、１９
０ビットのデータブロックに対しＣＲＣ復号回路２２に
よって誤り検出処理が行われる。すなわち、シフトレジ
スタ２６からのデータが１ビット毎にＥＸ−ＯＲ回路３
６に与えられ、誤り訂正制御パルスに基づいて誤り訂正
されるが、この誤り訂正後のデータがスイッチ３２を介
して、ＣＲＣ復号回路２２に与えられる。したがって、
１９０ビットのデータブロックに対し誤り訂正処理が終
了した時点で、データブロックのＣＲＣ復号回路２２へ
の入力は終了し、ＣＲＣ復号回路２２で誤り検出処理が
行われる。その結果がＣＲＣ出力として誤り訂正制御回
路２０に与えられる。したがって、２７２ビットの誤り
訂正処理が終了する前に、誤り検出処理は終了してお
り、誤り訂正および検出処理が迅速となる。すなわち、
誤り訂正回路１８での誤り訂正処理を行った後に、ＣＲ
Ｃ復号回路２２での誤り検出を行う必要がないので、一
旦誤り訂正データをデータメモリ１２に記憶させて、再
び読み出して誤り検出を行う必要がなく、処理時間を短
くできる。In parallel with such error correction processing, 19
The CRC decoding circuit 22 performs error detection processing on the 0-bit data block. That is, the data from the shift register 26 is EX-OR circuit 3 bit by bit.
6 and the error is corrected based on the error correction control pulse. The data after the error correction is supplied to the CRC decoding circuit 22 via the switch 32. Therefore,
When the error correction processing is completed for the 190-bit data block, the input of the data block to the CRC decoding circuit 22 is completed, and the CRC decoding circuit 22 performs the error detection processing. The result is given to the error correction control circuit 20 as a CRC output. Therefore, the error detection process is completed before the 272-bit error correction process is completed, which speeds up the error correction and detection process. That is,
After performing error correction processing in the error correction circuit 18, CR
Since it is not necessary to detect the error in the C decoding circuit 22, it is not necessary to store the error correction data in the data memory 12 once and read it again to detect the error, and the processing time can be shortened.
【００２４】なお、ＣＲＣ復号回路２２によって、ＣＲ
Ｃ符号を用いて訂正データの誤り検出を行うのは、正し
く誤り訂正が行われていないにも拘わらず、誤ってシン
ドロームレジスタ２４の値がごく稀に全て０になり、エ
ラーステータス信号が出力され、訂正完了を示すことが
あるからである。ＣＲＣ復号回路２２による誤り検出
は、横方向誤り訂正の誤り検出にのみ用いられる。The CRC decoding circuit 22 causes the CR
The error detection of the corrected data by using the C code erroneously causes all the values of the syndrome register 24 to become 0 erroneously even though the error correction is not correctly performed, and the error status signal is output. , It may indicate the completion of correction. The error detection by the CRC decoding circuit 22 is used only for the error detection of the lateral error correction.
【００２５】図１に戻って、誤り訂正回路１８からのエ
ラーステータス信号およびＣＲＣ復号回路２２からのＣ
ＲＣ出力は、誤り訂正制御回路２０に与えられ、正しく
訂正されたか否かが判断される。すなわち、誤り訂正制
御回路２０に、エラーステータス信号およびデータ誤り
がない旨のＣＲＣ出力が与えられたとき、正しく横方向
誤り訂正されたと判断される。そして、この場合にの
み、訂正後のデータをデータメモリ１２に上書きする。Returning to FIG. 1, the error status signal from the error correction circuit 18 and the C from the CRC decoding circuit 22.
The RC output is given to the error correction control circuit 20 and it is determined whether or not it has been corrected correctly. That is, when the error correction control circuit 20 is provided with the error status signal and the CRC output indicating that there is no data error, it is determined that the horizontal error correction has been performed correctly. Then, only in this case, the corrected data is overwritten in the data memory 12.
【００２６】また、一致検出回路３８は、縦方向誤り訂
正後のデータの誤り検出を行うために用いられる。一致
検出回路３８には、誤り訂正回路１８から縦方向誤り訂
正後のデータが与えられる。これと同時に、データメモ
リ１２に格納されている横方向誤り訂正後のデータが、
縦方向に読み出されて一致検出回路３８に与えられると
ともに、各データが所属するデータパケットのフラグデ
ータが、フラグエリア１４から読み出されて一致検出回
路３８に与えられる。一致検出回路３８では、誤り訂正
回路１８からのデータとデータメモリ１２からのデータ
との一致を、エラーフラグに従って判断し、一致検出信
号を誤り訂正制御回路２０に出力する。Further, the coincidence detection circuit 38 is used to detect an error in the data after vertical error correction. The data after vertical error correction is given from the error correction circuit 18 to the coincidence detection circuit 38. At the same time, the data after horizontal error correction stored in the data memory 12 is
The flag data of the data packet to which each data belongs is read from the flag area 14 and given to the match detection circuit 38 while being read in the vertical direction and given to the match detection circuit 38. The coincidence detection circuit 38 determines the coincidence between the data from the error correction circuit 18 and the data from the data memory 12 according to the error flag, and outputs a coincidence detection signal to the error correction control circuit 20.
【００２７】すると、縦方向誤り訂正の場合には、誤り
訂正制御回路２０は、誤り訂正回路１８からのエラース
テータス信号と一致検出回路３８からの一致検出信号と
によって、縦方向の誤り訂正が正しく行われたかどうか
を判断し、正しく誤り訂正された場合についてのみ、縦
方向誤り訂正後のデータをデータメモリ１２に上書きす
る。Then, in the case of vertical error correction, the error correction control circuit 20 performs correct vertical error correction based on the error status signal from the error correction circuit 18 and the match detection signal from the match detection circuit 38. It is determined whether the error has been corrected, and only when the error is corrected correctly, the data after the vertical error correction is overwritten on the data memory 12.
【００２８】このように構成されるＦＭ多重放送受信機
１０の誤り訂正の動作を、図３ないし図６を参照して説
明する。誤り訂正の順序としては、１回目の横方向誤り
訂正が実行された後、縦方向誤り訂正が実行され、その
後２回目の横方向誤り訂正が実行される。以下に述べる
動作において、Ｆａはフレーム同期フラグであり、
「１」でフレーム同期がとれていることを示し、「０」
でフレーム同期がとれていないことを示す。Ｆｂはパリ
ティブロックフラグであり、「１」でパリティブロック
であることを示し、「０」でデータブロックであること
を示す。Ｆｃはフレーム先頭フラグであり、「１」でフ
レーム先頭フラグあることを示し、「０」でフレーム先
頭フラグでないことを示す。Ｆｄはデータ書き込みフラ
グであり、「１」で受信データのデータメモリ１２への
書き込みが終了したことを示し、「０」で受信データの
書き込みが終了していないことを示す。Ｆｈは１回目の
横方向誤り訂正終了フラグであり、「１」で１回目の横
方向訂正が終了したことを示し、「０」で１回目の横方
向訂正が終了していないことを示す。Ｆｅはエラーフラ
グを示し、「１」でエラー状態すなわち誤り訂正不能状
態を示し、「０」でエラー状態でないことを示す。な
お、フラグとしては、データ読み出し制御のために２回
目の横方向誤り訂正の終了フラグや、ブロック同期フラ
グも用いられ得る。The error correction operation of the FM multiplex broadcast receiver 10 thus constructed will be described with reference to FIGS. 3 to 6. Regarding the order of error correction, after the first horizontal error correction is executed, the vertical error correction is executed, and then the second horizontal error correction is executed. In the operation described below, Fa is a frame synchronization flag,
"1" indicates that frame synchronization is established, and "0"
Indicates that the frame is not synchronized. Fb is a parity block flag, "1" indicates a parity block, and "0" indicates a data block. Fc is a frame head flag, "1" indicates that it is a frame head flag, and "0" indicates that it is not a frame head flag. Fd is a data write flag, and "1" indicates that the writing of the received data to the data memory 12 is completed, and "0" indicates that the writing of the received data is not completed. Fh is a first lateral error correction end flag, and "1" indicates that the first lateral correction is completed, and "0" indicates that the first lateral correction is not completed. Fe indicates an error flag, "1" indicates an error state, that is, an error correction impossible state, and "0" indicates that it is not an error state. As the flag, an end flag of the second horizontal error correction for data read control and a block synchronization flag may be used.
【００２９】また、データメモリ１２に受信データを書
き込むときに、各フラグＦａないしＦｄはフラグエリア
１４に書き込まれる。ＶＣは誤り訂正制御用フレームカ
ウンタであり、誤り訂正を実行するデータメモリ１２上
のブロックアドレスを示す。ＷＡＩＴは縦方向誤り訂正
を実行するか否かを示すフラグであり、「１」で実行
し、「０」で実行しない。ＳＡは２回目の横方向誤り訂
正を実行するためのスタートアドレスを示す。When writing the received data in the data memory 12, the flags Fa to Fd are written in the flag area 14. VC is an error correction control frame counter and indicates a block address on the data memory 12 for executing error correction. WAIT is a flag indicating whether or not vertical error correction is executed, and is executed by "1" and not executed by "0". SA indicates a start address for executing the second horizontal error correction.
【００３０】まず、図３ないし図６に示す動作の前提と
して、受信データがデータメモリ１２に書き込まれる際
に、フレーム同期フラグＦａ，パリティブロックフラグ
Ｆｂ，フレーム先頭フラグＦｃなどのパケットの各情報
がフラグエリア１４の所定の領域に書き込まれる。この
際に、データ書込フラグＦｄも「１」に設定される。そ
して、図３に示すステップＳ１において、誤り訂正を開
始するにあたって、誤り訂正カウンタＶＣと縦誤り訂正
フラグＷＡＩＴとを初期リセットする（ＶＣ＝０，ＷＡ
ＩＴ＝０）。そして、ステップＳ３において、誤り訂正
カウンタＶＣで指定されるブロックのフラグデータをフ
ラグエリア１４から読み出し、ステップＳ５において、
まず、データ書込フラグＦｄ＝１であるか否かを判断す
る。Ｆｄ＝１の場合、すなわち、受信データの書き込み
が終了している場合にはステップＳ７に進む。そうでな
い場合には、ステップＳ３に戻り再びフラグデータを読
み込んで、データ書き込みフラグＦｄ＝１になるまで待
機する。これは、誤り訂正カウンタＶＣがデータ受信書
き込みアドレスを飛び越えないように制御するルーチン
である。First, on the premise of the operation shown in FIGS. 3 to 6, when the received data is written in the data memory 12, each information of the packet such as the frame synchronization flag Fa, the parity block flag Fb, the frame head flag Fc, etc. It is written in a predetermined area of the flag area 14. At this time, the data write flag Fd is also set to "1". Then, in step S1 shown in FIG. 3, when the error correction is started, the error correction counter VC and the vertical error correction flag WAIT are initially reset (VC = 0, WA.
IT = 0). Then, in step S3, the flag data of the block designated by the error correction counter VC is read from the flag area 14, and in step S5,
First, it is determined whether or not the data write flag Fd = 1. When Fd = 1, that is, when the writing of the reception data is completed, the process proceeds to step S7. If not, the process returns to step S3 to read the flag data again, and waits until the data write flag Fd = 1. This is a routine for controlling the error correction counter VC so as not to jump over the data reception write address.
【００３１】ステップＳ７において、縦方向誤り訂正フ
ラグＷＡＩＴ＝１でありかつフレーム同期フラグＦａ＝
１およびフレーム先頭フラグＦｃ＝１であるか否か、す
なわち、縦方向の誤り訂正を実行するように制御され、
かつフレーム同期のかかったフレーム先頭を検出してい
るか否かが判断される。ステップＳ７の条件を満たさな
い場合には、ステップＳ９に進み、ステップＳ９におい
て１回目の横方向訂正終了フラグＦｈ＝０であるか否
か、すなわち、１回目の横方向訂正が終了していないか
否かが判断される。In step S7, the vertical error correction flag WAIT = 1 and the frame synchronization flag Fa =
1 and whether or not the frame head flag Fc = 1, that is, control is performed to execute error correction in the vertical direction,
Moreover, it is determined whether or not the beginning of the frame to which the frame synchronization is applied is detected. If the condition of step S7 is not satisfied, the process proceeds to step S9, and it is determined in step S9 whether the first horizontal direction correction end flag Fh = 0, that is, whether the first horizontal direction correction is completed. It is determined whether or not.
【００３２】１回目の横方向誤り訂正がまだ終了してい
ないブロックである場合には、Ｆｈ＝０となり、図４に
示す１回目の横方向誤り訂正のルーチンに入る。図４の
ステップＳ１１において、１回目の横方向誤り訂正が実
行され、誤り訂正制御回路２０は、誤り訂正回路１８か
らのエラーステータス信号とＣＲＣ復号回路２２からの
ＣＲＣ出力とを受け取り、両者ともエラーなしと判定さ
れた場合にのみ、誤り訂正制御回路２０はデータメモリ
１２にアドレスを指定する信号を与える。そして、誤り
訂正結果の２７２ビットのデータをデータメモリ１２の
所定のアドレスにダウンロードする。このようにするこ
とによって、受信データに誤りがあっても、誤り訂正に
よって間違いなく訂正されたデータのみをデータメモリ
１２に書き込むことができる。そして、ステップＳ１３
において誤りが訂正できたか否かが判断され、誤りが訂
正された場合にはステップＳ１５において１回目の横方
向誤り訂正終了フラグＦｈ＝１とし、エラーフラグＦｅ
＝０として、ステップＳ１７に進む。If the block is one in which the first horizontal error correction has not been completed, Fh = 0 and the routine for the first horizontal error correction shown in FIG. 4 is entered. In step S11 of FIG. 4, the first horizontal error correction is executed, and the error correction control circuit 20 receives the error status signal from the error correction circuit 18 and the CRC output from the CRC decoding circuit 22, and both of them receive an error. Only when it is determined that there is none, the error correction control circuit 20 gives a signal for designating an address to the data memory 12. Then, the 272-bit data of the error correction result is downloaded to a predetermined address of the data memory 12. By doing so, even if there is an error in the received data, it is possible to write only the data that has been corrected without error by the error correction into the data memory 12. Then, step S13
In step S15, it is determined whether or not the error can be corrected. If the error is corrected, the first lateral error correction end flag Fh = 1 is set in step S15, and the error flag Fe is set.
= 0, the process proceeds to step S17.
【００３３】一方、ステップＳ１３において訂正不能で
あると判断された場合には、ステップＳ１９において１
回目の横方向誤り訂正終了フラグＦｈ＝１，エラーフラ
グＦｅ＝１としてステップＳ２１に進む。すなわち、誤
り訂正後のデータをデータメモリ１２にダウンロードす
る際には、誤りの訂正状況を、各パケット毎に対応した
所定のフラグエリア１４にエラーフラグＦｅとして書き
込んでおく。１回目の横方向誤り訂正が正しく行われた
パケットまたは受信データに始めから誤りが存在しなか
ったパケットでは、誤りのないパケットであることを示
し（Ｆｅ＝０）、誤り訂正のできなかったパケットでは
誤りデータの存在するパケットであることを示す（Ｆｅ
＝１）。On the other hand, if it is determined in step S13 that the correction is impossible, 1 is set in step S19.
The second horizontal error correction end flag Fh = 1 and the error flag Fe = 1 are set, and the process proceeds to step S21. That is, when the error-corrected data is downloaded to the data memory 12, the error correction status is written as an error flag Fe in a predetermined flag area 14 corresponding to each packet. A packet for which the first horizontal error correction has been correctly performed or a packet in which received data has no error from the beginning indicates that the packet has no error (Fe = 0), and a packet for which error correction cannot be performed. Indicates that the packet has erroneous data (Fe
= 1).
【００３４】そして、ステップＳ２１においてパリティ
ブロックフラグＦｂ＝１であるか否か、すなわちパリテ
ィブロックであるか否かが判断され、パリティブロック
であればステップＳ１７に進む。パリティブロックでな
ければ、データブロックと判断される。このデータブロ
ックは訂正不能なデータブロックであるので、縦方向誤
り訂正を行う必要がある。したがって、ステップＳ２３
において、縦誤り訂正フラグＷＡＩＴ＝１に設定すると
ともに、誤り訂正カウンタＶＣを２回目の誤り訂正を開
始するスタートアドレスＳＡとして取り込む（ＳＡ＝Ｖ
Ｃ）。そして、ステップＳ１７では、誤り訂正カウンタ
ＶＣを「１」インクリメントして（ＶＣ＝ＶＣ＋１）、
ステップＳ３に戻る。Then, in step S21, it is determined whether or not the parity block flag Fb = 1, that is, whether or not it is a parity block. If it is a parity block, the process proceeds to step S17. If it is not a parity block, it is determined to be a data block. Since this data block is an uncorrectable data block, it is necessary to perform vertical error correction. Therefore, step S23
, The vertical error correction flag WAIT = 1 is set, and the error correction counter VC is fetched as the start address SA for starting the second error correction (SA = V
C). Then, in step S17, the error correction counter VC is incremented by "1" (VC = VC + 1),
Return to step S3.
【００３５】ここで、図４に示すルーチンによって、全
てのデータパケットのデータブロックについて１回目の
横方向誤り訂正が正しく行われた場合には、それぞれの
データブロックの１回目の横方向誤り訂正終了フラグＦ
ｈおよびエラーフラグＦｅは、ステップＳ１５において
Ｆｈ＝１，Ｆｅ＝０に設定される。このとき、たとえパ
リティブロックが誤り訂正不能となっても、そのエラー
フラグＦｅ＝１に設定されるだけで、縦方向誤り訂正フ
ラグＷＡＩＴ＝１とはならず、縦方向誤り訂正は実行さ
れない。すなわち、図５に示すルーチンには進まない。
また、データパケットのパリティ符号に誤りがあって
も、縦方向誤り訂正は実行されない。Here, when the first horizontal error correction is correctly performed on the data blocks of all the data packets by the routine shown in FIG. 4, the first horizontal error correction of each data block is completed. Flag F
The h and the error flag Fe are set to Fh = 1 and Fe = 0 in step S15. At this time, even if the parity block cannot be error-corrected, only the error flag Fe = 1 is set, the vertical-direction error correction flag WAIT = 1 is not obtained, and the vertical-direction error correction is not executed. That is, the routine shown in FIG. 5 does not proceed.
Further, even if there is an error in the parity code of the data packet, vertical error correction is not executed.
【００３６】また、１回目の横方向誤り訂正で訂正不能
となるデータブロックがある場合には、ステップＳ２３
において縦方向誤り訂正フラグＷＡＩＴ＝１となり、誤
り訂正カウンタＶＣが２回目の横方向誤り訂正を始める
スタートアドレスＳＡとして取り込まれる（ＳＡ＝Ｖ
Ｃ）。その後、フレーム同期のかかったフレーム先頭を
検出するまで図４に示すルーチンが繰り返されるが、再
び訂正不能のデータブロックがあってもスタートアドレ
スＳＡは誤り訂正カウンタＶＣを再び取り込まない。す
なわち、スタートアドレスＳＡは、最初に訂正不能とな
るデータブロックが検出された場合にのみその誤り訂正
カウンタＶＣを取り込む。そして、フレーム同期のかか
ったフレーム先頭が検出され、ステップＳ７の条件を満
たすと、図５に示すルーチンに進み、縦方向誤り訂正が
実行される。If there is a data block that cannot be corrected by the first horizontal error correction, step S23.
, The vertical error correction flag WAIT becomes 1, and the error correction counter VC is fetched as the start address SA for starting the second horizontal error correction (SA = V
C). After that, the routine shown in FIG. 4 is repeated until the beginning of the frame synchronized with the frame is detected, but the start address SA does not fetch the error correction counter VC again even if there is an uncorrectable data block again. That is, the start address SA fetches the error correction counter VC only when the uncorrectable data block is first detected. Then, when the frame head subjected to frame synchronization is detected and the condition of step S7 is satisfied, the routine proceeds to the routine shown in FIG. 5 and vertical error correction is executed.
【００３７】このように縦方向誤り訂正を実行するの
は、パケット中に存在する誤りが多すぎたり、同期がか
かっていなかったりすると、先に述べた１回目の横方向
誤り訂正を行っても、それだけではデータ誤りが訂正さ
れない場合が生じるからである。縦方向誤り訂正の動作
は以下のようになる。同期検出回路１６によって、フレ
ームの先頭パケットに到達したことが検出されると、縦
方向の誤り訂正が実行される。横方向誤り訂正後のデー
タがデータメモリ１２から縦方向に読み出されて、誤り
訂正回路１８に入力され、横方向と同様に、上述のよう
に誤り訂正が実行される。縦方向誤り訂正の終了後、誤
り訂正回路１８からのエラーステータス信号が誤り訂正
制御回路２０に入力される。このエラーステータス信号
が出力されても、横方向誤り訂正と異なり、ＣＲＣ復号
回路２２による訂正結果の誤り検出は行えないため、一
致検出回路３６によって誤り検出を行う。すなわち、縦
方向誤り訂正後のデータを一致検出回路３６に入力し、
これと同時に横方向誤り訂正後のデータをデータメモリ
１２から縦方向に読み出して、一致検出回路３６に入力
する。また、データメモリ１２のフラグエリア１４か
ら、縦方向に読み出した各１ビット毎のデータの所属す
るパケットにおける横方向誤り訂正結果を示すエラーフ
ラグＦｅを読み出し、同様に一致検出回路３６に与え
る。The vertical error correction is performed in this manner even if the first horizontal error correction described above is performed if too many errors are present in the packet or if synchronization is not applied. This is because the data error may not be corrected by that alone. The operation of vertical error correction is as follows. When the synchronization detection circuit 16 detects that the first packet of the frame has been reached, vertical error correction is executed. The data after horizontal error correction is read out vertically from the data memory 12 and input to the error correction circuit 18, and the error correction is executed as described above in the same manner as in the horizontal direction. After the vertical error correction is completed, the error status signal from the error correction circuit 18 is input to the error correction control circuit 20. Even if this error status signal is output, unlike the horizontal error correction, the error detection of the correction result by the CRC decoding circuit 22 cannot be performed, and therefore the coincidence detection circuit 36 performs the error detection. That is, the data after vertical error correction is input to the coincidence detection circuit 36,
At the same time, the data after horizontal error correction is read out vertically from the data memory 12 and input to the coincidence detection circuit 36. Further, from the flag area 14 of the data memory 12, the error flag Fe indicating the horizontal error correction result in the packet to which the data of each 1-bit read in the vertical direction belongs is read out and is similarly given to the coincidence detection circuit 36.
【００３８】一致検出回路３６では、誤り訂正回路１８
からのデータとデータメモリ１２からのデータとが一致
するかどうかを、エラーフラグＦｅに応じて判断する。
すなわち、データメモリ１２から一致検出回路３６に入
力される横方向誤り訂正後のデータが、エラーフラグＦ
ｅによって誤りがないことが確認されたビットである場
合には、誤り訂正回路１８からの対応する縦方向誤り訂
正後のデータと比較して一致しているかどうかを確認す
る。もし、正しく縦方向誤り訂正が行われていれば、２
つのデータは一致するはずである。エラーフラグＦｅ
が、横方向誤り訂正後のデータが誤りの存在するパケッ
トのデータであることを示す場合には、２つのデータは
比較されない。このようにして、縦方向の全ビット（２
７２ビット）にわたり、誤り訂正回路１８からのデータ
とデータメモリ１２からのデータとの一致を検出する。In the coincidence detection circuit 36, the error correction circuit 18
It is determined according to the error flag Fe whether or not the data from 1 and the data from the data memory 12 match.
That is, the horizontal error-corrected data input from the data memory 12 to the match detection circuit 36 is the error flag F.
If the bit has been confirmed to have no error by e, it is compared with the corresponding data after vertical error correction from the error correction circuit 18 to confirm whether or not there is a match. If the vertical error correction is correct, 2
The two data should match. Error flag Fe
, Indicates that the data after horizontal error correction is data of a packet in which an error exists, the two data are not compared. In this way, all vertical bits (2
72 bits), a match between the data from the error correction circuit 18 and the data from the data memory 12 is detected.
【００３９】この結果、データメモリ１２から一致検出
回路３６に与えられたデータ（１回目に正しく横方向誤
り訂正された）と、対応する縦方向誤り訂正後のデータ
とが全ビット一致した場合には、縦方向誤り訂正後のデ
ータは誤りがないものと確認され、一致検出回路３６か
らは一致検出信号を誤り訂正制御回路２０に出力する。As a result, when all the bits of the data given from the data memory 12 to the coincidence detection circuit 36 (corrected horizontally in the first horizontal direction error correction) and the corresponding data after the vertical direction error correction are matched, Is confirmed to have no error in the data after vertical error correction, and the coincidence detection circuit 36 outputs a coincidence detection signal to the error correction control circuit 20.
【００４０】この場合に、縦方向誤り訂正後のデータに
ついて誤り検出するのは以下の理由による。誤り訂正回
路１８によって正しく誤り訂正されていないにも拘わら
ず、誤って訂正終了を示した場合、すなわち誤り訂正回
路１８のシンドロームレジスタ２４のレジスタが全て０
となるような場合には、一般に、縦方向誤り訂正後のデ
ータは正しいデータとは著しく異なったデータとなるこ
とが多い。このような誤ったデータをデータメモリ１２
にロードされることを防ぐことが必要となる。そこで、
このような場合に、１回目の横方向誤り訂正後のデータ
と縦方向誤り訂正後のデータとが全ビット間にわたって
一致することは確率的に非常に起こりにくいと考えられ
ることを利用し、対応する両データが一致しないときに
は、その縦方向誤り訂正後のデータは誤りであるとし、
誤ったデータをデータメモリ１２にロードしないように
したのである。In this case, the reason for error detection of the data after vertical error correction is as follows. Although the error correction circuit 18 does not correct the error correctly, the error correction circuit 18 erroneously indicates the end of correction, that is, all the syndrome registers 24 of the error correction circuit 18 are 0.
In such a case, in general, the data after vertical error correction is often significantly different from the correct data. Such incorrect data is stored in the data memory 12
It is necessary to prevent it from being loaded into. Therefore,
In such a case, it is considered that it is very unlikely that the data after the first horizontal error correction and the data after the vertical error correction match all the bits stochastically. If the two data do not match, the data after vertical error correction is regarded as an error,
The wrong data is not loaded into the data memory 12.
【００４１】したがって、誤り訂正制御回路２０は、縦
方向誤り訂正の場合には、誤り訂正回路１８からのエラ
ーステータス信号と一致検出回路３６からの一致検出信
号とによって、縦方向の誤り訂正が正しく行われたかど
うかを判断し、正しく誤り訂正された場合についての
み、誤り訂正回路１８からの縦方向誤り訂正後のデータ
をデータメモリ１２にロードする。このとき、訂正後の
データが格納されるデータメモリ１２上のアドレスは、
誤り訂正制御回路２０によって指示される。Therefore, in the case of vertical error correction, the error correction control circuit 20 performs correct vertical error correction by the error status signal from the error correction circuit 18 and the match detection signal from the match detection circuit 36. Whether or not the error has been corrected is determined, and only when the error is corrected correctly, the data after the vertical error correction from the error correction circuit 18 is loaded into the data memory 12. At this time, the address on the data memory 12 in which the corrected data is stored is
It is instructed by the error correction control circuit 20.
【００４２】このようにして縦方向誤り訂正が実行され
た後、ステップＳ２７に進み、ステップＳ２３で取り込
んだスタートアドレスＳＡに、誤り訂正カウンタＶＣを
設定する（ＶＣ＝ＳＡ）とともに、縦方向誤り訂正フラ
グＷＡＩＴをリセットして（ＷＡＩＴ＝０）、ステップ
Ｓ３に戻る。そして、２回目の横方向誤り訂正が実行さ
れる。After the vertical error correction is executed in this way, the process proceeds to step S27, where the error correction counter VC is set to the start address SA fetched in step S23 (VC = SA), and the vertical error correction is performed. The flag WAIT is reset (WAIT = 0) and the process returns to step S3. Then, the second horizontal error correction is executed.
【００４３】すなわち、縦方向誤り訂正が終了したの
で、ステップＳ７においてＷＡＩＴ＝０となり、ステッ
プＳ９に進む。そして、１回目の横方向誤り訂正が終了
しているので、ステップＳ９においてＦｈ＝１となり、
ステップＳ２９に進む。ステップＳ２９において、パリ
ティブロックフラグＦｂ＝０であり、かつエラーフラグ
Ｆｅ＝１であるか、すなわちデータブロックでありかつ
１回目の横方向誤り訂正の際に訂正不能のブロックがあ
ったか否かが判断される。データブロックでありかつ１
回目の横方向誤り訂正では訂正不能のブロックであれ
ば、図６に示すルーチンに進む。That is, since the vertical error correction is completed, WAIT = 0 in step S7, and the process proceeds to step S9. Since the first horizontal error correction has been completed, Fh = 1 in step S9,
It proceeds to step S29. In step S29, it is determined whether the parity block flag Fb = 0 and the error flag Fe = 1, that is, whether there is a block that is a data block and cannot be corrected during the first horizontal error correction. It Data block and 1
If the block cannot be corrected by the horizontal error correction for the next time, the routine proceeds to the routine shown in FIG.
【００４４】ステップＳ３１において、このデータブロ
ックが誤り訂正回路２０にアップロードされ、２回目の
横方向誤り訂正が実行される。すなわち、誤り訂正カウ
ンタＶＣがスタートアドレスＳＡに戻るため、１回目の
誤り訂正を経たブロックを処理することになる。２回目
の横方向誤り訂正が実行された後、ステップＳ３３にお
いて正しく訂正されたか否かが判断される。正しく訂正
されていれば、ステップＳ３５においてエラーフラグＦ
ｅ＝０とし、ステップＳ３７に進む。ステップＳ３３に
おいて正しく訂正されなかった場合には、ステップＳ３
９においてエラーフラグＦｅ＝１として、ステップＳ３
７に進む。ステップＳ３７において、誤り訂正カウンタ
ＶＣを「１」インクリメントして（ＶＣ＝ＶＣ＋１）、
ステップＳ３に戻る。In step S31, this data block is uploaded to the error correction circuit 20 and the second horizontal error correction is executed. That is, since the error correction counter VC returns to the start address SA, the block after the first error correction is processed. After the second horizontal error correction is executed, it is determined in step S33 whether the error has been corrected correctly. If it is correctly corrected, the error flag F is determined in step S35.
e = 0, and the process proceeds to step S37. If not corrected in step S33, step S3
9, the error flag Fe = 1 is set, and step S3 is performed.
Proceed to 7. In step S37, the error correction counter VC is incremented by "1" (VC = VC + 1),
Return to step S3.
【００４５】そして、１回目の横方向誤り訂正の際に訂
正不能があった全てのデータパケットについて、２回目
の横方向誤り訂正が終了するまで図６のルーチンが繰り
返される。そして、正しく誤り訂正されると、そのデー
タはデータメモリ１２にダウンロードして書き込まれ
る。なお、２回目の横方向誤り訂正の結果についても、
１回目と同様に誤り検出されることはいうまでもない。Then, the routine shown in FIG. 6 is repeated until the second horizontal error correction is completed for all the data packets that cannot be corrected at the first horizontal error correction. When the error is corrected correctly, the data is downloaded and written in the data memory 12. As for the result of the second horizontal error correction,
It goes without saying that an error is detected as in the first time.
【００４６】また、ステップＳ２９の条件を満たさない
場合には、２回目の横方向誤り訂正をすることなしに、
ステップＳ４１に進む。ステップＳ４１において、誤り
訂正カウンタＶＣを「１」インクリメントして、ステッ
プＳ３に戻る。この場合は、Ｆｂ＝１（そのブロックが
パリティブロック）であるか、Ｆｂ＝０（そのブロック
がデータブロック）であってもＦｅ＝０（誤りが１回目
の横方向誤り訂正で完全に訂正された）の場合である。
そして、２回目の横方向誤り訂正が終了すると、データ
の誤り訂正が完了する。When the condition of step S29 is not satisfied, the second horizontal error correction is not performed,
It proceeds to step S41. In step S41, the error correction counter VC is incremented by "1", and the process returns to step S3. In this case, Fb = 1 (the block is a parity block), or even if Fb = 0 (the block is a data block), Fe = 0 (the error is completely corrected by the first horizontal error correction). It was the case.
Then, when the second horizontal error correction is completed, the data error correction is completed.
【００４７】このように動作するＦＭ多重放送受信機１
０では、１回目の横方向誤り訂正によって、１フレーム
内の全てのデータパケットのデータブロックについての
み誤り訂正できれば、データパケットのパリティビット
部やパリティパケットにたとえ誤りがあっても、誤り訂
正を終了することができる。また、１回目の横方向誤り
訂正によって、データブロックの誤りが訂正できなかっ
たデータパケットが１フレーム内に１つでもあれば、縦
方向誤り訂正を行い、再び横方向誤り訂正を行うが、こ
の２回目の横方向の誤り訂正は、パリティパケットに対
しては行わず、さらに、１回目の横方向誤り訂正によっ
てそのデータブロックの誤りが正しく訂正されたデータ
パケットに対しても行わないので、誤り訂正の処理速度
を向上できる。FM multiplex broadcast receiver 1 operating in this way
With 0, if error correction can be performed only on the data blocks of all data packets in one frame by the first horizontal error correction, error correction ends even if there is an error in the parity bit part or parity packet of the data packet. can do. Further, if there is at least one data packet in the frame in which the error of the data block cannot be corrected by the first horizontal error correction, vertical error correction is performed and horizontal error correction is performed again. The second horizontal error correction is not performed on the parity packet, and is not performed on the data packet in which the error of the data block is correctly corrected by the first horizontal error correction. The correction processing speed can be improved.
【図１】この発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】この実施例の誤り訂正回路およびＣＲＣ復号回
路の一例を示すブロック図である。FIG. 2 is a block diagram showing an example of an error correction circuit and a CRC decoding circuit of this embodiment.
【図３】この実施例の動作のメインルーチンを示すフロ
ー図である。FIG. 3 is a flowchart showing a main routine of operation of this embodiment.
【図４】１回目の横方向誤り訂正を実行する場合のルー
チンを示すフロー図である。FIG. 4 is a flowchart showing a routine for executing a first horizontal error correction.
【図５】縦方向誤り訂正を実行する場合のルーチンを示
すフロー図である。FIG. 5 is a flowchart showing a routine for executing vertical error correction.
【図６】２回目の横方向誤り訂正を実行する場合のルー
チンを示すフロー図である。FIG. 6 is a flowchart showing a routine for executing a second horizontal error correction.
【図７】ＦＭ多重放送における一般的なデータ構造を示
す図解図である。FIG. 7 is an illustrative view showing a general data structure in FM multiplex broadcasting.
１０ …ＦＭ多重放送受信機 １２ …データメモリ １４ …フラグエリア １８ …誤り訂正回路 ２０ …誤り訂正制御回路 ２２ …ＣＲＣ復号回路 ２４ …シンドロームレジスタ ２６ …シフトレジスタ ２８ …多数決論理回路 ３６ …一致検出回路 10 ... FM multiplex broadcast receiver 12 ... Data memory 14 ... Flag area 18 ... Error correction circuit 20 ... Error correction control circuit 22 ... CRC decoding circuit 24 ... Syndrome register 26 ... Shift register 28 ... Majority decision logic circuit 36 ... Match detection circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土田 健一 東京都世田谷区砧一丁目10番11号 日本放 送協会放送技術研究所内 (72)発明者 磯部 忠 東京都世田谷区砧一丁目10番11号 日本放 送協会放送技術研究所内 (72)発明者 山田 宰 東京都世田谷区砧一丁目10番11号 日本放 送協会放送技術研究所内 (72)発明者 増本 隆彦 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)発明者 富田 義数 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)発明者 田中 剛司 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)発明者 鈴木 勢治 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Kenichi Tsuchida 1-10-11 Kinuta, Setagaya-ku, Tokyo Inside the broadcasting technology research institute of Japan Broadcasting Corporation (72) Tadashi Isobe 1-10-11 Kinuta, Setagaya-ku, Tokyo Broadcasting Technology Institute, Japan Broadcasting Corporation (72) Inventor Satoshi Yamada 1-10-11 Kinuta, Setagaya-ku, Tokyo Inside Broadcasting Technology Laboratory, Japan Broadcasting Association (72) Takahiko Masumoto 2 Keihanhondori, Moriguchi-shi, Osaka Chome 18 Sanyo Electric Co., Ltd. (72) Inventor Yoshida Tomita 2-18 Keihan Hondori, Moriguchi City, Osaka Prefecture Sanyo Electric Co., Ltd. (72) Takeshi Tanaka 2-18 Keihan Hondo, Moriguchi City, Osaka Prefecture Sanyo Electric Co., Ltd. (72) Inventor Seiji Suzuki 2-18 Keihan Hondori, Moriguchi City, Osaka Prefecture Sanyo Electric Co., Ltd.
Claims (7)
ク，誤り訂正用のパリティ符号および誤り検出用のＣＲ
Ｃ符号を含む複数のデータパケットと縦方向の誤り訂正
用のパリティパケットとによって１フレームを構成する
データが格納されるデータメモリ、前記データについて
横方向または縦方向誤り訂正を実行する誤り訂正手段、
および前記誤り訂正手段による横方向誤り訂正結果の誤
り検出を前記ＣＲＣ符号に基づいて行うＣＲＣ復号手段
を備える、ＦＭ多重放送受信機において、 前記誤り訂正手段による縦方向誤り訂正結果と前記誤り
訂正手段による横方向誤り訂正結果とを比較することに
よって前記縦方向誤り訂正結果の誤り検出を行う一致検
出手段を含むことを特徴とする、ＦＭ多重放送受信機。1. A block synchronization signal, a data block, a parity code for error correction, and a CR for error detection, respectively.
A data memory in which data constituting one frame is stored by a plurality of data packets including a C code and a parity packet for vertical error correction; error correction means for performing horizontal or vertical error correction on the data;
And an FM multiplex broadcast receiver comprising CRC decoding means for performing error detection of the horizontal error correction result by the error correction means based on the CRC code, wherein the vertical error correction result by the error correction means and the error correction means An FM multiplex broadcast receiver, characterized in that it includes coincidence detection means for detecting an error in the vertical error correction result by comparing it with the horizontal error correction result.
基づいて前記データは正しいデータであるか否かを示す
エラーフラグを含み、 前記エラーフラグが正しいデータであることを示してい
るデータのみを前記１回目の横方向誤り訂正結果として
用いることを特徴とする、請求項１記載のＦＭ多重放送
受信機。2. An error flag indicating whether or not the data is correct data based on a result of error correction and error detection of the data, and only data indicating that the error flag is correct data is included. The FM multiplex broadcast receiver according to claim 1, wherein the FM multiplex broadcast receiver is used as a result of the first horizontal error correction.
た場合前記縦方向誤り訂正結果に従って前記データメモ
リを書き換える、請求項１または２記載のＦＭ多重放送
受信機。3. The FM multiplex broadcast receiver according to claim 1, wherein the data memory is rewritten according to the vertical error correction result when no error is detected by the coincidence detecting means.
ク，誤り訂正用のパリティ符号および誤り検出用のＣＲ
Ｃ符号を含む複数のデータパケットと縦方向の誤り訂正
用のパリティパケットとによって１フレームを構成する
データが格納されるデータメモリ、前記データについて
横方向または縦方向誤り訂正を実行する誤り訂正手段、
および前記誤り訂正手段による横方向誤り訂正結果の誤
り検出を前記ＣＲＣ符号に基づいて行うＣＲＣ復号手段
を備える、ＦＭ多重放送受信機において、 １回目の横方向誤り訂正によって全ての前記データパケ
ット内の前記データブロックに誤りがなくなれば、縦方
向誤り訂正を行うことなくそのフレームの誤り訂正を終
了することを特徴とする、ＦＭ多重放送受信機。4. A block sync signal, a data block, a parity code for error correction, and a CR for error detection, respectively.
A data memory in which data constituting one frame is stored by a plurality of data packets including a C code and a parity packet for vertical error correction; error correction means for performing horizontal or vertical error correction on the data;
In an FM multiplex broadcast receiver, which comprises CRC decoding means for performing error detection of a horizontal error correction result by the error correction means based on the CRC code, a first horizontal error correction is performed in all the data packets. An FM multiplex broadcast receiver characterized by terminating error correction of the frame without performing vertical error correction when the data block has no error.
レーム内にデータブロックの誤り訂正できなかったデー
タパケットがあれば縦方向誤り訂正を行う、請求項４記
載のＦＭ多重放送受信機。5. The FM multiplex broadcast receiver according to claim 4, wherein vertical error correction is performed if there is a data packet in which a data block error cannot be corrected in the one frame by the first horizontal error correction.
向誤り訂正を、前記パリティパケットおよび前記１回目
の横方向誤り訂正によってそのデータブロックの誤りが
訂正されたデータパケットに対しては行わないようにし
た、請求項５記載のＦＭ多重放送受信機。6. The second horizontal error correction performed after the vertical error correction is performed on the parity packet and the data packet in which the error of the data block is corrected by the first horizontal error correction. The FM multiplex broadcast receiver according to claim 5, wherein the FM multiplex broadcast receiver is not provided.
ク，誤り訂正用のパリティ符号および誤り検出用のＣＲ
Ｃ符号を含む複数のデータパケットと縦方向の誤り訂正
用のパリティパケットとによって１フレームを構成する
データが格納されるデータメモリ、前記データについて
横方向または縦方向誤り訂正を実行する誤り訂正手段、
および前記誤り訂正手段による横方向誤り訂正結果の誤
り検出を前記ＣＲＣ符号に基づいて行うＣＲＣ復号手段
を備える、ＦＭ多重放送受信機において、 前記ＣＲＣ復号手段は前記誤り訂正手段と並列接続さ
れ、前記誤り訂正手段での誤り訂正と並行して前記ＣＲ
Ｃ復号手段で誤り検出を実行することを特徴とする、Ｆ
Ｍ多重放送受信機。7. A block synchronization signal, a data block, a parity code for error correction, and a CR for error detection, respectively.
A data memory in which data constituting one frame is stored by a plurality of data packets including a C code and a parity packet for vertical error correction; error correction means for performing horizontal or vertical error correction on the data;
And an FM multiplex broadcast receiver comprising CRC decoding means for performing error detection of a lateral error correction result by the error correcting means based on the CRC code, wherein the CRC decoding means is connected in parallel with the error correcting means, and In parallel with the error correction by the error correction means, the CR
F is characterized in that the C decoding means performs error detection.
M multiplex broadcast receiver.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5115862A JP2561791B2 (en) | 1993-05-18 | 1993-05-18 | FM multiplex broadcast receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5115862A JP2561791B2 (en) | 1993-05-18 | 1993-05-18 | FM multiplex broadcast receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326689A true JPH06326689A (en) | 1994-11-25 |
| JP2561791B2 JP2561791B2 (en) | 1996-12-11 |
Family
ID=14672995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5115862A Expired - Lifetime JP2561791B2 (en) | 1993-05-18 | 1993-05-18 | FM multiplex broadcast receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2561791B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU698574B2 (en) * | 1995-04-20 | 1998-11-05 | Alcatel N.V. | Transmission network error correction |
| US6986095B2 (en) | 1999-09-03 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Error correction device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197122A (en) * | 1987-02-10 | 1988-08-16 | Sony Corp | Error correcting and checking device |
| JPH04205497A (en) * | 1990-11-30 | 1992-07-27 | Nippon Syst Kenkyusho:Kk | Signal transmitting equipment |
| JPH0621921A (en) * | 1992-06-30 | 1994-01-28 | Nippon Hoso Kyokai <Nhk> | Decoding circuit |
-
1993
- 1993-05-18 JP JP5115862A patent/JP2561791B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197122A (en) * | 1987-02-10 | 1988-08-16 | Sony Corp | Error correcting and checking device |
| JPH04205497A (en) * | 1990-11-30 | 1992-07-27 | Nippon Syst Kenkyusho:Kk | Signal transmitting equipment |
| JPH0621921A (en) * | 1992-06-30 | 1994-01-28 | Nippon Hoso Kyokai <Nhk> | Decoding circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU698574B2 (en) * | 1995-04-20 | 1998-11-05 | Alcatel N.V. | Transmission network error correction |
| US6986095B2 (en) | 1999-09-03 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Error correction device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2561791B2 (en) | 1996-12-11 |
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