KR19980066078A - Circuits and Methods for Detecting Errors in Received Data - Google Patents

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KR19980066078A KR1019970001402A KR19970001402A KR19980066078A KR 19980066078 A KR19980066078 A KR 19980066078A KR 1019970001402 A KR1019970001402 A KR 1019970001402A KR 19970001402 A KR19970001402 A KR 19970001402A KR 19980066078 A KR19980066078 A KR 19980066078A
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이종훈
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김광호
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  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

가. 청구범위에 기재된 발명이 속하는 기술분야end. The technical field to which the invention described in the claims belongs

무선 전송 장치Wireless transmitter

나. 발명이 해결하려고 하는 기술적 과제I. The technical problem that the invention is trying to solve

수신 데이터의 오류를 검출하고 정정한다.Detect and correct errors in the received data.

다. 발명의 해결 방법의 요지All. Summary of the Solution of the Invention

정보비트 및 패리티비트를 수신하여 신드롬비트를 생성하여 출력하는 신드롬생성부와, 상기 정보비트로 수신 데이터의 신뢰성을 판단하여 이에 대응되는 신호를 출력하는 신뢰성판단부와, 상기 신드롬비트를 입력받아 상기 수신 데이터의 오류 발생 여부를 검출하여 이에 대응되는 신호를 출력하는 오류검출부와, 상기 신뢰성판단부에서 출력되는 신호와 상기 오류검출부에서 출력되는 신호에 따라 검출된 상기 수신 데이터의 오류를 정정하는 오류정정부로 구성된다.A syndrome generation unit for receiving information bits and parity bits to generate and output syndrome bits, a reliability determination unit for determining reliability of received data using the information bits and outputting a corresponding signal, and receiving the syndrome bits An error detector which detects whether an error of data occurs and outputs a signal corresponding thereto, and an error correction unit correcting an error of the received data detected according to a signal output from the reliability determination unit and a signal output from the error detection unit. It consists of.

라. 발명의 중요한 용도la. Important uses of the invention

수신 데이터의 오류를 검출하여 상기 오류를 정정함에 따라 부호 이득의 향상시킬 수 있다.As the error of the received data is detected and the error is corrected, the code gain can be improved.

Description

수신 데이터의 오류를 검출하는 회로 및 방법Circuits and Methods for Detecting Errors in Received Data

본 발명은 무선 전송 장치에서 데이터 송수신시 발생되는 오류를 검출하는 회로 및 방법에 관한 것으로, 특히 복호화 과정에서 수신 데이터의 오류를 검출하는 회로 및 방법에 관한 것이다.The present invention relates to a circuit and a method for detecting an error generated during data transmission and reception in a wireless transmission apparatus, and more particularly, to a circuit and a method for detecting an error of received data during a decoding process.

통상적으로 디지털 무선 전송 장치를 이용하여 데이터를 송수신하는 경우 자유공간상의 백색잡음으로 인해 송신 데이터와 수신 데이터가 상이한 오류가 발생된다.In general, when data is transmitted and received using a digital wireless transmission device, errors in transmission data and reception data are generated due to white noise in free space.

종래의 임계 복호화(threshold decoding) 방법은 송신단의 부호화부에서 길쌈형 자체 직교 코드(Convolution Self Orthogonal Code)를 만족하는 생성다항식에 의하여 k비트의 정보비트에 대하여 n비트의 부호로 (n-k)의 패리티비트를 추가한다. 이러한 종래의 임계 복호화 방법은 수신단의 복호화부에서 수신된 데이터의 프레임 동기를 통하여 상기 송신단의 부호화부에서 첨가된 패리티 비트의 위치를 검출하고, 상기 부호화부에서 사용한 생성 다항식과 동일한 회로 구현으로 상기 패리티비트를 다시 생성한다. 상기 종래의 임계 복호화 방법에서 상기 수신된 패리티비트와 상기 수신된 정보 비트에 의하여 재생성된 패리티비트를 배타적논리합(exculsive OR)하여 신드롬(syndrome)을 생성한다. 상기 종래의 임계 복호화에 의한 수신 데이터의 오류를 검출하는 방법은 상기 신드롬비트가 0이면 상기 수신 데이터에 오류가 없는 것을 판단하고, 상기 신드롬비트가 1이면 상기 수신 데이터에 오류가 발생한 것으로 판단한다.In the conventional threshold decoding method, a parity of (nk) as an n-bit code with respect to k-bit information bits by a generation polynomial that satisfies a Convolution Self Orthogonal Code in a coding unit of a transmitting end. Add a bit. The conventional threshold decoding method detects the position of the parity bits added by the encoder of the transmitter through frame synchronization of the data received by the decoder of the receiver, and implements the parity in the same circuit implementation as the generated polynomial used by the encoder. Regenerate the bit. In the conventional threshold decoding method, a syndrome is generated by an exclusive logical OR of the received parity bit and the parity bit regenerated by the received information bit. In the conventional method of detecting an error of received data by threshold decoding, when the syndrome bit is 0, it is determined that the received data has no error, and when the syndrome bit is 1, it is determined that an error occurs in the received data.

종래의 다수논리복호화(majority logic decoding)에 의한 오류 검출 방법은 신드롬을 생성다항식의 지연크기만큼 쉬프트레지스터(shift register)에 의해 지연시켜, 상기 신드롬비트를 이용하여 수신 데이터에 발생된 오류를 검출하는 복호화 방법이다. 상기 종래의 다수논리복호화(majority logic decoding)방법은 n비트 길이의 부호와 k비트의 정보비트가 있으면, k개의 다수논리복호기가 필요하다. 상기 다수논리복호기는 상기 생성다항식에 의해 생성된 신드롬을 입력받는다. 상기 다수논리복호화과정에 의한 오류 검출은 상기 다수논리부호기에 입력되는 상기 신드롬들의 합이 과반수를 넘으면 해당하는 수신 데이터에 오류가 발생된 것으로 판단하고, 상기 입력되는 신드롬들의 합이 과반수를 넘지 않으면 해당하는 수신 데이터에 오류가 발생되지 않은 것으로 판단한다. 또한, 이러한 종래의 다수논리복호화(majority logic decoding)과정에서 검출된 오류를 정정하는 방법은 상기 다수논리복호기에서 검출된 오류 정보 비트와 상기 수신 데이터를 배타적논리합(exculsive OR)하여 상기 수신 데이터에 발생된 오류를 정정한다.The conventional error detection method by majority logic decoding delays a syndrome by a shift register by a delay size of a polynomial, and detects an error generated in received data using the syndrome bit. Decryption method. According to the conventional majority logic decoding method, if there are n-bit code and k-bit information bits, k majority logic decoders are required. The majority logic decoder receives a syndrome generated by the generated polynomial. In the error detection by the majority logic decoding process, if the sum of the syndromes inputted to the majority logic code exceeds a majority, it is determined that an error occurs in the corresponding received data, and if the sum of the input syndromes does not exceed the majority, It is determined that no error occurs in the received data. In addition, the conventional method for correcting an error detected in a majority logic decoding process may generate an exclusive logical OR of an error information bit detected by the majority logic decoder and the received data and generate the received data. Corrected errors.

상기 종래의 다수논리복호화에 의해 오류를 검출하는 방법은 그 회로의 구현은 용이하지만, 상기 다수논리복호화 과정에서 판단 불가능할 정도의 많은 오류를 가진 수신 데이터가 입력되면, 상기 복호기는 수신된 정보신호에 오류가 있는 경우에도 이를 감지하지 못 하는 문제점이 있다. 또한, 상기 종래의 다수논리복호화에 의한 수신 데이터의 오류 검출 방법은 제대로 수신된 데이터에 대해서도 오류가 발생한 것으로 판단하는 경우가 발생됨에 따라 상기 다수논리복호화과정에서 오류를 생성하여 오류 검출에 대한 신뢰성이 저하되는 문제점이 있다.The conventional method of detecting an error by multiple logic decoding is easy to implement the circuit, but when received data having a large number of errors that cannot be judged in the majority logic decoding process, the decoder inputs the received information signal. Even if there is an error, there is a problem that cannot be detected. In addition, the conventional error detection method of the received data by the majority logic decoding generates an error in the case of properly received data, thereby generating an error in the majority logic decoding process, thereby increasing reliability of error detection. There is a problem of deterioration.

따라서, 본 발명의 목적은 무선 전송 장치에서 수신 데이터의 오류를 검출하는 회로 및 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit and a method for detecting an error of received data in a wireless transmission device.

본 발명의 다른 목적은 무선 전송 장치의 수신단에서 수신 데이터를 복호화하는 과정에서 오류를 검출하는 회로 및 방법을 제공함에 있다.Another object of the present invention is to provide a circuit and a method for detecting an error in a process of decoding received data at a receiving end of a wireless transmission apparatus.

본 발명의 또 다른 목적은 다수논리복호기에서 발생되는 오류 정보신호를 대응되는 수신신호의 신뢰성를 판단하여 수신 데이터에 발생되는 오류를 검출하는 회로 및 방법을 제공함에 있다.It is still another object of the present invention to provide a circuit and a method for detecting an error generated in received data by determining the reliability of a corresponding received signal with an error information signal generated in a multiple logic decoder.

본 발명의 또 다른 목적은 무선 전송 장치의 복화기에서 생성가능한 오류를 최소화하는 수신 데이터의 오류 검출 회로 및 방법을 제공함에 있다.It is still another object of the present invention to provide an error detection circuit and a method of receiving data for minimizing an error that can be generated in a demodulator of a wireless transmission device.

본 발명의 또 다른 목적은 수신 데이터의 오류를 검출하여 상기 수신 데이터의 오류를 정정하는 회로 및 방법을 제공함에 있다.It is still another object of the present invention to provide a circuit and a method for detecting an error of received data and correcting the error of the received data.

이러한 목적들을 달성하기 위한 본 발명은 정보비트 및 패리티비트를 수신하여 신드롬비트를 생성하는 신드롬생성부와, 상기 정보비트로 수신 데이터의 신뢰성을 판단하는 신뢰성판단부와, 상기 신드롬비트를 입력받아 상기 수신 데이터의 오류 발생을 검출하는 오류검출부와, 상기 신뢰성판단부 및 상기 오류검출부에서 출력되는 제어신호에 따라 상기 수신 데이터에 발생된 오류를 정정하는 오류정정부로 구성되는 것을 특징으로 한다.The present invention for achieving the above object is a syndrome generating unit for generating a syndrome bit by receiving information bits and parity bits, a reliability determination unit for determining the reliability of the received data with the information bits, and receiving the syndrome bits to receive the received And an error detection unit for detecting an error occurrence of data, and an error correction unit for correcting an error generated in the received data according to a control signal output from the reliability determination unit and the error detection unit.

도 1은 본 발명이 적용되는 패리티비트 생성 회로의 구성을 나타내는 도면.1 is a diagram showing a configuration of a parity bit generation circuit to which the present invention is applied.

도 2는 본 발명의 실시예에 따른 수신 데이터의 오류를 검출하는 회로의 구성을 나타내는 도면.2 is a diagram showing a configuration of a circuit for detecting an error of received data according to an embodiment of the present invention.

이하 본 발명을 구체적인 실시예에 따른 첨부된 도면들을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings according to a specific embodiment of the present invention will be described in detail.

도 1은 본 발명이 적용되는 패리티비트의 생성 회로의 구성을 나타내는 도면으로서, (2,1,6) 길쌈형 자체 직교 부호화(Convolution Self Orthogonal Code)방식에 따른 패리티비트의 생성 회로이다.1 is a diagram illustrating a configuration of a parity bit generation circuit to which the present invention is applied and is a parity bit generation circuit according to a (2,1,6) convolutional self orthogonal code scheme.

도 1을 참조하면, (2,1,6)은 부호비트n가 2비트이고, 정보비트k가 1비트이며, 지연소자의 갯수m가 6개인 경우 나타낸다. 상기 패리트비트의 생성 회로로 입력되는 데이터는 패리티비트생성부100으로 입력된다. 또한, 상기 데이터는 정보비트로서 전송된다. 패리티비트생성부100는 생성다항식에 따라 회로가 구성되며, 데이터를 입력받아 상기 생성다항식에 따라 패리티비트를 생성하여 출력한다.Referring to Fig. 1, (2, 1, 6) shows that the code bit n is 2 bits, the information bit k is 1 bit, and the number m of delay elements is six. Data input to the parit bit generation circuit is input to the parity bit generation unit 100. The data is also transmitted as information bits. Parity bit generator 100 generates a polynomial The circuit is configured according to the present invention, and receives data and generates and outputs a parity bit according to the generation polynomial.

도 2는 본 발명의 실시예에 따른 수신 데이터의 오류를 검출하고 상기 오류를 정정하는 회로의 구성을 나타내는 도면으로서, 신드롬생성부200와 신뢰성판단부210과 신드롬지연부220과 다수결논리부230과 AND게이트240와 지연부250와 오류정정부260으로 구성된다.2 is a diagram illustrating a configuration of a circuit for detecting an error of received data and correcting the error according to an embodiment of the present invention. The syndrome generating unit 200, the reliability determining unit 210, the syndrome delay unit 220, and the majority decision logic unit 230 are shown. AND gate 240, delay unit 250 and error correction unit 260.

도 2를 참조하면, 수신된 신호는 프레임 동기화를 통하여 정보비트와 패리티비트로 각각 분리되어 본 발명의 실시예에 따른 수신 데이터의 오류를 검출하는 회로로 입력된다. 신드롬생성부200는 부호기202와 결합기204로 구성되어, 상기 정보비트와 상기 패리티비트를 입력받아 신드롬을 생성한다. 부호기202는 상기 도 1에 도시된 패리티비트 생성 회로에서 입력되는 데이터가 그대로 전송되는 정보비트를 입력받는다. 부호기202는 상기 도 1와 같은 생성다항식에 따라 회로가 구현되며, 상기 정보비트를 입력받아 상기 생성다항식에 의해 패리티비트를 생성하여 결합기204로 출력한다. 결합기204는 상기 부호기202에서 생성된 패리티비트와 상기 도 1의 패리티비트 생성회로에서 전송되는 패리티비트를 입력받아 배타적논리합(exclusive OR)하여 소정 신드롬비트를 생성하여 출력한다.Referring to FIG. 2, the received signals are separated into information bits and parity bits through frame synchronization, and are input to a circuit for detecting an error of received data according to an embodiment of the present invention. The syndrome generator 200 includes an encoder 202 and a combiner 204 to generate a syndrome by receiving the information bits and the parity bits. The encoder 202 receives an information bit in which data input from the parity bit generation circuit shown in FIG. 1 is transmitted as it is. The encoder 202 generates a polynomial as shown in FIG. The circuit is implemented according to the present invention, and receives the information bits to generate a parity bit by the generated polynomial to output to the combiner 204. The combiner 204 receives the parity bit generated by the encoder 202 and the parity bit transmitted from the parity bit generation circuit of FIG. 1, generates an exclusive OR, and generates and outputs a predetermined syndrome bit.

도 2에는 도시되어 있지는 않지만, 아날로그/디지탈변환기로부터 출력되는 수신 데이터는 하드비트와 소프트비트로 구성된다. 상기 하드비트는 복원된 데이터를 나타내고, 상기 소프트비트는 수신 데이터의 신뢰성을 나타낸다. 신뢰성판단부210는 상기 소프트비트와 임의의 기준 임계치를 비교하여 상기 수신 데이터의 신뢰성을 판단한다. 신뢰성판단부210는 상기 수신 데이터가 상기 기준 임계치 범위안에 존재하면, 상기 수신 데이터에 오류가 발생하지 않는 것으로 판단한다. 이와 달리 신뢰성판단부210는 상기 수신 데이터가 상기 기준 임계치의 범위에서 벗어나면, 상기 수신 데이터에 오류가 발생한 것으로 판단한다.Although not shown in FIG. 2, the received data output from the analog / digital converter is composed of hard bits and soft bits. The hard bit represents recovered data, and the soft bit represents reliability of received data. The reliability determining unit 210 compares the soft bit with an arbitrary reference threshold to determine the reliability of the received data. The reliability determining unit 210 determines that an error does not occur in the received data when the received data is within the reference threshold range. In contrast, if the received data is out of the range of the reference threshold, the reliability determination unit 210 determines that an error occurs in the received data.

신드롬지연부220는 상기 생성다항식에 따라 회로가 구현되며, 상기 신드롬비트를 입력받아 지연시켜, 다수결논리부230으로 출력한다. 신드롬지연부220는 생성다항식에 따라 상기 신드롬비트를 지연시켜 다수결논리부230으로 출력한다.The syndrome delay unit 220 implements a circuit according to the generated polynomial. The syndrome delay unit 220 receives the syndrome bit, delays it, and outputs it to the majority decision logic unit 230. Syndrome Delay 220 Generates Polynomial As a result, the syndrome bit is delayed and output to the majority decision logic unit 230.

다수결논리부230는 신드롬생성부200에서 출력되는 신드롬비트와 신드롬지연부220의 노드P1에서 출력되는 신호와 신드롬지연부220의 노드P2에서 출력되는 신호와 신드롬지연부220에서 출력되는 신호를 입력받아, 다수결논리(majority logic)에 따른 출력신호를 AND게이트240으로 출력한다.The majority decision logic unit 230 receives the syndrome bit output from the syndrome generating unit 200 and the signal output from the node P1 of the syndrome delay unit 220 and the signal output from the node P2 of the syndrome delay unit 220 and the signal output from the syndrome delay unit 220. The output signal according to majority logic is output to the AND gate 240.

AND게이트240는 신뢰성판단부210에서 출력되는 신호와 다수결논리부230에서 출력되는 신호를 입력받아 논리곱에 따라 수신 데이터에 발생된 오류를 정정하는 여부를 결정하는 제어신호인 오류정정비트를 출력한다.The AND gate 240 receives the signal output from the reliability determination unit 210 and the signal output from the majority decision logic unit 230 and outputs an error correction bit that is a control signal for determining whether to correct an error generated in the received data according to a logical product. .

지연부250는 상기 신드롬지연부220에서 상기 신드롬비트를 지연시킨 것과 마찬가지로 입력되는 상기 정보비트를 소정 지연시켜 오류정정부260으로 출력한다.The delay unit 250 delays the input information bits and outputs them to the error correcting unit 260 in the same manner as the syndrome delay unit 220 delays the syndrome bits.

오류정정부260는 배타적논리합(exclusive OR)으로 구현되어, AND게이트240으로부터 출력되는 상기 오류정정비트에 따라 지연부250에서 출력되는 데이터를 정정하여 출력한다.The error correction unit 260 is implemented with an exclusive OR, and corrects and outputs data output from the delay unit 250 according to the error correction bit output from the AND gate 240.

상술한 바와 같이 본 발명은 수신 데이터의 오류 발생 여부를 정확히 검출하여 상기 수신 데이터에서 발생되는 오류를 정정함으로써, 부호이득을 향상시킬 수 있는 이점이 있다.As described above, the present invention has an advantage of improving code gain by accurately detecting whether an error occurs in the received data and correcting an error generated in the received data.

Claims (5)

무선 전송 장치에서 수신 데이터의 오류를 검출하는 회로에 있어서, 전송되는 정보비트 및 패리티비트를 수신하여 신드롬비트를 생성하여 출력하는 신드롬생성부와, 상기 정보비트를 입력받아 수신 데이터의 신뢰성을 판단하여 이에 대응되는 신호를 출력하는 신뢰성판단부와, 상기 신드롬비트를 입력받아 상기 수신 데이터에 발생되는 오류를 검출하여 이에 대응되는 신호를 출력하는 오류검출부와, 상기 신뢰성판단부와 상기 오류검출부에 출력되는 신호에 따라 상기 수신 데이터의 오류를 정정하는 오류정정부로 구성되는 것을 특징으로 하는 수신 데이터의 오류를 검출하는 회로.A circuit for detecting an error of received data in a wireless transmission apparatus, comprising: a syndrome generator for receiving and transmitting syndrome bits and generating and outputting syndrome bits; and determining the reliability of received data by receiving the information bits. A reliability determination unit for outputting a signal corresponding thereto, an error detection unit for receiving the syndrome bit, detecting an error occurring in the received data, and outputting a signal corresponding thereto, and outputting the reliability determination unit and the error detection unit And error correction means for correcting an error of the received data according to a signal. 제 1항에 있어서, 상기 오류정정부는 상기 신뢰성판단부에서 출력되는 신호와 상기 오류검출부에서 출력되는 신호를 논리곱하여, 그 결과에 따라 상기 수신 데이터의 오류를 정정하는 것을 특징으로 하는 수신 데이터의 오류를 검출하는 회로.The received data error of claim 1, wherein the error correcting unit logically multiplies the signal output from the reliability determining unit with the signal output from the error detecting unit, and corrects the error of the received data according to the result. Circuit for detecting. 무선 전송 장치에서 수신 데이터의 오류를 검출하는 방법에 있어서, 수신 데이터를 소정 기준 임계치와 비교하여 상기 수신 데이터의 신뢰성을 판단과정과, 다수결논리에 따라 상기 수신 데이터에 오류가 발생했는지의 여부를 판단하는 과정과, 상기 수신 데이터의 신뢰성판단 과정과 상기 수신 데이터의 오류발생판단 과정의 결과에 따라 상기 수신 데이터에 발생된 오류를 검출하는 과정으로 이루어지는 것을 특징으로 하는 수신 데이터의 오류를 검출하는 방법.A method for detecting an error of received data in a wireless transmission device, the method comprising: determining the reliability of the received data by comparing the received data with a predetermined reference threshold and determining whether an error occurs in the received data according to a majority decision logic; And detecting an error occurring in the received data according to a result of the reliability determination process of the received data and an error occurrence determination process of the received data. 제 3항에 있어서, 상기 수신 데이터의 신뢰성판단 과정에서 상기 수신 데이터가 상기 기준 임계치와 비교해서, 상기 수신 데이터가 상기 기준 임계범위에 속하면, 상기 수신 데이터에 오류가 발생하지 않은 것으로 판단하고, 상기 수신 데이터가 상기 기준 임계범위에서 벗어나면, 상기 수신 데이터에 오류가 발생한 것으로 판단하는 것을 특징으로 하는 수신 데이터의 오류를 검출하는 방법.4. The method of claim 3, wherein when the received data falls within the reference threshold range in the process of determining reliability of the received data, it is determined that no error occurs in the received data. And determining that an error has occurred in the received data if the received data is out of the reference threshold range. 제 3항에 있어서, 상기 수신 데이터의 신뢰성판단 과정과 상기 오류발생검출 과정에서 모두 상기 수신 데이터의 오류발생을 검출하면, 상기 수신 데이터에 발생된 오류를 정정하는 것을 특징으로 하는 수신 데이터의 오류를 검출하는 방법.4. The method of claim 3, wherein if the error occurrence of the received data is detected in both the reliability determination process of the received data and the error occurrence detection process, the error of the received data is corrected. How to detect.
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* Cited by examiner, † Cited by third party
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KR20200023681A (en) * 2018-08-17 2020-03-06 국방과학연구소 Apparatus, method and system for wireless measurement

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100642214B1 (en) * 2006-06-29 2006-11-02 브레인 주식회사 Rf modem geared with distribution automaiton system and transmission/ receiving method thereof
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