JPH06326280A - 半導体基体の作成方法 - Google Patents
半導体基体の作成方法Info
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- JPH06326280A JPH06326280A JP13511593A JP13511593A JPH06326280A JP H06326280 A JPH06326280 A JP H06326280A JP 13511593 A JP13511593 A JP 13511593A JP 13511593 A JP13511593 A JP 13511593A JP H06326280 A JPH06326280 A JP H06326280A
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- Japan
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- semiconductor
- semiconductor substrate
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Abstract
(57)【要約】
【目的】 本発明の目的は、半導体基板と支持台をオー
ム性接触させ、且つ、金属による基板の汚染のない半導
体基体を提供することである。また、この半導体基体上
に形成されたデバイスを安定且つ信頼性高く動作させる
ため、裏面電位をとることも可能とすることである。 【構成】 半導体基板１０３上に絶縁膜１０２があり、
更にその上に半導体単結晶領域１０１を具備した半導体
基体（ＳＯＩ基体）の製造方法において、前記半導体基
体１０３の裏面に前記半導体単結晶領域１０１と同一導
電型の高濃度不純物層１０４を形成することを特徴とす
る半導体基体の作成方法。また、前記高濃度不純物層１
０４が１０20ｃｍ-3以上の不純物濃度であることを特徴
とする半導体基体の作成方法。
ム性接触させ、且つ、金属による基板の汚染のない半導
体基体を提供することである。また、この半導体基体上
に形成されたデバイスを安定且つ信頼性高く動作させる
ため、裏面電位をとることも可能とすることである。 【構成】 半導体基板１０３上に絶縁膜１０２があり、
更にその上に半導体単結晶領域１０１を具備した半導体
基体（ＳＯＩ基体）の製造方法において、前記半導体基
体１０３の裏面に前記半導体単結晶領域１０１と同一導
電型の高濃度不純物層１０４を形成することを特徴とす
る半導体基体の作成方法。また、前記高濃度不純物層１
０４が１０20ｃｍ-3以上の不純物濃度であることを特徴
とする半導体基体の作成方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基体の作成方法
に関し、特に誘電体分離あるいは絶縁物上の単結晶半導
体領域に作成された電子デバイス、集積回路に適する半
導体基体の作成方法に好適に用いられるものである。
に関し、特に誘電体分離あるいは絶縁物上の単結晶半導
体領域に作成された電子デバイス、集積回路に適する半
導体基体の作成方法に好適に用いられるものである。
【０００２】
【従来の技術】絶縁物上の単結晶Ｓｉ半導体層の形成
は、シリコン オン インシュレーター（ＳＯＩ）技術
として広く知られ、通常のＳｉ集積回路を作製するバル
クＳｉ基板では到達しえない数々の優位点をＳＯＩ技術
を利用したデバイスが有することから多くの研究が成さ
れてきた。すなわち、ＳＯＩ技術を利用することで、
．誘電体分離が容易で高集積化が可能、．対放射線
耐性に優れている、．浮遊容量が低減され高速化が可
能、．ウエル工程が省略できる、．ラッチアップを
防止できる、．薄膜化による完全空乏型電界効果トラ
ンジスタが可能、等の優位点が得られる。
は、シリコン オン インシュレーター（ＳＯＩ）技術
として広く知られ、通常のＳｉ集積回路を作製するバル
クＳｉ基板では到達しえない数々の優位点をＳＯＩ技術
を利用したデバイスが有することから多くの研究が成さ
れてきた。すなわち、ＳＯＩ技術を利用することで、
．誘電体分離が容易で高集積化が可能、．対放射線
耐性に優れている、．浮遊容量が低減され高速化が可
能、．ウエル工程が省略できる、．ラッチアップを
防止できる、．薄膜化による完全空乏型電界効果トラ
ンジスタが可能、等の優位点が得られる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記特
徴があるにもかかわらず、絶縁膜上に形成されたデバイ
スは、下地基板の電位により、その特性が大きく変化す
る。
徴があるにもかかわらず、絶縁膜上に形成されたデバイ
スは、下地基板の電位により、その特性が大きく変化す
る。
【０００４】更には、デバイス作成中においても、基板
電位がとれずに、ＲＩＥ、スパッタ、イオン注入等の工
程において、分布が劣化する。
電位がとれずに、ＲＩＥ、スパッタ、イオン注入等の工
程において、分布が劣化する。
【０００５】この対策として、半導体基板と該基板を支
持する治具との接触面は低抵抗のオーム性接触とするこ
とが好ましく、このため従来は、基板裏面にシリサイド
膜を形成していた。
持する治具との接触面は低抵抗のオーム性接触とするこ
とが好ましく、このため従来は、基板裏面にシリサイド
膜を形成していた。
【０００６】しかしながら、シリサイド膜はその含有す
る金属の汚染やプロセスが複雑である等の欠点を有して
いた。
る金属の汚染やプロセスが複雑である等の欠点を有して
いた。
【０００７】［発明の目的］本発明の目的は、半導体基
板と支持台をオーム性接触させ、且つ、金属による基板
の汚染のない半導体基体を提供することである。
板と支持台をオーム性接触させ、且つ、金属による基板
の汚染のない半導体基体を提供することである。
【０００８】更に、この半導体基体上に形成されたデバ
イスを安定且つ信頼性高く動作させるため、裏面電位を
とることも可能とすることである。
イスを安定且つ信頼性高く動作させるため、裏面電位を
とることも可能とすることである。
【０００９】
【課題を解決するための手段】本発明は、前述した課題
を解決するための手段として、半導体基板上に絶縁膜が
あり、更にその上に半導体単結晶領域を具備した半導体
基体（ＳＯＩ基体）の製造方法において、前記半導体基
体の裏面に前記半導体単結晶領域と同一導電型の高濃度
不純物層を形成することを特徴とする半導体基体の作成
方法を提供するものである。
を解決するための手段として、半導体基板上に絶縁膜が
あり、更にその上に半導体単結晶領域を具備した半導体
基体（ＳＯＩ基体）の製造方法において、前記半導体基
体の裏面に前記半導体単結晶領域と同一導電型の高濃度
不純物層を形成することを特徴とする半導体基体の作成
方法を提供するものである。
【００１０】また、前記高濃度不純物層が１０20ｃｍ-3
以上の不純物濃度であることを特徴とし、また、前記半
導体基体が、不純物濃度１Ｅ１７ｃｍ-3以上のＰ型半導
体であり、該半導体基体の支持台としてＡｌ材質を用い
ることを特徴とする半導体基体の作成方法である。
以上の不純物濃度であることを特徴とし、また、前記半
導体基体が、不純物濃度１Ｅ１７ｃｍ-3以上のＰ型半導
体であり、該半導体基体の支持台としてＡｌ材質を用い
ることを特徴とする半導体基体の作成方法である。
【００１１】また、本発明は前記課題を解決するための
手段として、多孔質層上に、単結晶Ｓｉ層、絶縁層を順
次堆積した第１の基体を形成する工程と、不純物濃度１
Ｅ１７ｃｍ-3以上のＰ型半導体からなる第２の基体に、
前記第１の基体の絶縁層側の面を貼り合わせる工程と、
前記貼り合わせた基体の前記多孔質層を選択的にエッチ
ング除去する工程と、を有することを特徴とする半導体
基体の作成方法を有する。
手段として、多孔質層上に、単結晶Ｓｉ層、絶縁層を順
次堆積した第１の基体を形成する工程と、不純物濃度１
Ｅ１７ｃｍ-3以上のＰ型半導体からなる第２の基体に、
前記第１の基体の絶縁層側の面を貼り合わせる工程と、
前記貼り合わせた基体の前記多孔質層を選択的にエッチ
ング除去する工程と、を有することを特徴とする半導体
基体の作成方法を有する。
【００１２】更に本発明は、多孔質層上に、単結晶Ｓｉ
層、絶縁層を順次堆積した第１の基体を形成する工程
と、低濃度のＮ型半導体からなる第２の基体に、前記第
１の基体の絶縁層側の面を貼り合わせる工程と、前記貼
り合わせた基体の前記多孔質層を選択的にエッチング除
去する工程と、前記貼り合わせた基体の裏面となる前記
低濃度のＮ型半導体の表面から不純物をイオン注入し、
不純物濃度１Ｅ２０ｃｍ-3以上の高濃度不純物層を形成
する工程と、を有することを特徴とする半導体基体の作
成方法をその手段とするものである。
層、絶縁層を順次堆積した第１の基体を形成する工程
と、低濃度のＮ型半導体からなる第２の基体に、前記第
１の基体の絶縁層側の面を貼り合わせる工程と、前記貼
り合わせた基体の前記多孔質層を選択的にエッチング除
去する工程と、前記貼り合わせた基体の裏面となる前記
低濃度のＮ型半導体の表面から不純物をイオン注入し、
不純物濃度１Ｅ２０ｃｍ-3以上の高濃度不純物層を形成
する工程と、を有することを特徴とする半導体基体の作
成方法をその手段とするものである。
【００１３】
【作用】以下、本発明の作用を実施態様例を示す図とと
もに詳細に説明する。
もに詳細に説明する。
【００１４】図１は、本発明の実施態様例を好適に示す
半導体基体の断面図である。同図において、１０１は単
結晶半導体領域、１０２は絶縁膜、１０３は低濃度の半
導体基板、１０４は、１０３と同一導電型の高濃度不純
物領域である。
半導体基体の断面図である。同図において、１０１は単
結晶半導体領域、１０２は絶縁膜、１０３は低濃度の半
導体基板、１０４は、１０３と同一導電型の高濃度不純
物領域である。
【００１５】ここで、１０４の高濃度不純物領域の濃度
は次のように説明される。
は次のように説明される。
【００１６】金属の仕事関数をφm 、半導体の仕事関数
をφs とすると、基板がｎ形の場合、φm ＞φs の時、
非オーム性接触となる。また、基板がＰ型の場合、φm
＞φs の時、非オーム性接触となる。この場合、基板に
充分の不純物を注入して、金属−半導体間にトンネル電
流を流すことにより、オーム性接触とすることができ
る。熱平衡状態の場合は、このトンネル電流は金属−半
導体間の空間電荷層幅が５０Å程度になったとき、大き
く流れ出す。熱平衡状態での空間電荷層幅は、
をφs とすると、基板がｎ形の場合、φm ＞φs の時、
非オーム性接触となる。また、基板がＰ型の場合、φm
＞φs の時、非オーム性接触となる。この場合、基板に
充分の不純物を注入して、金属−半導体間にトンネル電
流を流すことにより、オーム性接触とすることができ
る。熱平衡状態の場合は、このトンネル電流は金属−半
導体間の空間電荷層幅が５０Å程度になったとき、大き
く流れ出す。熱平衡状態での空間電荷層幅は、
【００１７】
【数１】 となる。κは半導体の比誘電率、ε0 は自由空間の誘電
率：８．８５４×１０-14 Ｆ／ｃｍ、Ψ0 は金属と半導
体の電位障壁、ｑは電子の電荷：１．６×１０-19 ｃ、
Ｎは半導体の不純物濃度である。
率：８．８５４×１０-14 Ｆ／ｃｍ、Ψ0 は金属と半導
体の電位障壁、ｑは電子の電荷：１．６×１０-19 ｃ、
Ｎは半導体の不純物濃度である。
【００１８】上記式においてＷ＝５０Åとすると、半導
体の不純物濃度はデバイスの動作時に裏面電位をとるの
みなら１Ｅ２０ｃｍ-3より、低濃度でも電位をとること
は可能である。例えば、裏面がＰ型半導体基板であり、
最終的にＡｌ配線でとるならば、１Ｅ１７ｃｍ-3以上で
オーム接触とすることが可能である。
体の不純物濃度はデバイスの動作時に裏面電位をとるの
みなら１Ｅ２０ｃｍ-3より、低濃度でも電位をとること
は可能である。例えば、裏面がＰ型半導体基板であり、
最終的にＡｌ配線でとるならば、１Ｅ１７ｃｍ-3以上で
オーム接触とすることが可能である。
【００１９】既ち、支持台がＡｌ材質であり、半導体基
体の裏面側がＰ型半導体であるならば、１Ｅ１７ｃｍ-3
の基板濃度とすることにより本発明は有効に実現でき
る。
体の裏面側がＰ型半導体であるならば、１Ｅ１７ｃｍ-3
の基板濃度とすることにより本発明は有効に実現でき
る。
【００２０】
【実施例】以下、具体的な実施例により本発明を説明す
る。
る。
【００２１】［実施例１］図２は、本発明の実施例１の
半導体基体の作成方法を説明するための工程断面模式図
である。以下、同図の工程に沿って詳細に説明してい
く。
半導体基体の作成方法を説明するための工程断面模式図
である。以下、同図の工程に沿って詳細に説明してい
く。
【００２２】２００ミクロンの厚みを持ったＰ型（１０
０）単結晶Ｓｉ基板を５０％のＨＦ溶液中において陽極
化成を行った。この時の電流密度は、１００ｍＡ／ｃｍ
2 であった。この時の多孔質化速度は、約８．４μｍ／
ｍｉｎ．であり２００ミクロンの厚みを持ったＰ型（１
００）Ｓｉ基板全体２０１は、２４分で多孔質化され
た。
０）単結晶Ｓｉ基板を５０％のＨＦ溶液中において陽極
化成を行った。この時の電流密度は、１００ｍＡ／ｃｍ
2 であった。この時の多孔質化速度は、約８．４μｍ／
ｍｉｎ．であり２００ミクロンの厚みを持ったＰ型（１
００）Ｓｉ基板全体２０１は、２４分で多孔質化され
た。
【００２３】該Ｐ型（１００）多孔質Ｓｉ基板２０１上
にバイアススパッター法によりＳｉエピタキシャル層２
０２を１．０ミクロン低温成長させた。堆積条件は、以
下のとおりである。
にバイアススパッター法によりＳｉエピタキシャル層２
０２を１．０ミクロン低温成長させた。堆積条件は、以
下のとおりである。
【００２４】 ＲＦ周波数： １００ＭＨｚ 高周波電力： ６００Ｗ 温度： ３００℃ Ａｒガス圧力： ８×１０-3Ｔｏｒｒ 成長時間： １２０分 ターゲット直流バイアス： −２００Ｖ 基板直流バイアス： ＋５Ｖ 次に、このエピタキシャル層２０２の表面を５０ｎｍ熱
酸化して、熱酸化膜２０３を形成した。
酸化して、熱酸化膜２０３を形成した。
【００２５】次に、この基体の熱酸化膜２０３上に、も
う一方の基体として、化学研磨を施こしたＰ型半導体２
０４を重ね合わせ、酸素雰囲気中で８００℃０．５時間
加熱することにより両者の基板は強固に接合された。こ
のとき、Ｐ型半導体２０４の濃度は、１Ｅ１７ｃｍ-3以
上の濃度が必要とされる。
う一方の基体として、化学研磨を施こしたＰ型半導体２
０４を重ね合わせ、酸素雰囲気中で８００℃０．５時間
加熱することにより両者の基板は強固に接合された。こ
のとき、Ｐ型半導体２０４の濃度は、１Ｅ１７ｃｍ-3以
上の濃度が必要とされる。
【００２６】減圧ＣＶＤ法によってＳｉ3 Ｎ4 ２０５を
０．１μｍ堆積して、貼りあわせた２枚の基板を被覆し
て、多孔質基板上の窒化膜のみを反応性イオンエッチン
グによって除去する。前述したように通常のＳｉ単結晶
のフッ硝酸酢酸溶液に対するエッチング速度は、約毎分
１ミクロン弱程度（フッ硝酸酢酸溶液１：３：８）であ
るが、多孔質層のエッチング速度はその百倍ほど増速さ
れる。すなわち、２００ミクロンの厚みをもった多孔質
化されたＳｉ基板２０１は、２分で除去された。
０．１μｍ堆積して、貼りあわせた２枚の基板を被覆し
て、多孔質基板上の窒化膜のみを反応性イオンエッチン
グによって除去する。前述したように通常のＳｉ単結晶
のフッ硝酸酢酸溶液に対するエッチング速度は、約毎分
１ミクロン弱程度（フッ硝酸酢酸溶液１：３：８）であ
るが、多孔質層のエッチング速度はその百倍ほど増速さ
れる。すなわち、２００ミクロンの厚みをもった多孔質
化されたＳｉ基板２０１は、２分で除去された。
【００２７】Ｓｉ3 Ｎ4 層２０５を除去した後には、１
Ｅ１７ｃｍ-3以上のＰ型濃度をもった半導体基板２０４
の上に熱酸化膜２０３を５０ｎｍはさみ、１．０μｍの
厚みをもった単結晶シリコン層２０２が形成できた。
Ｅ１７ｃｍ-3以上のＰ型濃度をもった半導体基板２０４
の上に熱酸化膜２０３を５０ｎｍはさみ、１．０μｍの
厚みをもった単結晶シリコン層２０２が形成できた。
【００２８】〔実施例２〕図３は、本発明の実施例２の
半導体基体の作成方法を説明するための工程断面模式図
である。以下、同図の工程に沿って詳細に説明してい
く。
半導体基体の作成方法を説明するための工程断面模式図
である。以下、同図の工程に沿って詳細に説明してい
く。
【００２９】本実施例では裏面の半導体基板がｎ形の場
合について説明する。
合について説明する。
【００３０】２００ミクロンの厚みを持ったＰ型（１０
０）単結晶Ｓｉ基板を５０％のＨＦ溶液中において陽極
化成を行った。この時の電流密度は、１００ｍＡ／ｃｍ
2 であった。この時の多孔質化速度は、約８．４μｍ／
ｍｉｎ．であり２００ミクロンの厚みを持ったＰ型（１
００）Ｓｉ基板３０１全体は、２４分で多孔質化され
た。
０）単結晶Ｓｉ基板を５０％のＨＦ溶液中において陽極
化成を行った。この時の電流密度は、１００ｍＡ／ｃｍ
2 であった。この時の多孔質化速度は、約８．４μｍ／
ｍｉｎ．であり２００ミクロンの厚みを持ったＰ型（１
００）Ｓｉ基板３０１全体は、２４分で多孔質化され
た。
【００３１】該Ｐ型（１００）多孔質Ｓｉ基板３０１上
にプラズマＣＶＤ法により、Ｓｉエピタキシャル層３０
２を５ミクロン低温成長させた。堆積条件は、以下のと
おりである。
にプラズマＣＶＤ法により、Ｓｉエピタキシャル層３０
２を５ミクロン低温成長させた。堆積条件は、以下のと
おりである。
【００３２】 ガス： ＳｉＨ2 Ｃｌ2 （０．６ １／ｍｉｎ．），Ｈ
2 （１００ １／ｍｉｎ） 温度： ８５０℃ 圧力： ５０Ｔｏｒｒ 成長速度：０．１μｍ／ｍｉｎ 次に、このエピタキシャル層の表面を５０ｎｍ熱酸化
し、熱酸化膜３０３を形成した。
2 （１００ １／ｍｉｎ） 温度： ８５０℃ 圧力： ５０Ｔｏｒｒ 成長速度：０．１μｍ／ｍｉｎ 次に、このエピタキシャル層の表面を５０ｎｍ熱酸化
し、熱酸化膜３０３を形成した。
【００３３】次に、熱酸化膜３０３上に、他の基体とし
て表面性の良い低濃度のＮ型半導体基板３０４を重ね合
わせ、酸素雰囲気中で８００℃、０．５時間加熱するこ
とにより両者の基板は強固に接合された。
て表面性の良い低濃度のＮ型半導体基板３０４を重ね合
わせ、酸素雰囲気中で８００℃、０．５時間加熱するこ
とにより両者の基板は強固に接合された。
【００３４】減圧ＣＶＤ法によってＳｉ3 Ｎ4 ３０５を
０．１μｍ堆積して、貼りあわせた２枚の基板を被覆し
て、多孔質基板上の窒化膜のみを反応性イオンエッチン
グによって除去する。前述したように通常のＳｉ単結晶
のＫＯＨ、６Ｍ溶液に対するエッチング速度は、約毎分
１ミクロン弱程度であるが、多孔質層のエッチング速度
はその百倍ほど増速される。すなわち、２００ミクロン
の厚みを持った多孔質化されたＳｉ基板３０１は、２分
で除去された。Ｓｉ3 Ｎ4 層３０５を除去した後には、
ｎ形半導体基板３０４上に酸化膜３０３をはさみ、５μ
ｍの厚みをもった単結晶Ｓｉ層３０２が形成できた。
０．１μｍ堆積して、貼りあわせた２枚の基板を被覆し
て、多孔質基板上の窒化膜のみを反応性イオンエッチン
グによって除去する。前述したように通常のＳｉ単結晶
のＫＯＨ、６Ｍ溶液に対するエッチング速度は、約毎分
１ミクロン弱程度であるが、多孔質層のエッチング速度
はその百倍ほど増速される。すなわち、２００ミクロン
の厚みを持った多孔質化されたＳｉ基板３０１は、２分
で除去された。Ｓｉ3 Ｎ4 層３０５を除去した後には、
ｎ形半導体基板３０４上に酸化膜３０３をはさみ、５μ
ｍの厚みをもった単結晶Ｓｉ層３０２が形成できた。
【００３５】続いて、１００ｎｍの熱酸化を行い、裏面
側の熱酸化膜のみを除去する。
側の熱酸化膜のみを除去する。
【００３６】この裏面にイオン注入を行う。Ａｓ又はＰ
ｈ等のｎ形不純物を２Ｅ１６ｃｍ-2程度イオン注入す
る。表面濃度を高くするためには、拡散定数の小さいＡ
ｓの方が有利である。
ｈ等のｎ形不純物を２Ｅ１６ｃｍ-2程度イオン注入す
る。表面濃度を高くするためには、拡散定数の小さいＡ
ｓの方が有利である。
【００３７】この後、Ｎ2 ／Ｏ2 雰囲気で１０００℃、
０．５時間加熱することにより、不純物は活性化され、
裏面側の表面濃度が１Ｅ２０ｃｍ-3の高濃度不純物層３
０７を持つＳＯＩ基板ができる。すなわち、１Ｅ２０／
ｃｍ3 以上であれば、オーム性接触となる。
０．５時間加熱することにより、不純物は活性化され、
裏面側の表面濃度が１Ｅ２０ｃｍ-3の高濃度不純物層３
０７を持つＳＯＩ基板ができる。すなわち、１Ｅ２０／
ｃｍ3 以上であれば、オーム性接触となる。
【００３８】イオンインプランテーションにより打ち込
むイオンの種類としては、例えば、基板がＮ型の場合、
Ａｓ+ ，Ｐｈ+ ，Ｓｂ+ 、基板がＰ型の場合、Ｂ+ ，Ｂ
Ｆ2 + である。
むイオンの種類としては、例えば、基板がＮ型の場合、
Ａｓ+ ，Ｐｈ+ ，Ｓｂ+ 、基板がＰ型の場合、Ｂ+ ，Ｂ
Ｆ2 + である。
【００３９】また、高濃度不純物層３０７としてはイオ
ンインプランテーション以外に、液体拡散源からの拡散
により形成することも可能である。この場合、基板がＮ
型のときは、ＰＯＣｌ3 などが好ましく、基板がＰ型の
ときはＢＢｒ3 などが好ましい。
ンインプランテーション以外に、液体拡散源からの拡散
により形成することも可能である。この場合、基板がＮ
型のときは、ＰＯＣｌ3 などが好ましく、基板がＰ型の
ときはＢＢｒ3 などが好ましい。
【００４０】このようにして、高濃度不純物領域３０７
を形成した後、デバイスプロセスを行うことにより、均
一性の優れたエッチング、デポジション、不純物導入を
行うことができ、更に基板への金属の汚染が防止でき
る。
を形成した後、デバイスプロセスを行うことにより、均
一性の優れたエッチング、デポジション、不純物導入を
行うことができ、更に基板への金属の汚染が防止でき
る。
【００４１】又、そのデバイスを動作させる時、基板の
裏面電位を容易にコントロールすることが可能となり、
ノイズ等に対して強い信頼性の高いＩＣを提供すること
が可能となる。
裏面電位を容易にコントロールすることが可能となり、
ノイズ等に対して強い信頼性の高いＩＣを提供すること
が可能となる。
【００４２】
【発明の効果】以上説明したように、ＳＯＩ基板の裏面
基板の不純物濃度を増加させることにより、半導体基体
と支持台とをオーム性接触とすることができ、かつ従来
のように金属汚染や、複雑なプロセスを無くし、均一性
の優れたエッチング、デポジション、不純物導入を行う
ことができるという効果が得られる。
基板の不純物濃度を増加させることにより、半導体基体
と支持台とをオーム性接触とすることができ、かつ従来
のように金属汚染や、複雑なプロセスを無くし、均一性
の優れたエッチング、デポジション、不純物導入を行う
ことができるという効果が得られる。
【００４３】更に、半導体基体上のデバイスを動作させ
る時、基板の裏面電位を容易にコントロールすることが
可能となり、ノイズ等に対して強い信頼性の高いＩＣを
提供することが可能となる。
る時、基板の裏面電位を容易にコントロールすることが
可能となり、ノイズ等に対して強い信頼性の高いＩＣを
提供することが可能となる。
【図１】本発明を好適に示す半導体基体の断面模式図。
【図２】本発明の実施例１の作成方法を示す工程断面模
式図。
式図。
【図３】本発明の実施例２の作成方法を示す工程断面模
式図。
式図。
２０１，３０１ 多孔質Ｓｉ ２０２，３０２ 単結晶Ｓｉ ２０３，３０３ 熱酸化膜 ２０４ １０17ｃｍ-3以上のＰ型半導体基板 ３０４ 低濃度のＮ型半導体基板 ２０５ 多孔質Ｓｉエッチング時の保護膜 ３０５ 裏面イオン注入時の保護膜 ３０６ 裏面基板に導入された不純物 ３０７ １０20ｃｍ-3以上のｎ形不純物領域
Claims (5)
- 【請求項１】 半導体基板上に絶縁膜があり、更にその
上に半導体単結晶領域を具備した半導体基体（ＳＯＩ基
体）の製造方法において、 前記半導体基体の裏面に前記半導体単結晶領域と同一導
電型の高濃度不純物層を形成することを特徴とする半導
体基体の作成方法。 - 【請求項２】 前記高濃度不純物層が１０20ｃｍ-3以上
の不純物濃度であることを特徴とする請求項１記載の半
導体基体の作成方法。 - 【請求項３】 前記半導体基体が、不純物濃度１Ｅ１７
ｃｍ-3以上のＰ型半導体であり、該半導体基体の支持台
としてＡｌ材質を用いることを特徴とする請求項１に記
載の半導体基体基体の作成方法。 - 【請求項４】 多孔質層上に、単結晶Ｓｉ層、絶縁層を
順次堆積した第１の基体を形成する工程と、 不純物濃度１Ｅ１７ｃｍ-3以上のＰ型半導体からなる第
２の基体に、前記第１の基体の絶縁層側の面を貼り合わ
せる工程と、 前記貼り合わせた基体の前記多孔質層を選択的にエッチ
ング除去する工程と、を有することを特徴とする半導体
基体の作成方法。 - 【請求項５】 多孔質層上に、単結晶Ｓｉ層、絶縁層を
順次堆積した第１の基体を形成する工程と、 低濃度のＮ型半導体からなる第２の基体に、前記第１の
基体の絶縁層側の面を貼り合わせる工程と、 前記貼り合わせた基体の前記多孔質層を選択的にエッチ
ング除去する工程と、 前記貼り合わせた基体の裏面となる前記低濃度のＮ型半
導体の表面から不純物をイオン注入し、不純物濃度１Ｅ
２０ｃｍ-3以上の高濃度不純物層を形成する工程と、を
有することを特徴とする半導体基体の作成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13511593A JPH06326280A (ja) | 1993-05-14 | 1993-05-14 | 半導体基体の作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13511593A JPH06326280A (ja) | 1993-05-14 | 1993-05-14 | 半導体基体の作成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326280A true JPH06326280A (ja) | 1994-11-25 |
Family
ID=15144184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13511593A Pending JPH06326280A (ja) | 1993-05-14 | 1993-05-14 | 半導体基体の作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6171932B1 (en) | 1998-07-23 | 2001-01-09 | Canon Kabushiki Kaisha | Semiconductor substrate and production method thereof |
-
1993
- 1993-05-14 JP JP13511593A patent/JPH06326280A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6171932B1 (en) | 1998-07-23 | 2001-01-09 | Canon Kabushiki Kaisha | Semiconductor substrate and production method thereof |
| US6472711B1 (en) | 1998-07-23 | 2002-10-29 | Canon Kabushiki Kaisha | Semiconductor substrate and production method thereof |
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