JPH0632239B2 - サンプル・ホールド回路 - Google Patents
サンプル・ホールド回路Info
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- JPH0632239B2 JPH0632239B2 JP62302670A JP30267087A JPH0632239B2 JP H0632239 B2 JPH0632239 B2 JP H0632239B2 JP 62302670 A JP62302670 A JP 62302670A JP 30267087 A JP30267087 A JP 30267087A JP H0632239 B2 JPH0632239 B2 JP H0632239B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、たとえば複数の液晶ドライバを備える液晶モ
ジュール等において、各液晶ドライバが出力するサンプ
リング・データの間のオフセットを減少せしめるサンプ
ル・ホールド回路に関する。
ジュール等において、各液晶ドライバが出力するサンプ
リング・データの間のオフセットを減少せしめるサンプ
ル・ホールド回路に関する。
（従来の技術） 従来、入力されたアナログ信号をサンプリングして保持
するサンプル・ホールド回路として、第５図に示すもの
が知られている。すなわち、１ａはアナログスイッチ
で、その一端はアナログ信号が入力されるアナログ信号
入力端子７に接続され、サンプリング制御信号Ｄにより
開閉制御されるものである。このアナログスイッチ１ａ
の他端側には、その他端側が接地されたホールドコンデ
ンサ１ｂが接続されるとともに、電圧ホロワ回路として
作用する演算増幅器１ｃが接続されている。このような
サンプル・ホールド回路においては、第６図に示すよう
に、アナログ信号入力端子７に入力されたアナログ信号
Ｖｉｎを、サンプリング制御信号Ｄの制御に伴ってアナ
ログスイッチ１ａを一定時間オンにすることによりホー
ルドコンデンサ１ｂに導き、この導かれたアナログ信号
によってホールドコンデンサ１ｂに電荷を蓄積し、この
蓄積に基づく電位Ｖｈをホールドしておき、出力制御信
号ＯＥの制御の下で演算増幅器１ｃを介して出力端子６
に出力するようにしたものである。
するサンプル・ホールド回路として、第５図に示すもの
が知られている。すなわち、１ａはアナログスイッチ
で、その一端はアナログ信号が入力されるアナログ信号
入力端子７に接続され、サンプリング制御信号Ｄにより
開閉制御されるものである。このアナログスイッチ１ａ
の他端側には、その他端側が接地されたホールドコンデ
ンサ１ｂが接続されるとともに、電圧ホロワ回路として
作用する演算増幅器１ｃが接続されている。このような
サンプル・ホールド回路においては、第６図に示すよう
に、アナログ信号入力端子７に入力されたアナログ信号
Ｖｉｎを、サンプリング制御信号Ｄの制御に伴ってアナ
ログスイッチ１ａを一定時間オンにすることによりホー
ルドコンデンサ１ｂに導き、この導かれたアナログ信号
によってホールドコンデンサ１ｂに電荷を蓄積し、この
蓄積に基づく電位Ｖｈをホールドしておき、出力制御信
号ＯＥの制御の下で演算増幅器１ｃを介して出力端子６
に出力するようにしたものである。
しかし、このような従来のサンプル・ホールド回路にお
いては、入力されるアナログ信号Ｖｉｎがサンプリング
制御信号Ｄによってホールドコンデンサ１ｂに保持され
る際、第７図に示すようなアナログスイッチ１ａを形成
するトランジスタの電極間容量や、そのアナログスイッ
チ１ａがオン中に生じるチャンネル内電荷等により、本
来保持すべき電圧との間に差、すなわちオフセット電圧
Ｖｏｆｆを生じる。そして出力端子６には、本来保持さ
れるべき電圧にオッフセット電圧Ｖｏｆｆが加わったも
のが出力される。このオフセット電圧Ｖｏｆｆは、同一
チップ内のサンプル・ホールド回路においてはマスクパ
ターンの対称性や素子のばらつき等によって差異が生じ
るものであるが、チップ相互間においてはトランジスタ
特性のばらつき等のプロセッス的な要因が大きく影響し
てくるため、数１００ｍＶといった大きな値になること
がある。
いては、入力されるアナログ信号Ｖｉｎがサンプリング
制御信号Ｄによってホールドコンデンサ１ｂに保持され
る際、第７図に示すようなアナログスイッチ１ａを形成
するトランジスタの電極間容量や、そのアナログスイッ
チ１ａがオン中に生じるチャンネル内電荷等により、本
来保持すべき電圧との間に差、すなわちオフセット電圧
Ｖｏｆｆを生じる。そして出力端子６には、本来保持さ
れるべき電圧にオッフセット電圧Ｖｏｆｆが加わったも
のが出力される。このオフセット電圧Ｖｏｆｆは、同一
チップ内のサンプル・ホールド回路においてはマスクパ
ターンの対称性や素子のばらつき等によって差異が生じ
るものであるが、チップ相互間においてはトランジスタ
特性のばらつき等のプロセッス的な要因が大きく影響し
てくるため、数１００ｍＶといった大きな値になること
がある。
このようなオフセット電圧が大きいサンプル・ホールド
回路を多数集積したＬＳＩを、例えば液晶モジュールの
ドライバに適用すると、このオフセット電圧が直に視覚
に捕えられるに至り、良質な画面が得られないとう問題
点があった。
回路を多数集積したＬＳＩを、例えば液晶モジュールの
ドライバに適用すると、このオフセット電圧が直に視覚
に捕えられるに至り、良質な画面が得られないとう問題
点があった。
（発明が解決しようとする問題点） 本発明は、上記したように従来のサンプル・ホールド回
路ではオフセット電圧が大きいため、これを例えば液晶
モジュールのドライバに適用した場合にオフセット電圧
が直に画質に悪影響を及ぼしてしまうという問題点を解
決するためになされたもので、オフセット電圧を低減せ
しめて本来の入力信号に忠実なサンプリングおよびホー
ルドを行なうことの出来るサンプル・ホールド回路を提
供することを目的とする。
路ではオフセット電圧が大きいため、これを例えば液晶
モジュールのドライバに適用した場合にオフセット電圧
が直に画質に悪影響を及ぼしてしまうという問題点を解
決するためになされたもので、オフセット電圧を低減せ
しめて本来の入力信号に忠実なサンプリングおよびホー
ルドを行なうことの出来るサンプル・ホールド回路を提
供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明のサンプル・ホールド回路は、入力されたアナロ
グ信号をサンプリングして保持する第１のサンプル・ホ
ールド手段と、入力された所定電圧を有する基準信号を
サンプリングして保持する第２のサンプル・ホールド手
段と、この第２のサンプル・ホールド手段の出力信号と
前記基準信号とを入力し、これら両信号の電位差として
求められる前記第２のサンプル・ホールド手段のオフセ
ット電圧分に対応する出力信号を取り出す制御手段と、
この制御手段の出力信号を入力し、前記第２のサンプル
・ホールド手段に対する負帰還回路を形成した前記第２
のサンプル・ホールド手段のオフセット補償手段と、前
記制御手段の出力信号を入力し、前記第１のサンプル・
ホールド手段が保持する電圧を前記オフセット電圧分変
動せしめる前記第１のサンプル・ホールド手段のオフセ
ット補償手段とを具備したことを特徴とする。
グ信号をサンプリングして保持する第１のサンプル・ホ
ールド手段と、入力された所定電圧を有する基準信号を
サンプリングして保持する第２のサンプル・ホールド手
段と、この第２のサンプル・ホールド手段の出力信号と
前記基準信号とを入力し、これら両信号の電位差として
求められる前記第２のサンプル・ホールド手段のオフセ
ット電圧分に対応する出力信号を取り出す制御手段と、
この制御手段の出力信号を入力し、前記第２のサンプル
・ホールド手段に対する負帰還回路を形成した前記第２
のサンプル・ホールド手段のオフセット補償手段と、前
記制御手段の出力信号を入力し、前記第１のサンプル・
ホールド手段が保持する電圧を前記オフセット電圧分変
動せしめる前記第１のサンプル・ホールド手段のオフセ
ット補償手段とを具備したことを特徴とする。
（作用） 本発明は、第１のサンプル・ホールド手段に入力された
アナログ信号をサンプリングして保持させるとともに、
この第１のサンプル・ホールド手段と同等構成にて成る
第２のサンプル・ホールド手段に入力された所定の電圧
を有する基準信号をサンプリングして保持させておき、
上記第１のサンプル・ホールド手段の出力を指示する信
号が付勢された時に、この第２のサンプル・ホールド手
段の出力信号と上記基準入力信号との差分であるオフセ
ット電圧を制御手段により取出し、これを第２のサンプ
ル・ホールド手段のオフセット補償手段を介して上記第
２のサンプル・ホールド手段に負帰還をかけることによ
り、上記制御手段の出力信号を基準信号と同一の電位ま
で変化せしめ、この制御手段の出力信号を、第１のサン
プル・ホールド手段のオフセット補償手段を用いて第１
のサンプル・ホールド手段に供給することにより、上記
制御手段の電圧変化分を反映させてオフセット電圧を補
償するようにしたものである。
アナログ信号をサンプリングして保持させるとともに、
この第１のサンプル・ホールド手段と同等構成にて成る
第２のサンプル・ホールド手段に入力された所定の電圧
を有する基準信号をサンプリングして保持させておき、
上記第１のサンプル・ホールド手段の出力を指示する信
号が付勢された時に、この第２のサンプル・ホールド手
段の出力信号と上記基準入力信号との差分であるオフセ
ット電圧を制御手段により取出し、これを第２のサンプ
ル・ホールド手段のオフセット補償手段を介して上記第
２のサンプル・ホールド手段に負帰還をかけることによ
り、上記制御手段の出力信号を基準信号と同一の電位ま
で変化せしめ、この制御手段の出力信号を、第１のサン
プル・ホールド手段のオフセット補償手段を用いて第１
のサンプル・ホールド手段に供給することにより、上記
制御手段の電圧変化分を反映させてオフセット電圧を補
償するようにしたものである。
（実施例） 以下、本発明の実施例について図面を参照して説明す
る。なお、第５図と同一部分には同一符号を付して説明
する。
る。なお、第５図と同一部分には同一符号を付して説明
する。
一般に、液晶モジュールに用いられるドライバＬＳＩの
内部には、サンプル・ホールド回路が１００個程度形成
され、このようなドライバＬＳＩを複数個使用して多画
素の液晶モジュールが構成される。
内部には、サンプル・ホールド回路が１００個程度形成
され、このようなドライバＬＳＩを複数個使用して多画
素の液晶モジュールが構成される。
第１図は、このようなドライバＬＳＩに適用されるサン
プル・ホールド回路を示すものである。すなわち、１は
従来と同一の構成にてなる第１のサンプル・ホールド回
路（第１のサンプル・ホールド手段）であり、１つの画
素に対応する液晶をドライブするドライバとして機能す
るもので、通常はドライバＬＳＩの中に形成されるもの
である。同図中には、説明を簡単にするため１個のサン
プル・ホールド回路しか記載してないが、通常、ドライ
バＬＳＩの中にはこのようなサンプル・ホールド回路が
１００個程度含まれている。２も従来と等価な構成にて
なる第２のサンプル・ホールド回路（第２のサンプル・
ホールド手段）であり、以降に説明するオフセット電圧
を補償する手段の一部として使用されるものである。こ
の第２のサンプル・ホールド回路２を構成する演算増幅
器２ｃの出力は演算増幅器（制御手段）３の反転入力端
子に接続される。この演算増幅器３の非反転入力端子に
は基準信号入力端子８が接続され、この基準信号入力端
子８を介して所定の電圧を有する基準信号が付勢され
る。この演算増幅器３は、演算増幅器２ｃの出力信号と
基準信号とにより差動増幅を行なう差動増幅回路として
作用し、上記基準信号に対する第２のサンプル・ホール
ド回路２のオフセット電圧を出力するものである。この
演算増幅器３の出力Ｖｃは、補償コンデンサ（第２のサ
ンプル・ホールド手段のオフセット補償手段）４を介し
て第２のサンプル・ホールド回路２の演算増幅器２ｃに
負帰還をかけるべく、その非反転入力端子に接続される
とともに、補償用コンデンサ（第１のサンプル・ホール
ド手段のオフセット補償手段）５を介して第１のサンプ
ル・ホールド回路１の演算増幅器１ｃの非反転入力端子
にも接続される。
プル・ホールド回路を示すものである。すなわち、１は
従来と同一の構成にてなる第１のサンプル・ホールド回
路（第１のサンプル・ホールド手段）であり、１つの画
素に対応する液晶をドライブするドライバとして機能す
るもので、通常はドライバＬＳＩの中に形成されるもの
である。同図中には、説明を簡単にするため１個のサン
プル・ホールド回路しか記載してないが、通常、ドライ
バＬＳＩの中にはこのようなサンプル・ホールド回路が
１００個程度含まれている。２も従来と等価な構成にて
なる第２のサンプル・ホールド回路（第２のサンプル・
ホールド手段）であり、以降に説明するオフセット電圧
を補償する手段の一部として使用されるものである。こ
の第２のサンプル・ホールド回路２を構成する演算増幅
器２ｃの出力は演算増幅器（制御手段）３の反転入力端
子に接続される。この演算増幅器３の非反転入力端子に
は基準信号入力端子８が接続され、この基準信号入力端
子８を介して所定の電圧を有する基準信号が付勢され
る。この演算増幅器３は、演算増幅器２ｃの出力信号と
基準信号とにより差動増幅を行なう差動増幅回路として
作用し、上記基準信号に対する第２のサンプル・ホール
ド回路２のオフセット電圧を出力するものである。この
演算増幅器３の出力Ｖｃは、補償コンデンサ（第２のサ
ンプル・ホールド手段のオフセット補償手段）４を介し
て第２のサンプル・ホールド回路２の演算増幅器２ｃに
負帰還をかけるべく、その非反転入力端子に接続される
とともに、補償用コンデンサ（第１のサンプル・ホール
ド手段のオフセット補償手段）５を介して第１のサンプ
ル・ホールド回路１の演算増幅器１ｃの非反転入力端子
にも接続される。
また、９は遅延回路で、出力制御信号ＯＥを所定時間遅
延せしめて出力するものである。この遅延回路９の出力
信号は、アナログスイッチ１０および１１の、反転信号
で活性化される開閉制御端子に接続される。
延せしめて出力するものである。この遅延回路９の出力
信号は、アナログスイッチ１０および１１の、反転信号
で活性化される開閉制御端子に接続される。
次に、このような構成において、第２図に示すタイミン
グチャートを参照して動作を説明する。
グチャートを参照して動作を説明する。
まず、所定の電圧を有する基準信号Ｖｃｏｍｐを基準信
号入力端子８に供給するとともに、アナログ信号入力端
子７にサンプリングの対象となるアナログ信号を供給し
ておく。この状態でアナログスイッチ１ａのサンプリン
グ制御信号Ｄを付勢すると、本来はアナログスイッチ１
ａをオフにした瞬間のアナログ信号Ｖｉｎの電圧（図中
の破線で示した波形）をサンプリングして保持するとこ
ろが、従来例で説明したと同様の作用により、保持すべ
き電圧にオフセット電圧Ｖｏｆｆが加わったものが保持
される。
号入力端子８に供給するとともに、アナログ信号入力端
子７にサンプリングの対象となるアナログ信号を供給し
ておく。この状態でアナログスイッチ１ａのサンプリン
グ制御信号Ｄを付勢すると、本来はアナログスイッチ１
ａをオフにした瞬間のアナログ信号Ｖｉｎの電圧（図中
の破線で示した波形）をサンプリングして保持するとこ
ろが、従来例で説明したと同様の作用により、保持すべ
き電圧にオフセット電圧Ｖｏｆｆが加わったものが保持
される。
次に、アナログスイッチ２ａのサンプリング制御信号Ｄ
ｃを付勢すると、本来は基準信号の電圧Ｖｃｏｍｐをサ
ンプリングして保持するところが、これも従来例で説明
したと同様の作用により、基準信号の電圧Ｖｃｏｍｐに
オフセット電圧Ｖｏｆｆ′が加わったものを保持する。
ｃを付勢すると、本来は基準信号の電圧Ｖｃｏｍｐをサ
ンプリングして保持するところが、これも従来例で説明
したと同様の作用により、基準信号の電圧Ｖｃｏｍｐに
オフセット電圧Ｖｏｆｆ′が加わったものを保持する。
なお、このとき出力制御信号ＯＥは付勢されていない状
態にあり、したがって、アナログスイッチ１０および１
１はオンになっており、サンプリング動作中の演算増幅
器２ｃの出力端子および演算増幅器３の出力端子の電圧
Ｖｃは、基準信号Ｖｃｏｍｐの電位に強制的に固定され
る。また、これにより演算増幅器３の双方の入力端子の
間に生じている電位差を無くし、補償期間に入った瞬間
（出力制御信号が付勢された瞬間）に演算増幅器３の出
力信号Ｖｃが大きく変動することのないように作用する
ものである。
態にあり、したがって、アナログスイッチ１０および１
１はオンになっており、サンプリング動作中の演算増幅
器２ｃの出力端子および演算増幅器３の出力端子の電圧
Ｖｃは、基準信号Ｖｃｏｍｐの電位に強制的に固定され
る。また、これにより演算増幅器３の双方の入力端子の
間に生じている電位差を無くし、補償期間に入った瞬間
（出力制御信号が付勢された瞬間）に演算増幅器３の出
力信号Ｖｃが大きく変動することのないように作用する
ものである。
次に、このような状態で出力制御信号ＯＥを付勢する
と、演算増幅器２ｃは保持されている電圧を出力し、演
算増幅器３の反転端子に供給する。演算増幅器３は、こ
の演算増幅器２ｃの出力と、先に非反転端子供給されて
いる基準信号Ｖｃｏｍｐとの電位差Ｖｃを出力するが、
補償コンデンサ４を介して負帰還がかかるように接続さ
れているので、演算増幅器３の２つの入力は等しくなる
ように作用する。すなわち、 Ｖｃ＝Ｖｃｏｍｐとなるように自動的に制御される。こ
のことは、電圧Ｖｃは、出力制御信号ＯＥが付勢された
瞬間に第２のサンプル・ホールド回路２に生じているオ
フセット電圧の分だけ電圧降下を生じることを意味す
る。この電圧Ｖｃは、補償コンデンサ５を介して第１の
サンプル・ホールド回路１の演算増幅器１ｃの非反転入
力端子にも供給されるので、第１のサンプル・ホールド
回路１においても保持している電圧のシフトが生じ、オ
フセット電圧が補償される方向に作用する。
と、演算増幅器２ｃは保持されている電圧を出力し、演
算増幅器３の反転端子に供給する。演算増幅器３は、こ
の演算増幅器２ｃの出力と、先に非反転端子供給されて
いる基準信号Ｖｃｏｍｐとの電位差Ｖｃを出力するが、
補償コンデンサ４を介して負帰還がかかるように接続さ
れているので、演算増幅器３の２つの入力は等しくなる
ように作用する。すなわち、 Ｖｃ＝Ｖｃｏｍｐとなるように自動的に制御される。こ
のことは、電圧Ｖｃは、出力制御信号ＯＥが付勢された
瞬間に第２のサンプル・ホールド回路２に生じているオ
フセット電圧の分だけ電圧降下を生じることを意味す
る。この電圧Ｖｃは、補償コンデンサ５を介して第１の
サンプル・ホールド回路１の演算増幅器１ｃの非反転入
力端子にも供給されるので、第１のサンプル・ホールド
回路１においても保持している電圧のシフトが生じ、オ
フセット電圧が補償される方向に作用する。
このとき、それぞれ独立して発生するオフセット電圧Ｖ
ｏｆｆとＶｏｆｆ′は同一である必要があるが、これら
２つのサンプル・ホールド回路１および２を構成するパ
ターン定数やレイアウトを同等にし、また、駆動タイミ
ングも同等にし、さらに、アナログ信号Ｖｉｎと基準信
号Ｖｃｏｍｐとのインピーダンスを同等にすることによ
り、これらをかなり近い値にすることが出来る。また、
これら両サンプル・ホールド回路１、２を同一チップ内
に形成すると非常に近い値にすることが出来る。
ｏｆｆとＶｏｆｆ′は同一である必要があるが、これら
２つのサンプル・ホールド回路１および２を構成するパ
ターン定数やレイアウトを同等にし、また、駆動タイミ
ングも同等にし、さらに、アナログ信号Ｖｉｎと基準信
号Ｖｃｏｍｐとのインピーダンスを同等にすることによ
り、これらをかなり近い値にすることが出来る。また、
これら両サンプル・ホールド回路１、２を同一チップ内
に形成すると非常に近い値にすることが出来る。
第３図は本発明の他の実施例の動作を説明するための図
である。すなわち、アナログ信号入力端子７と基準信号
入力端子８とを共通の入力端子とし、アナログスイッチ
１ａに与えるアナログ信号Ｖｉｎとアナログスイッチ２
ａに与える基準信号Ｖｃｏｍｐを時分割で入力するよう
に構成したもので、アナログ信号Ｖｉｎを、サンプリン
グ制御信号Ｄによってホールドコンデンサ１ｂにサンプ
リングした後、それを基準信号Ｖｃｏｍｐに強制的に固
定し、この状態を出力制御信号ＯＥによる出力動作が完
了するまで継続するようにした場合の動作を示すもので
ある。このアナログ信号Ｖｉｎを基準信号Ｖｃｏｍｐに
強制的に固定する手段はチップの外部あるいは内部のい
ずれに設けてもよい。このように構成することにより、
入力端子の数を削減することができるという効果があ
る。
である。すなわち、アナログ信号入力端子７と基準信号
入力端子８とを共通の入力端子とし、アナログスイッチ
１ａに与えるアナログ信号Ｖｉｎとアナログスイッチ２
ａに与える基準信号Ｖｃｏｍｐを時分割で入力するよう
に構成したもので、アナログ信号Ｖｉｎを、サンプリン
グ制御信号Ｄによってホールドコンデンサ１ｂにサンプ
リングした後、それを基準信号Ｖｃｏｍｐに強制的に固
定し、この状態を出力制御信号ＯＥによる出力動作が完
了するまで継続するようにした場合の動作を示すもので
ある。このアナログ信号Ｖｉｎを基準信号Ｖｃｏｍｐに
強制的に固定する手段はチップの外部あるいは内部のい
ずれに設けてもよい。このように構成することにより、
入力端子の数を削減することができるという効果があ
る。
また、前記実施例において、基準信号 Ｖｃｏｍｐを基準信号入力端子８から供給するのではな
く、チップに供給される電源とチップ内部に形成した抵
抗とにより分圧して生成することもできる。この場合も
入力端子の数を削減することができるという効果があ
る。
く、チップに供給される電源とチップ内部に形成した抵
抗とにより分圧して生成することもできる。この場合も
入力端子の数を削減することができるという効果があ
る。
第４図は本発明のさらに他の実施例の構成を示す。本実
施例は、前記実施例におけるホールドコンデンサ１ｂと
補償コンデンサ５とを、ホールドコンデンサ２ｂと補償
コンデンサ４とを共用するようにしたものである。これ
によりサンプル・ホールド回路に必要な素子数を削減す
ることが出来るものとなっている。
施例は、前記実施例におけるホールドコンデンサ１ｂと
補償コンデンサ５とを、ホールドコンデンサ２ｂと補償
コンデンサ４とを共用するようにしたものである。これ
によりサンプル・ホールド回路に必要な素子数を削減す
ることが出来るものとなっている。
［発明の効果］ 以上詳述したように本発明によれば、基準信号に対する
オフセット電圧を生成し、このオフセット電圧に相当す
る分を、サンプル・ホールド回路で保持している電圧か
ら減ずる補償手段を設けたので、オフセット電圧を低減
せしめた、本来の入力信号に忠実なサンプリングおよび
ホールドを行なうことの出来るサンプル・ホールド回路
を提供することが出来る。
オフセット電圧を生成し、このオフセット電圧に相当す
る分を、サンプル・ホールド回路で保持している電圧か
ら減ずる補償手段を設けたので、オフセット電圧を低減
せしめた、本来の入力信号に忠実なサンプリングおよび
ホールドを行なうことの出来るサンプル・ホールド回路
を提供することが出来る。
【図面の簡単な説明】 第１図ないし第４図は本発明の実施例を示すもので、第
１図は一実施例の回路構成を示す図、第２図はその動作
を説明するためのタイミングチャート、第３図は他の実
施例の動作を説明するためのタイミングチャート、第４
図はさらに他の実施例の回路構成を示す図、第５図ない
し第７図は従来のサンプル・ホールド回路を説明するた
めの図である。 １……第１のサンプル・ホールド回路（第１のサンプル
・ホールド手段）、２……第２のサンプル・ホールド回
路（第２のサンプル・ホールド手段）、１ａ，２ａ，１
０，１１……アナログスイッチ、１ｂ，２ｂ……ホール
ドコンデンサ、１ｃ，２ｃ……演算増幅器、３……演算
増幅器（制御手段）４……補償コンデンサ（第２のサン
プル・ホールド手段のオフセット補償手段）、５……補
償コンデンサ（第１のサンプル・ホールド手段のオフセ
ット補償手段）、６……出力端子、７……アナログ信号
入力端子、８……基準信号入力端子、９……遅延回路。
１図は一実施例の回路構成を示す図、第２図はその動作
を説明するためのタイミングチャート、第３図は他の実
施例の動作を説明するためのタイミングチャート、第４
図はさらに他の実施例の回路構成を示す図、第５図ない
し第７図は従来のサンプル・ホールド回路を説明するた
めの図である。 １……第１のサンプル・ホールド回路（第１のサンプル
・ホールド手段）、２……第２のサンプル・ホールド回
路（第２のサンプル・ホールド手段）、１ａ，２ａ，１
０，１１……アナログスイッチ、１ｂ，２ｂ……ホール
ドコンデンサ、１ｃ，２ｃ……演算増幅器、３……演算
増幅器（制御手段）４……補償コンデンサ（第２のサン
プル・ホールド手段のオフセット補償手段）、５……補
償コンデンサ（第１のサンプル・ホールド手段のオフセ
ット補償手段）、６……出力端子、７……アナログ信号
入力端子、８……基準信号入力端子、９……遅延回路。
Claims (3)
- 【請求項１】入力されたアナログ信号をサンプリングし
て保持する第１のサンプル・ホールド手段と、 入力された所定電圧を有する基準信号をサンプリングし
て保持する第２のサンプル・ホールド手段と、 前記第２のサンプル・ホールド手段の出力信号と前記基
準信号とを入力し、これら両信号の電位差として求めら
れる前記第２のサンプル・ホールド手段のオフセット電
圧分に対応する信号を出力する制御手段と、 前記制御手段の出力信号を入力し、前記第２のサンプル
・ホールド手段に対する負帰還回路を形成した前記第２
のサンプル・ホールド手段のオフセット補償手段と、 前記制御手段の出力信号を入力し、前記第１のサンプル
・ホールド手段が保持する電圧を前記オフセット電圧分
変動せしめる前記第１のサンプル・ホールド手段のオフ
セット補償手段と を具備したことを特徴とするサンプル・ホールド回路。 - 【請求項２】前記制御手段は、差動増幅回路で成ること
を特徴とする特許請求の範囲第１項記載のサンプル・ホ
ールド回路。 - 【請求項３】前記第１のサンプル・ホールド手段のオフ
セット補償手段および第２のサンプル・ホールド手段の
オフセット補償手段はコンデンサであることを特徴とす
る特許請求の範囲第１項記載のサンプル・ホールド回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62302670A JPH0632239B2 (ja) | 1987-11-30 | 1987-11-30 | サンプル・ホールド回路 |
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| JP62302670A JPH0632239B2 (ja) | 1987-11-30 | 1987-11-30 | サンプル・ホールド回路 |
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Family Applications (1)
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