JPH06318949A - Ｆｄｄｉ構成管理状態マシンユーザインタフェース - Google Patents

Ｆｄｄｉ構成管理状態マシンユーザインタフェース

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JPH06318949A
JPH06318949A JP6000042A JP4294A JPH06318949A JP H06318949 A JPH06318949 A JP H06318949A JP 6000042 A JP6000042 A JP 6000042A JP 4294 A JP4294 A JP 4294A JP H06318949 A JPH06318949 A JP H06318949A
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Abstract

(57)【要約】 （修正有） 【目的】 実質的にFDDIプロトコルに従って動作可能な
データ伝送ネットワーク内に挿入可能なステーション又
は集線装置の物理層コントローラにおいて用いるため
の、制御可能な構成管理（CFM）状態マシンユーザイン
タフェースが開示される。 【構成】 物理層コントローラ10は複数のレジスタ17を
含み、その中にはヌル構成レジスタ41と、ジョイン構成
レジスタ43と、ループ構成レジスタ45が含まれる。ヌル
構成レジスタ41は、CFM状態マシンがヌル構成にある場
合に物理層コントローラの所望の構成を示す情報を記憶
することができる。同様に、ジョイン構成レジスタ43及
びループ構成レジスタ45は、CFM状態マシンがジョイン
構成及びループ構成のそれぞれである場合に、物理層コ
ントローラの所望の構成を示す情報を記憶することがで
きる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に、実質的にFDDI
（ファイバ分散データインタフェース）プロトコルに従
って動作するデータ転送ネットワークのノード内のポー
ト及びMAC（Media Access Controller）の内部相互接続
の管理に関する。より詳しくは、ユーザがポート及びMA
Cの相互接続を容易に制御することを可能にする、ハー
ドウェアベースのユーザインタフェースが提供される。
【０００２】
【従来の技術】高速データ伝送ネットワークの１つの型
式が、FDDIプロトコルによって定義されている。このFD
DIプロトコルは、米国規格協会（ANSI）のデータ伝送標
準規格であり、光ファイバの伝送媒体を用いている100M
ビット／秒までのトークンリングネットワークに適用さ
れる。このFDDIプロトコルは、複数台のコンピュータの
間、並びにコンピュータとそれらに関連する大規模容量
記憶サブシステム及び他の周辺機器との間での高性能相
互接続に用いることを意図している。
【０００３】情報はFDDIリング上へとフレームでもって
伝送され、このフレームは５ビットのキャラクタ即ち
「記号」からなり、各々の記号は４データビットを表
す。情報は典型的には、記号対即ち「バイト」で伝送さ
れる。ステーション間でデータを伝送する権利を表明す
るためには、トークンが用いられている。このFDDI標準
規格は、32の構成記号のセットを含んでいる。セット内
では、16の記号がデータ記号であり（各々は４ビットの
通常データを表す）、８つが制御記号である。８つの制
御記号とは、Ｊ（スタートデリミッタバイトＪＫの最初
の記号）、Ｋ（スタートデリミッタバイトＪＫの２番目
の記号）、Ｉ（アイドル）、Ｈ（休止）、Ｑ（沈黙）、
Ｔ（エンドデリミッタ）、Ｓ（セット）及びＲ（リセッ
ト）である。FDDI標準規格記号の残りの８つの記号は、
プロトコルのコードランレングス及びＤＣバランス条件
に違反するため、用いられていない。これらはＶ（違
反）記号と称される。動作時には、制御記号パターンの
連続的なストリームが「ライン状態」を規定する。FDDI
プロトコルは幾つかのライン状態を規定し、それらは接
続管理シーケンスに際して用いられる。
【０００４】FDDIステーション管理（SMT）標準規格
は、ノードがFDDIネットワークの一部として協調動作す
ることができるように、FDDIステーション（ノード）の
必要な制御をもたらす。必要とされる機能を有効に実現
するために、SMTは３つの実体（エンタティ）に分割さ
れている。即ち接続管理（CMT）エンタティ、リング管
理（RMT）エンタティ及びフレームベースサービスであ
る。接続管理（CMT）とはステーション管理における管
理エンタティであり、ステーションのポート、並びに近
傍のステーションのポートに対する接続について責任を
有するものである。
【０００５】接続管理はさらに、３つの下位エンタティ
に分割される。それらは、物理接続管理（PCM）、構成
（Configuration）管理（CFM）及びエンタティ調整管理
（ECM）を含む。ステーション管理標準規格、並びに接
続管理（CMT）、構成管理（CFM）及び物理接続管理（PC
M）を含む下位部分の各々についての全般的な説明は、1
992年６月25日のANSI FDDIステーション管理標準規格ド
ラフトに詳細に記述されている。その内容は、ここで参
照することによって本明細書中に取り入れるものとす
る。
【０００６】FDDIプロトコルは基本的には、デュアルリ
ングの概念に基づいており、そこでは通信がノード間で
両方向に可能なもの（即ち全二重接続）とされている
が、FDDI-2標準規格が単方向接続の使用を容易にすると
いうことが提案されてきている。単方向接続は、シング
ルアタッチメントステーションに接続することを意図し
たものである。単方向接続スキームが意図するところ
は、リング情報をデータベースローブ上のステーション
を介して伝送できるようにすることにある。データベー
スローブ内では、通信は１方向においてのみ可能であ
る。従ってローブの動作時には、リング内の全ての情報
がデータベースローブ上の各々のステーションを直接に
通過することになる。
【０００７】FDDIネットワーク内で使用されうるノード
は一般に、シングルアタッチメントノード及びデュアル
アタッチメントノードに分類される。デュアルアタッチ
メントノードは、FDDIネットワークのデュアルトランク
リングに適応するための２つのポートを有する。シング
ルアタッチメントステーションは単一のポートを有し、
従ってデュアルトランクリングに対して直接に付加され
ることはできない。そうではなしに、シングルアタッチ
メントステーションは一般に、ツリーのルートを形成す
る集線装置を介してトランクリングに結合される。集線
装置は、シングルアタッチメントタイプ又はデュアルア
タッチメントタイプである。しかして図１に見られるよ
うに、典型的なFDDIネットワークは、トランクリング21
0状に配置された複数のデュアルアタッチメントノード
からなることができる。デュアルアタッチメントノード
は、デュアルアタッチメントステーション211及びデュ
アルアタッチメント集線装置212の両者を含むことがで
きる。デュアルアタッチメント集線装置212の各々は、
集線装置ツリー215のルートを形成している。図１に見
られるように、集線装置ツリーは、３つの枝のルートを
形成する種々のシングルアタッチメント集線装置217
と、シングルアタッチメントステーション219とを含む
ことができる。本明細書中で用いるところでは、「ノー
ド」及び「ステーション」という用語は総称的であるこ
とを意図したものであり、正式なFDDIステーション及び
FDDI集線装置の両者に適用される。
【０００８】各々のデュアルアタッチメントノードは、
Ａ及びＢとして指定される２つのポートを含んでいる。
ポートＡは入力ファイバ上の一次リング及び出力ファイ
バ上の二次リングへの接続を意図したものである。同様
に、ポートＢは二次リングの入力ファイバと一次リング
の出力ファイバへの接続を意図している。従って、適切
に形成されたトランクリングは複数ステーションの組か
らなり、１つのステーションのポートＡは近傍のステー
ションのポートＢに接続されている。
【０００９】集線装置のノードは、集線装置ツリー内で
の接続をもたらすために、Ｍタイプのポートを１以上含
んでいる。シングルアタッチメントノード（それがステ
ーション又は集線装置の何れでも）はＳタイプのポート
を有し、これは集線装置ツリー内でＭタイプのポートに
取着されることを意図したものである。このようにし
て、標準的なFDDIネットワークは一般に、最大で４つの
異なるタイプのポートを有することになる。即ち、Ａ，
Ｂ，Ｍ及びＳタイプのポートである。
【００１０】FDDIネットワークのトポロジーは、２つの
別個のレベルで見ることができる。即ち物理トポロジー
と論理トポロジーである。物理トポロジーは、物理接続
されたノードの配置及び相互接続を記述する。対照的に
論理トポロジーは、MACの間でトークン及び情報がネッ
トワークを通って流れる経路を記述する。FDDIネットワ
ークの論理トポロジー及び物理トポロジーは、同じであ
る必要性はない。集線装置によって提供されるツリー構
造は、同じリング上で集線装置に何度も出入りするトー
クン経路を有することができ、論理的には各々の集線装
置MACはリング上で１度だけ現れる。即ち、トークンは
集線装置MACを１度だけ通過する。また、ステーション
におけるMAC及びアタッチメントの数が等しい必要もな
く、トランクリングにおけるステーションは物理的には
両方のリングにあるが、論理リングでは１つにおいての
み存在する。
【００１１】通常のFDDI標準規格の下では、全ての物理
接続は全二重リンクである。完全に接続されたトランク
リングにおいては、全二重リンクは逆方向に回転するリ
ングをサポートし、これに対してツリーにおいては、全
二重リンクはデュアルリングの一方についての送信経路
及び受信経路をもたらす。図１において見られるよう
に、これら２つの接続構造を組み合わせて、完全に接続
されたネットワークにおいて種々のツリーを含むデュア
ルリングを生成することができる。このデュアルリング
は一次リングと二次リングを含む。各々のツリーの根幹
には、集線装置が提供される。シングルアタッチメント
集線装置は、リングの１つからの情報を、関連するツリ
ーを通して末端へと伝送する。論理的にツリーを拡張す
るように選択されるリングは、一次リング又は二次リン
グの何れかであることができる。他方、デュアルアタッ
チメント集線装置は、両方の論理リングを関連するツリ
ーを介して末端へと拡張する能力を有し、それによって
２つの別個のツリー（１つは一次リングについて、他は
二次リングについて）を形成する。
【００１２】FDDIリングのデータフロー経路内へとFDDI
ステーション（ノード）を導入することは、物理接続管
理（PCM）エンタティによって統制されている。これを
達成するために、PCMは近傍のポートの接続を初期化
し、ライン状態のシグナリングを管理する。従って、PC
Mは接続を初期化し、周辺リンク上への接続を保留し、
また保守をサポートするために必要な全てのシグナリン
グをもたらす。別々のステーションの近隣ポートの間で
の初期接続を管理するために、PCMは物理層を管理し、
初期化に際して伝送されるライン状態を制御し、接続初
期化に際して受信するライン状態をモニタする。
【００１３】この接続ステップは、ロックステップハン
ドシェーク手順を通じて達成される。基本的なFDDIシー
ケンスにおいては、このハンドシェーク手順はPCMによ
り制御され、３つのステージへと分割される。それは、
初期化シーケンス、シグナリングシーケンス、及びジョ
イン（接続：Join）シーケンスである。初期化シーケン
スは、PCMハンドシェーク処理の始まりを示すために用
いられる。それは近傍のPCMを既知の状態へと強制し、
２つのPCM状態マシンがロックステップ態様で実行可能
なようにする。
【００１４】初期化シーケンスに続くものは、シグナリ
ングシーケンスである。シグナリングシーケンスは、ポ
ート及びノードについての基本的な情報を、近隣のポー
トに通信する。２つのポートの間でのリンク品質をテス
トするために、シグナリングシーケンスに際してはリン
ク信頼テスト（LCT）もまた実行される。リンク品質が
受け入れることのできないものであったり、又は接続型
式をノードがサポートしていなかったり受け入れない場
合には、接続は保留される。シグナリングシーケンスに
際して接続が保留されなかった場合には、PCM状態マシ
ンはジョインシーケンスへと移行し、２つの近傍ポート
の間に接続を確立することができる。
【００１５】PCMは、構成管理（CFM）状態マシンへと２
つの信号を送信する責任がある。２つの信号とは、CF J
oinフラグ及びCF Loopフラグである。CF Joinフラグは
ジョインシーケンスの終わりに、アクティブな伝送リン
グ内へとノードが挿入される場合に付勢される。従っ
て、それはCFMに対してアクティブ接続を確立すべきこ
とを合図する。CF Loopフラグは、アクティブ接続の確
立に先立って、拡張リンクテスト又は情報交換について
の経路を近隣ポートに対して与えることを意図したもの
である。従ってCF Loopフラグは、接続管理シーケンス
のシグナリングシーケンス部分に際してループテストを
実行することをPCMが望んだ場合に付勢される。
【００１６】構成管理（CFM）は、ノード内のポート及
びMACの相互接続を規定する責任がある。従って、CFMは
ノード内でのデータの経路指定を制御する。ハードウェ
ア的な実行形態においては、この経路指定は、PCMによ
り発生されるCFM制御フラグと全体的なノード経路構成
とに基づいて、構成スイッチをプログラムすることによ
って制御される。FDDI SMT標準規格は、FDDIノードがサ
ポート可能でなければならない多数の内部構成があるこ
とを考慮している。例えば、所与の如何なるポートも、
分離された経路構成とされうる。この場合、入力ライン
Pinを介して受信したデータは、同じポートの出力ライ
ンPoutを介してポートから直接に出るよう通される。
【００１７】トランクリング上のデュアルアタッチメン
トステーションについての通常のアクティブFDDI構成
は、「直通経路（thru path）」配置であり、そこでは
ネットワークの一次データ伝送経路はＡポートに入り、
ノードの内部一次経路を通過し、Ｂポートから現れる。
同時にネットワークの二次データ伝送系路はＢポートに
入り、ノードの内部二次経路を通過し、Ａポートを介し
て出てくる。ノードの内部経路は、データが１以上のMA
Cを介して物理的に通過することを必要としうる。或い
はまた、ポートは終端連結（concatenated）された経路
構成で接続することができ、その場合には特定のポート
の入力ラインPinを介して入った後、データ経路は同じ
ポートの出力ラインPoutから出る前に、ノード内の一次
及び二次内部データ経路の両方を介して通過する。デュ
アルアタッチメントステーションにおいては、ローカル
ポートの１つと遠隔にあるその隣接ポートとの間におけ
る故障の場合に、この構成は特に有望なものである。FD
DI標準規格に従って許容される内部構成は、前述したSM
T標準規格に詳細に記載されている。しかしながら、特
定の設計条件を容易にするために、システムの設計者
（ユーザ）が他の（標準でない）内部経路構成をも実施
することを望む場合があることに注意することが重要で
ある。従って、広い範囲の種々の内部ノード経路構成を
実施するための機構をユーザに提供することが重要であ
る。
【００１８】
【発明が解決しようとする課題】FDDIノードは、２以上
のMACを含む場合が多い。典型的には、各々のMACは論理
的には、リング内の１個所においてのみ現れる。従って
MACは典型的には、一次、二次及びローカル（存在する
ならば）リングの１つだけの論理構成員である。構成管
理は、これらのMACに対してポートが種々の態様で取着
されることを可能にする。例えば、トランクリングの一
部を形成するデュアルアタッチメントノードにおいて
は、主たるMACはアクティブ伝送に際して一次リングに
用いることができ、他方二次MACは二次（又はバックア
ップ）リングにおいて用いることができる。しかしなが
らこのようなシステムの場合、二次MACは何れかのポー
トの接続処理に際してループテストを実行するために用
いることが望ましい場合がある。従って、構成管理は接
続初期化手順に際し、ポート及びMACを再構成すること
が可能でなければならない。
【００１９】別の例においては、一次MACにおける故障
の場合に、二次MACを一次リング中へと挿入し、それを
二次リングから取り除くことが望ましい場合がある。勿
論、種々の幅広い他の構成が、FDDIステーション管理標
準規格によって考慮されている。他の特定の用途におい
ては、システム設計者（ユーザ）は、特定のニーズに適
合させるために、MACに対して異なるポートをもたらす
ことを望む場合がある。実際、幾つかのシステムにおい
ては、一次リング及び二次リングの両者をデータ伝送に
用いて、システムの処理能力を増大させることが望まし
いことがある。従って、提供されているポート及びMAC
の数とは無関係に、ユーザがポート及びＭＡＣの構成を
容易に制御することを可能にする物理層コントローラを
提供することが望ましい。また高速接続を容易にするた
めには、ソフトウェア的な介在を最小限のものとして接
続管理機能を達成することのできる物理層コントローラ
を提供することが望ましい。
【００２０】従って本発明の課題は、接続管理シーケン
スに際してソフトウェアによるサポートの必要性を最小
限とする仕方でもってＣＦＭをハードウェア設計中へと
組み込み、またユーザが特定のノードの内部構成を指定
することを許容するユーザインタフェースをもたらす、
物理層コントローラを提供することである。
【００２１】
【課題を解決するための手段】上記の課題及びその他の
課題を解決するために、また本発明の目的によれば、構
成管理（CFM）エンタティを内部に有する物理層コント
ローラが提供される。この物理層コントローラは、実質
的にFDDIプロトコルに従って動作することのできるデー
タ伝送ネットワーク中へと挿入することのできるステー
ションの物理層を制御するように構成される。CFMはCFM
状態マシンを含み、これは実質的にFDDI構成管理プロト
コルに従って動作することができる。従って、このCFM
状態マシンは、PCMから受信したCFM制御フラグに応じて
自動的に（再）構成が可能である。許容可能な構成に
は、ヌル、ジョイン、及びループ構成が含まれる。本発
明の１つの側面によれば、物理層コントローラはヌル構
成レジスタと、ジョイン構成レジスタと、及びループ構
成レジスタとを含む。ヌル構成レジスタは、CFM状態マ
シンがヌル構成にある場合に、物理層コントローラの所
望の構成を示す情報を記憶することができる。ジョイン
構成レジスタは、CFM状態マシンがジョイン構成にある
場合の所望の構成を示す情報を記憶することができる。
ループ構成レジスタは、CFM状態マシンがループ構成の
場合に所望の構成を示す情報を記憶することができる。
【００２２】好ましい実施例では、ヌル構成レジスタ、
ジョイン構成レジスタ、及びループ構成レジスタは、読
み取り／書き込みレジスタであり、CFM状態マシンがそ
の構成レジスタに関連する構成に入った場合に、使用さ
れる構成を設定するためにユーザにより読み取られ、書
き込まれることができる。別の好ましい実施例において
は、カレント（現）構成レジスタも提供される。カレン
ト構成レジスタは、全ての時点において物理層コントロ
ーラの構成を指令する。これを達成するために、カレン
ト構成レジスタは、CFM状態マシンがヌル、ジョイン、
及びループ構成のそれぞれである場合に、ヌル、ジョイ
ン、及びループ構成レジスタの内容を受け取る。
【００２３】
【実施例】本発明は、そのさらなる課題及び利点と共
に、添付図面を参照しての以下の説明を参照することに
よって最も良く理解することができる。
【００２４】図２は、ファイバ分散データインタフェー
ス（FDDI）プロトコル（ANSI X3T9.5）により規定され
た物理層（PHY）機能を実現する物理層コントローラ（P
LAYERTM）10のブロック図を示している。物理層コント
ローラ10は幾つかの一次ブロックを有し、それにはフェ
ーザ（phaser）11、受信機12、ハイブリッドマルチプレ
クサ（HMUX）13、送信機14、構成スイッチ15、接続管理
（CMT）16、多数の記憶レジスタ17、及び制御バスイン
タフェース18が含まれる。
【００２５】フェーザ11は、外部ソースからの125Mビッ
ト／秒のシリアル２進（非ゼロ復帰反転（Non-Return-T
o-Zero-Invert-On-Ones:NRZI）データストリームを、FD
DIネットワーク光ファイバ伝送媒体に接続するシリアル
チャンネルを介して受信する。フェーザ11はこのシリア
ルビットストリームについて５ビットの記号境界を確立
し、上流のステーションのクロックを物理層コントロー
ラ10のローカルクロックと同期させる。
【００２６】受信機12は、２つの内部ループバック経路
の１つを介して、フェーザ11又は送信機14の何れかから
のシリアル２進情報を受信する。必要な場合には、受信
機12は情報のストリームを、FDDI媒体上で用いられるNR
ZIフォーマットから、受信ステーションにより内部的に
用いられる非ゼロ復帰（Non-Return-To-Zero:NRZ）フォ
ーマットへと変換し、NRZデータを外部の５ビット符号
化から内部の４ビット符号化へとデコードする。受信機
12はまた、ライン状態検出、リンクエラー検出を実行
し、構成スイッチ15に対してデータを内部符号化された
記号対として提示する。
【００２７】ハイブリッドマルチプレクサ13は、ANSI X
3T9.5の米国規格Draft Proposedハイブリッドリング制
御に規定されたHMUXの機能を実行する。従って、HMUXは
受信サイクルを処理し、受信サイクル内の情報をどこに
送信すべきかを決定する。
【００２８】送信機14は、内部の４ビット符号化から外
部の５ビット符号化への記号対として情報キャラクタを
受け取り、情報ストリーム内のコード違反をフィルタ処
理し、弾性（elasticity）バッファにより付加又は除去
されたアイドルバイトを再分散させる。加えて、送信機
14は、アイドル、マスタ、休止、沈黙、その他のユーザ
が定義した記号を発生することができる。送信機14はま
た、情報ストリームをNRZからNRZIへと変換し、内部ル
ープバック経路の１つを介して受信機12へと、或いはFD
DI光ファィバ媒体へと、シリアルビットストリームでも
って提示する。
【００２９】構成スイッチ15の主たる機能は、ステーシ
ョン内の情報の流れを経路指定して、外部ロジックを必
要とせずに多数ステーションの構成をサポートすること
である。これを達成するために、構成スイッチはポート
及びMACの間における内部ステーションデータ経路（チ
ャンネル）を制御する。制御バスインタフェース18は、
レジスタ17に対するユーザのアクセスをもたらす。これ
によりユーザが構成スイッチ15をプログラムし、受信機
12及び送信機14内の機能をイネーブル及びディスエーブ
ルし、受信機12により検出されたライン状態及びリンク
エラーを報告し、エラー状況を報告し、また他の種々の
制御タスクを達成することが可能となる。
【００３０】次に図３を参照すると、一対のMACを有す
るデュアルアタッチメントステーションの機能構成が記
述されている。このデュアルアタッチメントステーショ
ンは、ここではPHY-A及びPHY-Bと称する２つの物理層
（PHY）を含んでいる。各々のPHYは、物理入力ライン
（Pin）及び物理出力ライン（Pout）の両者を有するポ
ートを含み、これらのラインはステーションを隣接ノー
ドのポートへと接続している。各々のPHYはまた、内部
チャンネル接続Ｘ，Ｙ及びＺを有している。各々のチャ
ンネル接続は、入力（要求）及び出力（表示）の両方を
含む。例として、Ｘチャンネル接続をXIND（出力）及び
XREQ（入力）と称する。
【００３１】図３に示したレイアウトは、FDDIに詳しい
人には在来のレイアウトのようには見えないかも知れな
いが、しかしながらここに記述する構成はFDDI標準規格
を完全にサポートするものであることが看取されよう。
PHYとMACとの間の物理接続が示されている。しかしてPH
Y-AにおけるXINDは、第２のMAC（MAC-2）の入力（図面
ではPHREQとして表示されている）に接続されている。M
AC-2の出力（PHINDと表示）はPHY-AのYREQに接続されて
いる。次いでPHY-AのYINDはPHY-BのYREQに接続され、PH
Y-BのYINDは第１のMAC（MAC-1）の入力PHREQに接続され
ている。MAC-1の出力（PHIND）は次に、PHY-BのXREQに
接続されている。最後に、PHY-BのXINDはPHY-AのXREQに
接続されており、それによって第１の経路が完成されて
いる。この場合にチャンネルＺは、代替的なMAC及びPHY
接続をサポートするために使用することができる。幾ら
かの検討を行うことによって当業者に明らかとなるよう
に、PHYのチャンネル接続の構成を制御することのみに
よって、この配置はどのようなFDDI構成をも、また幾つ
かの非標準的な構成をも完全にサポートすることができ
る。
【００３２】次に図４を参照して、接続管理（CMT）エ
ンタティ16を簡略的に記述する。FDDIプロトコルによれ
ば、CMTエンタティ16は、エンタティ調整管理（ECM）エ
ンタティと、複数の物理接続管理（PCM）エンタティ
と、複数の構成管理（CFM）エンタティとを含んでい
る。FDDIプロトコル内では、各々のポートには１つのPC
Mが提供されるが、その一方で１つのCFMが各々の資源
（即ち各々のポート又はMAC）について提供される。上
述したように、PCMはCF Loop及びCF JoinフラグをCFMに
対して発生する。この実施例では、CF Loopフラグ85及
びCF Joinフラグ87がPCM状態レジスタ49に対して報告さ
れている。詳細は後述する。
【００３３】接続管理エンタティ16は、リング管理（RM
T）、構成制御エレメント（CCE）、物理層（PHY）、物
理媒体依存層（PMD）及びその他を含む、ステーション
内の種々の他のエンタティと通信している。これらのエ
ンタティの相互関係についてのより詳細な説明は、前述
したANSI FDDIステーション管理標準規格に記載されて
いる。しかしながら単純化のために、本発明について特
に関与しない関係については、ここでは詳細に記述する
ことはしない。
【００３４】物理層コントローラ10の制御及び動作を容
易にするために、多数のデータレジスタ17が設けられて
いる。各々のデータレジスタ17は、システムに関する情
報を記憶するための８又は16ビットを含んでいる。レジ
スタの殆どはCFMの動作に直接関係してはおらず、CFMに
関係している幾つかのレジスタは、本発明とは直接の関
係はない。さらに、レジスタの内容の実際的な重要性
は、物理層にとって所望とされる特徴に依存して大きく
変化しうる。従って、ここでは本発明に関係のあるレジ
スタ（及びそのセグメント）のみを説明することにす
る。
【００３５】データレジスタ17は、制御レジスタ30と、
CFM状態レジスタ32と、条件レジスタ34と、条件マスク
レジスタ36と、一対のヌル構成レジスタ41と、一対のジ
ョイン構成レジスタ43と、一対のループ構成レジスタ45
と、一対のカレント構成レジスタ47と、PCM状態レジス
タ49とを含んでいる。
【００３６】次に図５から図11を参照すると、種々のレ
ジスタの内容及び機能が説明されている。制御レジスタ
30は読み取り／書き込みレジスタであり、ユーザにより
常時読み取り又は書き込み可能なものである。従って、
制御レジスタにおけるビットの各々の状態は、ユーザに
より設定可能なものである。図５に見られるように、制
御レジスタ30は、無効ジョイン構成ビット51と、全二重
ジョイン構成ビット53と、単方向ジョイン構成ビット55
を含む。ここに記述する実施例においては、これらのビ
ットはそれぞれD2, D1及びD0位置に配置されている。残
りのビットD3-D7は、他の目的のために残されて（res）
いる。
【００３７】無効ジョイン構成ビット51はユーザに対
し、特定のノード構成を開始するために、ジョイン構成
レジスタ43内の値を１度よりも多く使用可能かどうかを
選択する能力を与える。詳しく言えば、無効ジョイン構
成ビット51がセットされている場合には、ジョイン構成
レジスタ43の内容は１度しか使用することができない。
この場合に無効ジョイン構成ビットは、最初のCF Join
フラグが伝送された後に、ジョイン構成の再使用をディ
スエーブルする。無効ジョイン構成ビット51がセットさ
れていない場合には、ユーザの介在なしにジョイン構成
レジスタ43の値を再度用いることができる。この特徴
は、CF Joinフラグが２回主張される間にユーザが付加
的な操作を行うことを可能にする。この特徴は特に、関
連するアプリケーションソフトウェアがアクセスを獲得
するについてはCF Joinフラグの主張の取り消し及び再
主張が速すぎる場合に有用である。
【００３８】全二重ジョイン構成ビット53は、全二重接
続に際して使用可能な情報をジョイン構成レジスタ43が
保持すべきか否かを示すために使用される。即ち、全二
重ジョイン構成ビット53がセットされている場合には、
ジョイン構成レジスタ43の値は、全二重接続の確立に際
してジョイン構成に用いることのできる構成を表すこと
になる。他方、全二重ジョイン構成ビット53がクリアで
ある（セットされていない）場合には、PCMが全二重接
続を要求し、CF Joinフラグが主張された場合、割り込
みが発生されることになる。この場合、ジョイン構成レ
ジスタの内容は、全二重ジョイン構成ビット53が実際に
セットされるまでは使用されない。これは典型的には、
所望とする全二重構成を表す値でもってジョイン構成レ
ジスタ43を再ロードした後に行われる。全二重ジョイン
構成ビット53がクリアされ、同時に現在の全二重接続に
ついてジョイン構成が使用されつつある場合には、CFM
はジョイン構成からヌル構成へと戻る。CFMは、PCM状態
レジスタ49内の接続モードインジケータ89を読み取るこ
とにより、PCMが確立しようとしている接続の型式を判
定することができる。
【００３９】単方向ジョイン構成ビット55は、全二重ジ
ョイン構成ビット53と同様に機能する。しかしてそれ
は、単方向接続に際して使用可能な情報をジョイン構成
レジスタ43が保持するか否かを示すために用いられる。
従って、単方向ジョイン構成ビット55がセットされてい
る場合、ジョイン構成レジスタ43の値は、単方向接続の
確立に際してジョイン構成で使用可能な構成を表すこと
になる。他方、単方向ジョイン構成ビットがクリアであ
る（セットされていない）場合には、CF Joinフラグが
主張された場合にPCMが単方向接続を要求した時には何
時でも、割り込みが発生されることになる。このような
時点においては、ジョイン構成レジスタ43の内容は、単
方向ジョイン構成ビット55が実際にセットされるまでは
使用されない。これは典型的には、所望とする単方向構
成を表す値でジョイン構成レジスタ43を再ロードした後
に行われる。単方向ジョイン構成ビット55がクリアさ
れ、同時にジョイン構成が現在の単方向接続について使
用されつつある場合には、CFM状態マシンはジョイン構
成からヌル構成へと戻る。
【００４０】次に図６を参照すると、CFM状態レジスタ3
2が説明される。CFM状態レジスタ32は常時読み取りレジ
スタであり、現在のCFM構成とスクラブ（scrubbing）フ
ラグについての一般的な情報をもたらす。CFM状態レジ
スタ32のビットD1及びD0は、現在のCFM構成を示す構成
インジケータ57を形成する。可能なCFM構成の各々は構
成インジケータ57内に対応する値（図ではCFGと表示）
を有し、これはCFMが関連の構成に入った場合にセット
される。従って、ユーザは常に、CFMの現在の構成をチ
ェックすることができる。前述したように、可能なCFM
構成は３つある。即ち、値（0, 0）によって表されるヌ
ル構成と、値（0, 1）によって表されるジョイン構成
と、値（1, 0）によって表されるループ構成である。値
（1, 1）は残しておかれ、ここで記述する実施例では何
の意味も持たない。
【００４１】CFM状態レジスタ32のビットD2及びD3は残
されており、特別な意味は有していない。ビットD4-D7
はスクラブに関するビット58である。即ちビットD4は、
チャンネルＸの出力上でスクラブが実行されている場合
にセットされるフラグである（図ではXSCRUBと表示）。
ビットD5は、チャンネルＹの出力上でスクラブが実行さ
れている場合にセットされるフラグである（図ではYSCR
UBと表示）。ビットD6は、チャンネルＺの出力上でスク
ラブが実行されている場合にセットされるフラグである
（図ではZSCRUBと表示）。そして最後にビットD7は、送
信機14上でスクラブが実行されている場合にセットされ
るフラグである（図ではTSCRBと表示）。
【００４２】次に図７を参照すると、条件レジスタ34が
記述される。条件レジスタ34内のビットは、ユーザによ
り常時読み取り又は書き込み可能なフラグである。条件
レジスタ34内のフラグは、特定のCFM事象の原因となっ
た理由を示すように設計されている。しかしてユーザ
は、明らかにされた特定の事象の原因を求めるために、
条件レジスタ内のビットを何時でも自由にポーリングす
ることができる。条件レジスタ34のビットD0は、ジョイ
ン要求フラグ62である（図ではJOINRQと表示）。条件レ
ジスタ34の残りのビットは、他のフラグとして動作する
ために残しておかれる。
【００４３】ジョイン要求フラグ62は、ジョイン構成レ
ジスタ43の現在の値をジョイン構成に用いることができ
ない場合に常にセットされる。これは恐らくは接続型式
の非互換性に基づくものであったり、使用後の無効要求
の結果であったりする。前者の事例は、全二重ジョイン
構成ビット53がセットされていない場合にPCMが全二重
接続を要求したり、単方向ジョイン構成ビット55がセッ
トされていない場合に単方向接続が要求された場合に生
ずる。無効要求は、無効ジョイン構成ビット51がセット
されており、ジョイン構成レジスタの再使用が試みられ
た場合に生ずる。ジョイン要求フラグ62がセットされた
場合、CFM状態マシンは、ジョイン構成が有効とされる
まではヌル構成にとどまる。ジョイン構成レジスタ43の
内容は、制御レジスタ30に適当な選択ビットをセットす
ることによって有効化することができる。或いはまた、
ジョイン要求フラグ62が使用に続いての無効要求に基づ
いてセットされた場合には、内容はジョイン構成レジス
タ43を再ロードすることにより有効化することができ
る。
【００４４】図８に示された条件マスクレジスタ36は、
条件レジスタ34に密接に関連している。即ち、条件マス
クレジスタ36の各々のビットは、条件レジスタ34内に対
応するビットを有している。そして、条件マスクレジス
タ36はジョイン要求マスク36を含む。条件マスクレジス
タ36は、割り込みの発生を容易にすることを意図したも
のである。動作時には、マスク「オフ」されたビット
（即ちゼロであるもの）は、条件レジスタ34内のそれら
に対応するビットがセットされているか否かとは無関係
に、割り込みを発生しない。他方、マスク「オン」され
たビット（即ち１であるもの）は、条件レジスタ34内で
それらに対応するビットがセットされた場合には何時で
も割り込みを発生する。
【００４５】ユーザは、条件マスクレジスタ36の読み出
し及び書き込みを行う完全な自由を有している。これに
よって、ユーザはどの条件の場合に通知を受けることを
欲するかを決定することができる。しかして、ジョイン
要求マスク64がゼロにセットされた場合、ユーザは条件
レジスタ34内のビット62がいつセットされたかを通知さ
れない。他方、ジョイン要求マスク64が１にセットされ
た場合には、条件レジスタ34内のビット62がセットされ
た場合には何時でも割り込みが発生される。ユーザはこ
の場合、この条件に応答して所望とされる特定の動作を
規定することができる。勿論そのような動作は一般に
は、アプリケーションソフトウェアにより処理される。
【００４６】次に図９を参照すると、ヌル構成レジスタ
41が記述される。ヌル構成レジスタは、CFM状態マシン
がヌル構成にある場合に、カレント構成レジスタ47内へ
とロードされる値を特定する。つまり、CF Join又はCF
Loopの何れも主張されていない場合である。図９に見ら
れるように、記述している実施例では２つの８ビットレ
ジスタがヌル構成レジスタを構成している。
【００４７】ヌル構成レジスタ内のビットD0-D2は、チ
ャンネルＸの出力（XIND）に接続される構成スイッチデ
ータバスを選択するために使用される、３ビットのＸチ
ャンネルセレクタ70を形成する。記述されている実施例
においては、構成スイッチデータバスは５つあり、各々
はＸチャンネルセレクタ内に記憶可能な対応する値を有
している。これらは、PHY無効バス（値（0, 0, 0）によ
り表される）、受信機バス（0, 0, 1）、Ｘ要求バス
（0, 1, 0）、Ｙ要求バス（0, 1, 1）、及びＺ要求バス
（1, 0, 0）を含む。残りの可能な値は、他の目的のた
めに残しておかれる。PHY無効バスは、無効記号のソー
スである。PHY受信機バスは、XINDをPinに接続する。Ｘ
要求バスは、XINDをチャンネルＸの入力XREQに接続す
る。Ｙ要求バスは、XINDをチャンネルＹの入力YREQに接
続する。Ｚ要求バスは、XI NDをチャンネルＺの入力ZREQ
に接続する。かくしてＸチャンネル出力は、物理層コン
トローラの入力の何れにも接続することができる。
【００４８】ヌル構成レジスタ内のビットD3は、出力チ
ャンネルＸをイネーブル又はディスエーブルするために
使用される。即ち、Ｘチャンネルイネーブルビット71が
高レベルにセットされた場合、出力チャンネルＸがイネ
ーブルされる。他方、Ｘチャンネルイネーブルビット71
が低レベルへとクリアされた場合には（即ち論理「ゼ
ロ」）、出力チャンネルＸはディスエーブルされる。
【００４９】ヌル構成レジスタ内のビットD4-D6は、そ
れが各種の構成スイッチデータバスに対する出力チャン
ネルＹの接続を制御するという点を除いてはＸチャンネ
ルセレクタ70と同様に機能する、３ビットのＹチャンネ
ルセレクタ74を形成する。同様に、ビットD7はＹチャン
ネルイネーブルビット75であり、これはＸチャンネルイ
ネーブルビット71と同様に機能する。ビットD8-D11は、
Ｚ出力チャンネルについて同様な機能を有する。即ち、
ビットD8-D10はＺチャンネルセレクタ77を形成し、ビッ
トD11はＺチャンネルイネーブルビット78である。
【００５０】ビットD12-D14は、構成スイッチデータバ
スの１つを送信機14のブロックの入力へと接続する送信
要求セレクタを形成する。最後に、ビットD15はディス
エーブルスクラブフラグ81である（図ではDSCRUBと表示
されている）。ディスエーブルスクラブフラグ81がセッ
トされた場合、それはCFM状態マシンがヌル構成に入っ
た場合（ヌル構成レジスタの内容がカレント構成レジス
タ内へとロードされた場合）に、全てのチャンネル上で
のスクラブを禁ずる。
【００５１】ジョイン構成レジスタ43（図10）及びルー
プ構成レジスタ45（図11）の内容は、ヌル構成レジスタ
41と同じである。唯一の相違は、CFM状態マシンがジョ
イン構成にある場合に、ジョイン構成レジスタ43が所望
の構成を示す値を記憶するということである。同様に、
ループ構成レジスタ45は、CFM状態マシンがループ構成
にある場合に、所望とされる構成を示す値を記憶する。
ジョイン構成レジスタ43は、CF Joinフラグが立てられ
ており、阻止条件が何もない場合には、カレント構成レ
ジスタ47内へとロードされる構成を内容としている。同
様にループ構成レジスタ45は、CF Loopフラグが立てら
れており、阻止条件が何もない場合にカレント構成レジ
スタ47内へとロードされる構成を内容としている。
【００５２】次に図13を参照すると、カレント構成レジ
スタ47の内容が、ヌル構成レジスタ41、ジョイン構成レ
ジスタ43、及びループ構成レジスタ45の内容と事実上同
じであることを看取することができる。ビット内容にお
ける唯一の相違は、ビットD15が残されており（res）、
何の機能も持たないことである。カレント構成レジスタ
47は内部レジスタであり、ユーザが直接に書き込むこと
はできない。その内容は、関連する物理層コントローラ
内での各種のポート、並びにチャンネル入力及び出力の
実際の内部構成を指令する。
【００５３】説明した以上のような各種構成レジスタの
配置により、所望とする入力を適切なチャンネルセレク
タへと単に書き込むことだけで、物理層コントローラの
出力の各々をコントローラの何れの入力に対しても内部
的に接続することができる。加えて、もしそれが望まし
いのであれば、１以上のコントローラ出力を単一の入力
へと接続することも可能である。
【００５４】次に図12を参照すると、PCM状態レジスタ4
9の内容が記述される。PCM状態レジスタ49は常時読み取
りレジスタであり、PCM発生フラグと、PCMに関する一般
的な情報とを提供する。PCM状態レジスタ49のビットD0
及びD1は接続モードインジケータ89（図ではMODEと表
示）を形成し、これはPCMが行うことを欲する接続型式
を示す。即ち、接続モードインジケータ89における値
（0, 0）によっては、何の接続も表されてはいない。単
方向接続は、値（0, 1）により表される。全二重接続は
値（1, 0）により表され、値（1, 1）は残されており何
の意味も持たない。
【００５５】ビットD2, D3, D6及びD7は残されている。
ビットD4及びD5はそれぞれ、CF Joinフラグ85（図ではC
FJOINと表示）及びCF Loopフラグ87（図ではCFLOOPと表
示）である。前述したように、CF Joinフラグ85は、そ
のポートがデータ伝送リングのアクティブな構成員とな
るように、CFMがジョイン構成に入ることをPCMが欲した
場合に立てられる。同様に、CF Loopフラグ87は、接続
管理シーケンスの間にPCMがループテストを実行するこ
とを望んだ場合に立てられる。
【００５６】ここで記述した実施例においては、許容さ
れるCFM構成状態は事実上３つである。それらはヌル構
成状態、ジョイン構成状態、及びループ構成状態であ
る。ジョイン構成状態は、ノードがリングアクティビテ
ィにアクティブに関与している場合に、そのノード内の
ポート及びMACの構成を指令する。ジョイン構成状態
は、PCMのCF Joinフラグがセットされ、阻止条件が他に
何もない場合にのみ存在する。ループ構成状態は、ルー
プテストの実行中におけるノード内のポート及びMACの
構成を指令する。ループ構成状態は、PCMのCF Loopフラ
グがセットされ、阻止条件が他に何もない場合にのみ存
在する。ヌル構成状態は、ノードがその近隣とアクティ
ブな通信状態にない場合には常に、ポート及びMACの構
成を指令する。これは典型的には、CF JoinフラグもCF
Loopフラグも主張されていない場合である。しかしなが
ら、これらのフラグの１つが主張されているが同時に阻
止条件が存在する場合には、CFMはヌル構成にとどま
る。
【００５７】有効なCFM構成状態の各々は、対応する構
成レジスタを有している。即ち、ヌル構成レジスタ41、
ジョイン構成レジスタ43、及びループ構成レジスタ45で
ある。当業者には明らかなように、これら３つだけのレ
ジスタを使用することにより、殆ど全ての場合につい
て、接続管理シーケンスに際してさえも、ノードの動作
に際してソフトウェアによる介在なしに、物理層コント
ローラ10がCFMの全機能を実行することが可能になる。
このことは物理層コントローラに対し、特に1992年12月
９日に出願されここで参照することによってその内容を
本明細書中に取り入れる、本出願人に譲渡された係属中
の米国特許出願第07／988,246号（代理人文書番号NSC-
1）及び第07／988,245号（代理人文書番号NSC-3）に開
示された特徴と組み合わせた場合に、非常に高速な接続
を行う能力を与えるものである。これらの米国特許出願
は、物理接続管理（PCM）機能をハードウェアベースの
システムで達成するための方法及び装置を記載してい
る。
【００５８】例として、接続管理シーケンスに際して
は、CFM状態マシンを分離経路構成に維持し、その一方
でPCMがライン状態の必要なシグナリングを指令するこ
とが一般に望ましい。しかしながら、ループテストが実
行されている接続管理シーケンスの一部に際しては（例
えばリンク信頼性テストの間）、CFM状態マシンがロー
カル経路構成に入ることが一般に望ましい。最後に、ノ
ードがデータ伝送リングのアクティブな構成員としてネ
ットワークにジョイン（接続）される場合、CFM状態マ
シンは適切なジョイン経路構成に入る。これは、直通経
路（thru path）構成、終端連結（concatenated）経路
構成、ラップ（wrap）経路構成、又は特定の設計要求に
より指令された固有の（即ち非標準の）経路構成であり
得る。
【００５９】
【発明の効果】説明したような３つの構成レジスタ41,
43及び45を備えることにより、接続管理シーケンスの開
始に先立って、ユーザはこれらの有効なCFMヌル、ジョ
イン、及びループ状態に際して所望とされる構成をプロ
グラムすることができる。従って、接続管理シーケンス
が開始された場合、構成の変更は非常に迅速に行うこと
ができ、ソフトウェア的な介在を必要としない。注意す
べき重要な点は、このような構成レジスタを３つより多
く備えることは必要でないということである（但し、よ
り多くの構成レジスタを備え得ることは勿論である）。
その理由は、説明した構成レジスタの各々はユーザによ
りプログラム可能であって、CFMが特定の構成にある場
合に所望とされるCFM経路構成とは無関係に、関連する
構成レジスタ内へと適切な値を単にロードすることのみ
によって、その経路構成を達成することができるからで
ある。
【００６０】物理層コントローラがデータ伝送リングの
アクティブな構成員であるときにライン故障が生じた場
合、そのような事例の殆ど全ての場合について、ユーザ
（ソフトウェア）の介在が必要とされないことが注目さ
れる。その理由は、故障が生じた場合はPCMがCF Joinフ
ラグを取り除くからである。その時点において、ヌル状
態構成（即ちヌル構成レジスタ41内の値）がカレント構
成レジスタ47内へと自動的にロードされる。次いで、故
障が修正され又は迂回された場合に、CF Joinフラグは
再度主張され、阻止条件がないことを仮定すれば、所望
のジョイン状態構成（即ちジョイン構成レジスタ43内の
値）がカレント構成レジスタ47内へと自動的にロードし
戻される。何らかの理由によってライン故障の後にユー
ザがジョイン状態経路構成を変更することを望んだ場合
には、無効ジョイン構成ビット51をセットすることによ
ってそれをも達成することができる。
【００６１】本発明については１つの実施例だけを記述
してきたが、本発明はその思想又は範囲から逸脱するこ
となしに、他の多くの特定形態でもって実施することが
できることが理解されねばならない。特に、説明した発
明はFDDIノードに対して、それらがステーションであろ
うと集線装置であろうと、或いはシングルアタッチメン
トノード又はデュアルアタッチメントノードであろうと
適用可能なものである。特許請求の範囲においてはステ
ーションという用語が頻繁に使用されているが、しかし
ながら特許請求の範囲において使用されているこの用語
は、正式なFDDI「ステーション」及び集線装置の両者を
包含することを意図したものであることが理解されねば
ならない。さらに、本発明の用途は、FDDI標準規格に厳
密に従って動作するネットワークに限定されるものでは
ない。そうではなしに、本発明は各種のネットワークに
対して適用可能なものである。とはいえ、本発明の最大
の有用性は、実質的にFDDI標準規格に従って動作する高
速ネットワークの領域にあることが予想される。従っ
て、ここで提示した実施例は例示的なものであって限定
的なものではないと解釈されるべきものであり、本発明
はここに与えられた詳細に限定されるものではなく、特
許請求の範囲内において修正可能なものである。
【図面の簡単な説明】
【図１】FDDIネットワークの図式的な表示を行う概略図
である。
【図２】物理層コントローラのブロック図である。
【図３】一対のMACを有するデュアルアタッチメントス
テーションのブロック図である。
【図４】物理層コントローラ内の接続管理構造を示すブ
ロック図である。
【図５】制御レジスタの内容を示す図である。
【図６】状態レジスタの内容を示す図である。
【図７】条件レジスタの内容を示す図である。
【図８】条件マスクレジスタの内容を示す図である。
【図９】ヌル構成レジスタの内容を示す図である。
【図１０】ジョイン構成レジスタの内容を示す図であ
る。
【図１１】ループ構成レジスタの内容を示す図である。
【図１２】PCM状態レジスタの内容を示す図である。
【図１３】カレント構成レジスタの内容を示す図であ
る。
【符号の説明】
10 物理層コントローラ 11 フェーザ 12 受信機 13 ハイブリッドマルチプレクサ 14 送信機 15 構成スイッチ 16 接続管理（CMT） 17 記憶レジスタ 18 制御バスインタフェース 30 制御レジスタ 32 CFM状態レジスタ 34 条件レジスタ 36 条件マスクレジスタ 41 ヌル構成レジスタ 43 ジョイン構成レジスタ 45 ループ構成レジスタ 47 カレント構成レジスタ 49 PCM状態レジスタ 51 無効ジョイン構成ビット 53 全二重ジョイン構成ビット 55 単方向ジョイン構成ビット 57 構成インジケータ 62 ジョイン要求フラグ 64 ジョイン要求マスク 85 CF Joinフラグ 87 CF Loopフラグ 89 接続モードインジケータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9371−5Ｋ Ｈ０４Ｌ 13/00 ３１１ (72)発明者 ウォルター・アール・フライドリッチ アメリカ合衆国カリフォルニア州94588プ リーザントン，ガーデン・クリーク・サー クル・2890 (72)発明者 ジェームズ・エフ・トーガーソン アメリカ合衆国マサチューセッツ州55304 アンドーヴァー，ワンハンドレッドフィフ ティセヴンス・アヴェニュー・ノース・ウ エスト・227

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 実質的にFDDIプロトコルに従って動作可
    能なデータ伝送ネットワーク中に挿入可能なステーショ
    ンの物理層を制御するための物理層コントローラであっ
    て、物理層コントローラがCFM状態マシンを含むと共に
    物理層コントローラを実質的にFDDIプロトコルを遵守す
    るよう構成可能な構成管理エンタティを含むものにおい
    て、物理層コントローラがさらに、 複数のレジスタを含み、これらのレジスタが、CFM状態
    マシンがヌル構成にある場合に物理層コントローラの所
    望の構成を示す情報を記憶可能なヌル構成レジスタと、
    CFM状態マシンがジョイン構成にある場合に所望の構成
    を示す情報を記憶可能なジョイン構成レジスタと、及び
    CFM状態マシンがループ構成にある場合に所望の構成を
    示す情報を記憶可能なループ構成レジスタとを含む、物
    理層コントローラ。
  2. 【請求項２】 ヌル構成レジスタ、ジョイン構成レジス
    タ、及びループ構成レジスタが、CFM状態マシンがその
    構成レジスタに関連する状態に入った場合に使用される
    構成をセットすべくユーザにより読み取り及び書き込み
    を行うことができる読み取り／書き込みレジスタであ
    る、請求項１の物理層コントローラ。
  3. 【請求項３】 複数のレジスタがさらに、物理層コント
    ローラの構成を常時指令するカレント構成レジスタを含
    み、カレント構成レジスタが、 CFM状態マシンがヌル構成にある場合にヌル構成レジス
    タの内容の少なくとも一部と、 CFM状態マシンがジョイン構成にある場合にジョイン構
    成レジスタの内容の少なくとも一部と、及びCFM状態マ
    シンがループ構成にある場合にループ構成レジスタの内
    容の少なくとも一部を受け取るように配置されている、
    請求項２の物理層コントローラ。
  4. 【請求項４】物理層コントローラをデータ伝送ネットワ
    ーク内の隣接ノードへと結合するための一対のコネクタ
    を受容可能であり、ポート入力とポート出力とを有する
    ポートと、 チャンネル入力及びチャンネル出力を有し、物理層コン
    トローラをステーション内の近傍のコントローラに結合
    するための少なくとも１つのチャンネル接続とをさらに
    含み、 構成レジスタの各々が、CFM状態マシンがその構成レジ
    スタに関する構成に入った場合にチャンネル出力が接続
    されるべき物理層コントローラの入力を示す第１のチャ
    ンネルセレクタを含む、請求項２の物理層コントロー
    ラ。
  5. 【請求項５】 複数のチャンネル接続をさらに含み、 各々の構成レジスタが複数のチャンネルセレクタをさら
    に含み、各々のチャンネルセレクタが、CFM状態マシン
    がその構成レジスタに関する構成に入った場合に関連す
    るチャンネル出力が接続されるべき物理層コントローラ
    の入力を示すよう配置されている、請求項４の物理層コ
    ントローラ。
  6. 【請求項６】 ポート出力と送信機入力とに結合された
    送信機出力を有する送信機をさらに含み、 各々の構成レジスタが、CFM状態マシンがその構成レジ
    スタに関する構成に入った場合に送信機入力が接続され
    るべき物理層コントローラの入力を示すよう配置されて
    いる送信機セレクタをさらに含む、請求項４の物理層コ
    ントローラ。
  7. 【請求項７】 各々の構成レジスタがさらに、第１のレ
    ベルにセットされた場合にチャンネル出力をイネーブル
    し、第２のレベルにセットされた場合にチャンネル出力
    をディスエーブルするよう配置された、プログラム可能
    なチャンネルイネーブルビットを含む、請求項４の物理
    層コントローラ。
  8. 【請求項８】 複数のレジスタがユーザにより選択的に
    読み取り及び書き込み可能な制御レジスタをさらに含
    み、制御レジスタが、ジョイン構成レジスタが所望とす
    る全二重接続又は所望とする単方向接続の少なくとも一
    方をサポートするのに適切な値を含んでいるか否かを示
    すようにユーザがプログラム可能な接続許容インジケー
    タを含む、請求項１の物理層コントローラ。
  9. 【請求項９】 PCM状態マシンを含むと共に実質的にFDD
    Iプロトコルに従って接続管理シーケンスを実行可能な
    物理接続管理エンタティをさらに含み、物理接続管理エ
    ンタティが、構成管理エンタティがジョイン構成に入る
    ことをPCM状態マシンが欲した場合に構成管理エンタテ
    ィに対してCJ Joinフラグを送信し、 複数のレジスタがさらに、物理接続管理エンタティが行
    うことを欲する接続型式を示す接続モードインジケータ
    を含むPCM状態レジスタを含み、 物理接続管理エンタティがCJ Joinフラグを立てた場
    合、接続モードインジケータにより示された所望の接続
    型式が現在ジョイン構成レジスタ内にある値によってサ
    ポートされていることを接続許容インジケータが示した
    場合にのみ構成管理エンタティがジョイン構成に入る、
    請求項８の物理層コントローラ。
  10. 【請求項１０】 接続許容インジケータが、ジョイン構
    成レジスタ内の値が所望の全二重構成をサポートするの
    に適切か否かを示す第１のビットと、ジョイン構成レジ
    スタ内の値が所望の単方向構成をサポートするのに適切
    か否かを示す第２のビットを含む、請求項９の物理層コ
    ントローラ。
  11. 【請求項１１】 複数のレジスタがさらに、ユーザが選
    択的に読み取り及び書き込み可能な制御レジスタを含
    み、制御レジスタがユーザによりプログラム可能な無効
    ジョイン構成ビットを含み、無効ジョイン構成ビットが
    第１のレベルにセットされた場合にジョイン構成レジス
    タ内の値を繰り返し使用することが可能であり、無効ジ
    ョイン構成ビットが第２のレベルにセットされた場合に
    ジョイン構成レジスタ内の値は１回しか使用できず、以
    前に接続を確立すべくジョイン構成レジスタ内の値が使
    用された後に接続管理エンタティがジョイン構成を確立
    するよう求められた場合にジョイン構成が保持される、
    請求項１の物理層コントローラ。
  12. 【請求項１２】 カレント構成レジスタが、ヌル構成レ
    ジスタ、ジョイン構成レジスタ、ループ構成レジスタ、
    及び外部ソフトウェアからだけロード可能なように配置
    されている、請求項３の物理層コントローラ。
  13. 【請求項１３】 ヌル構成レジスタ、ジョイン構成レジ
    スタ、及びループ構成レジスタの使用が、全ての標準FD
    DI接続に必要とされる全てのCFM構成をソフトウェアの
    介在なしに可能にする、請求項１の物理層コントロー
    ラ。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5875210A (en) * 1993-06-24 1999-02-23 National Semiconductor Corporation Method and apparatus for repeating data
US5566203A (en) * 1993-06-24 1996-10-15 National Semiconductor Corp. Intelligent repeater functionality
US5442628A (en) * 1993-11-15 1995-08-15 Motorola, Inc. Local area network data processing system containing a quad elastic buffer and layer management (ELM) integrated circuit and method of switching
US5481674A (en) * 1994-06-20 1996-01-02 Mahavadi; Manohar R. Method and apparatus mapping the physical topology of EDDI networks
US5528594A (en) * 1994-12-22 1996-06-18 International Business Machines Corporation Method and system for implementing sub-tokens on a token ring network
US5809249A (en) * 1995-09-27 1998-09-15 Texas Instruments Incorporated System having at least one auto-negotiation enabled physical media dependent (PMD) interface device operable to perform auto-negotiation with remote link partner on behalf of all PMD
KR100364674B1 (ko) * 1996-02-13 2003-03-04 엘지전자 주식회사 동기신호 에러 보상장치
CA2329950C (en) * 1998-04-30 2004-11-02 Emulex Corporation Loop network hub using loop initialization insertion
US7274674B2 (en) 1998-05-01 2007-09-25 Emulex Design & Manufacturing Corporation Loop network hub using loop initialization insertion
KR100317991B1 (ko) * 2000-01-25 2001-12-22 오길록 기가비트 이더넷 기반 라우터에서의 병렬처리형 3계층패킷 포워딩 처리 방법 및 장치
US7620678B1 (en) * 2002-06-12 2009-11-17 Nvidia Corporation Method and system for reducing the time-to-market concerns for embedded system design
EP1576468A3 (en) * 2002-12-18 2005-09-28 Koninklijke Philips Electronics N.V. Encapsulated hardware configuration/control
US9100210B2 (en) * 2011-11-15 2015-08-04 Rockwell Automation Technologies, Inc. Redundant gateway system for device level ring networks

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4703486A (en) * 1984-12-18 1987-10-27 Advanced Micro Devices, Inc. Communication data encoder/decoder component system architecture
US4979167A (en) * 1988-12-02 1990-12-18 Advanced Micro Devices, Inc. Methods and apparatus for performing restricted token operations on an FDDI network
US5185863A (en) * 1989-12-01 1993-02-09 National Semiconductor Corporation Byte-wide elasticity buffer
US5182747A (en) * 1990-06-26 1993-01-26 International Business Machines Corporation Method for controlling the insertion of stations into fddi network
US5161193A (en) * 1990-06-29 1992-11-03 Digital Equipment Corporation Pipelined cryptography processor and method for its use in communication networks
US5243596A (en) * 1992-03-18 1993-09-07 Fischer & Porter Company Network architecture suitable for multicasting and resource locking
JP3110147B2 (ja) * 1992-04-21 2000-11-20 株式会社東芝 Ｆｄｄｉコネクション時間監視方式

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