JPH06314086A - 表示制御システム - Google Patents

Abstract

(57)【要約】 【目的】高解像度グラフィクス表示を低速カラーパレッ
トテーブルによって実現する。 【構成】２つのカラーパレットテーブル２１，２２が設
けられており、それらカラーパレットテーブル２１，２
２にはシリアライザ２０から２ピクセル分のピクセルデ
ータが同時に入力される。一方のピクセルデータはカラ
ーパレットテーブル２１によってカラービデオデータに
色変換され、他方のピクセルデータはカラーパレットテ
ーブル２２によってカラービデオデータに色変換され
る。このため、第１および第２のカラーパレットテーブ
ル２１，２２を例えば５５ＭＨｚ程度の動作速度で並行
動作させることにより、１１０ＭＨｚ程度の色変換速度
を実現することができる。したがって、高解像度グラフ
ィクス表示を消費電力の小さい低速カラーパレットテー
ブルによって実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は表示制御システムに関
し、特にパーソナルコンピュータやワークステーション
等のコンピュータに使用される表示制御システムに関す
る。

【０００２】

【従来の技術】一般に、パーソナルコンピュータ等のコ
ンピュータシステムの表示装置としては、液晶ディスプ
レイやプラズマディスプレイのようなフラットパネルタ
イプのディスプイ、あるいはＣＲＴディスプイが使用さ
れている。

【０００３】現在、これらディスプレイの表示制御の多
くは、ＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒ
ａｙ）、あるいはＸＧＡ（Ｅｘｔｅｎｄｅｄ Ｇｒａｐ
ｈｉｃｓ Ａｒｒａｙ）仕様の表示制御システムを用い
て行われている。

【０００４】ＶＧＡにおいては、６４０×４８０画素、
１６色同時表示というモード等が用意されている。ま
た、ＸＧＡにおいては、１０２４×７６８画素、２５６
色同時表示というさらに高解像度のモードが用意されて
いる。このため、ＸＧＡは、ＤＴＰ（Ｄｅｓｋ Ｔｏｐ
Ｐａｂｌｉｓｈｉｎｇ）のような高彩度画面を用いた
高度な運用を初め、ウインド表示を多用するグラフィカ
ル・ユーザ・インターフェースに必要な性能も十分に提
供することができる。

【０００５】近年、半導体技術の進歩により、ＸＧＡの
表示制御システムの１チップ化が図られており、画像メ
モリを除くほとんどすべてのユニットを１個のゲートア
レイに内蔵したディスプレイコントローラが各種開発さ
れている。

【０００６】このような１チップ化は、表示制御システ
ム、あるいはコンピュータシステムのコスト低減に大き
く貢献することができる。さらに、最近では、ＸＧＡよ
りもさらに高解像度の１２８０×１０２４画素の表示を
行うＳＸＧＡ（Ｓｕｐｅｒ Ｅｘｔｅｎｄｅｄ Ｇｒａ
ｐｈｉｃｓ Ａｒｒａｙ）仕様の表示制御システムが開
発されている。この１２８０×１０２４画素の高解像度
グラフィクス表示を例えばノンインターレース方式で行
う場合には、表示制御システムを１１０ＭＨｚ程度で高
速動作させることが必要となる。

【０００７】この１１０ＭＨｚの動作速度を実現するた
めには、高速のカラーパレットテーブルを使用すること
が必要になる。しかしながら、このような高速のカラー
パレットテーブルは消費電力が大きいため、１チップの
表示コントローラに内蔵することは困難である。

【０００８】そこで、従来では、表示コントローラの外
部に高速カラーパレットテーブルを設けるという手法が
採用されている。しかしながら、１個の独立したＬＳＩ
として実現されている高速カラーパレットテーブルはそ
れ自体非常に高価格である。また、画像メモリと高速カ
ラーパレットテーブルが外付けとなるので、表示制御シ
ステム全体の部品点数も増大されることになり、表示制
御システムのコストアップが引き起こされる。

【０００９】

【発明が解決しようとする課題】従来では、高解像度グ
ラフィクス表示を行うためにはカラーパレットテーブル
を高速動作させることが必要であり、その高速カラーパ
レットテーブルを設けることによって表示制御システム
のコストアップが引き起こされる欠点があった。

【００１０】この発明はこのような点に鑑みてなされた
ものであり、高解像度グラフィクス表示を低速のカラー
パレットテーブルによって実現できるようにし、廉価で
かつ１チップ化に適した構成の表示制御システムを提供
することを目的とする。

【００１１】

【課題を解決するための手段および作用】この発明によ
る表示制御システムは、ディスプレイに表示するための
画像データを記憶する画像メモリと、この画像メモリか
ら画像データを読み出す手段と、第１および第２のポー
トを有し、前記画像メモリから読み出された画像データ
を２ピクセル単位で切り出してその一方のピクセルデー
タを前記第１ポートから出力し、他方のピクセルデータ
を前記第２ポートから出力するピクセル切り出し手段
と、複数のカラ−ビデオデータを保持し、前記ピクセル
切り出し手段の第１ポートから出力される前記一方のピ
クセルデータがインデックスとして入力されその入力ピ
クセルデータの値に対応するカラ−ビデオデータを出力
する第１のカラーパレットテーブルと、複数のカラ−ビ
デオデータを保持し、前記ピクセル切り出し手段の第２
ポートから出力される前記他方のピクセルデータがイン
デックスとして入力されその入力ピクセルデータの値に
対応するカラ−ビデオデータを出力する第２のカラーパ
レットテーブルと、前記第１および第２のカラーパレッ
トテーブルから出力されるカラ−ビデオデータを交互に
選択して前記ディスプレイに供給する手段とを具備する
ことを特徴とする。

【００１２】この表示制御システムにおいては、２つの
カラーパレットテーブルが設けられており、それらカラ
ーパレットテーブルにはピクセル切り出し手段から２ピ
クセル分のピクセルデータが同時に入力される。一方の
ピクセルデータは第１のカラーパレットテーブルによっ
てカラービデオデータに変換され、他方のピクセルデー
タは第２のカラーパレットテーブルによってカラービデ
オデータに変換される。これにより、一度に２ピクセル
分の色変換処理を行うことができる。

【００１３】このため、第１および第２のカラーパレッ
トテーブルを例えば５５ＭＨｚ程度の動作速度で動作さ
せることにより、１１０ＭＨｚ程度の色変換速度を実現
することができる。したがって、高解像度グラフィクス
表示を消費電力の小さい低速カラーパレットテーブルに
よって実現できるようになり、廉価でかつ１チップ化に
適した構成の表示制御システムを提供することが可能に
なる。

【００１４】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１にはこの発明の一実施例に係わる表示制御
システムの全体の構成が示されている。この表示制御シ
ステム４は、ＶＧＡ、ＸＧＡ、およびＳＸＧＡ等の仕様
をサポートする表示制御システムであり、パーソナルポ
ータブルコンピュータのシステムバス３に接続される。
この表示制御システム４は、ラップトップタイプまたは
ノートブックタイプのポータブルコンピュータ本体に標
準装備されるフラットパネルディスプレイ４０およびオ
プション接続されるカラーＣＲＴディスプレイ５０双方
に対する表示制御を行なう。

【００１５】表示制御システム４には、ディスプレイコ
ントローラ１０、およびデュアルポート画像メモリ（Ｖ
ＲＡＭ）３０が設けられている。これらディスプレイコ
ントローラ１０、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０は、図示しない回路基板上に搭載されている。

【００１６】ディスプレイコントローラ１０はゲートア
レイによって実現されるＬＳＩであり、この表示制御シ
ステム４の主要部を成す。このディスプレイコントロー
ラ１０は、ホストＣＰＵ１からの指示に従い、デュアル
ポート画像メモリ（ＶＲＡＭ）３０を利用して、フラッ
トパネルディスプレイ４０およびカラーＣＲＴディスプ
レイ５０に対する表示制御を実行する。また、このディ
スプレイコントローラ１０は、バスマスタとして機能
し、コンピュータのシステムメモリ２を直接アクセスす
ることができる。

【００１７】デュアルポート画像メモリ（ＶＲＡＭ）３
０は、シリアルアクセスに使用されるシリアルポート
（シリアルＤＡＴＡ）とランダムアクセスのためのパラ
レルポート（ＤＡＴＡ）を備えている。シリアルポート
（シリアルＤＡＴＡ）は表示画面リフレッシュのための
データ読み出しに使用され、またパラレルポート（ＤＡ
ＴＡ）は画像データの更新に使用される。このデュアル
ポート画像メモリ（ＶＲＡＭ）３０は、複数のデュアル
ポートＶＲＡＭから構成されており、１Ｍバイト乃至４
Ｍバイトの記憶容量を有している。このデュアルポート
画像メモリ（ＶＲＡＭ）３０はフレームバッファとして
使用され、フラットパネルディスプレイ４０またはカラ
ーＣＲＴディスプレイ５０に表示するための画像データ
が描画される。

【００１８】この場合、ＸＧＡ．またはＳＸＧＡ仕様に
適合したアプリケーションプログラム等で作成された描
画データは、パックドピクセル方式によってデュアルポ
ート画像メモリ（ＶＲＡＭ）３０に格納される。このパ
ックドピクセル方式は、メモリ上の連続する複数のビッ
トで１画素を表す色情報マッピング形式であり、例え
ば、１画素を１，２，４，８，１６，２４，３２ビット
で表す方式が採用されている。一方、ＶＧＡ仕様の描画
データは、ＶＧＡ仕様に適合したアプリケーションプロ
グラム等で作成されるものであり、メモリプレーン方式
によってデュアルポート画像メモリ（ＶＲＡＭ）３０に
描画される。このメモリプレーン方式は、メモリ領域を
同一アドレスで指定される複数のプレーンに分割し、こ
れらプレーンに各画素の色情報を割り当てる方式であ
る。例えば、４プレーンを持つ場合には、１画素は、各
プレーン毎に１ビットづつの合計４ビットのデータによ
って表現される。

【００１９】ディスプレイコントローラ１０は、レジス
タ制御回路１１、システムバスインターフェース１２、
描画用のコプロセッサ１３、メモリ制御回路１４、ＣＲ
Ｔコントローラ（ＣＲＴＣ）１６、シリアルポート制御
回路１８、スプライトメモリ１９、シリアライザ２０、
カラーパレットテーブル２１，２２、カラービデオマル
チプレクサ２３、スプライトカラーレジスタ２５、ＣＲ
Ｔビデオマルチプレクサ２６、スプライト制御回路２
７、フラットパネルエミュレーション回路２８、および
ＤＡＣ（Ｄ／Ａコンバータ）３５から構成されている。

【００２０】レジスタ制御回路１１は、システムバスイ
ンターフェース１２を介してシステムバス３からのアド
レスおよびデータを受けとり、アドレスのデコード、お
よびそのデコード結果によって指定される各種レジスタ
に対するリード／ライト制御を行なう。システムバスイ
ンターフェース１２は、システムバス３を介してホスト
ＣＰＵ１とのインターフェース制御を行なうものであ
り、ＩＳＡ、ＥＩＳＡ、マイクロチャネル、ローカルバ
ス等の各種仕様に適合したバスインターフェースをサポ
ートする。

【００２１】描画用コプロセッサ１３はグラフィックア
クセラレータであり、ＣＰＵ１からの指示に応答して、
デュアルポート画像メモリ（ＶＲＡＭ）３０中の描画デ
ータに対してさまざまな描画機能を提供する。この描画
用コプロセッサ１３は、ＢＩＴＢＩＬＴ等の画素のブロ
ック転送、線描画、領域の塗りつぶし、画素間の論理／
算術演算、画面の切り出し、マップのマスク、Ｘ−Ｙ座
標でのアドレッシング、ページングによるメモリ管理機
能等を有している。この描画用コプロセッサ１３には、
ＶＧＡ／ＸＧＡ（ＳＸＧＡ）互換のデータ演算回路１３
１、２次元アドレス発生回路１３１、およびページング
ユニット１３３が設けられている。

【００２２】データ演算回路１３１は、シフト、論理算
術演算、ビットマスク、カラー比較等のデータ演算を行
なうものであり、またＶＧＡ互換のＢＩＴＢＬＴ機能も
有している。２次元アドレス発生回路１３１は、矩形領
域アクセス等のためのＸ−Ｙの２次元アドレスを発生す
る。また、２次元アドレス発生回路１３１は、領域チェ
ックや、セグメンテーション等を利用したリニアアドレ
ス（実メモリアドレス）への変換処理も行なう。ページ
ングユニット１３３は、ＣＰＵ１と同じ仮想記憶機構を
サポートするためのものであり、ページング有効時には
２次元アドレス発生回路１３１が作ったリニアアドレス
をページングによって実アドレスに変換する。また、ペ
ージング無効時にはリニアアドレスがそのまま実アドレ
スとなる。このページングユニット１３３は、ページン
グのためにＴＬＢを備えている。

【００２３】メモリ制御回路１４はデュアルポート画像
メモリ（ＶＲＡＭ）３０をアクセス制御するためのもの
であり、ＣＰＵ１または描画用コプロセッサ１３からの
画像データのリード／ライト要求に従ってデュアルポー
ト画像メモリ（ＶＲＡＭ）３０のパラレルポートのアク
セス制御を行なうと共に、ＣＲＴＣ１６からの表示位置
アドレスに従ってデュアルポート画像メモリ（ＶＲＡ
Ｍ）３０のシリアルポートからのデータ読み出し制御を
行う。この場合、メモリ制御回路１４によるデュアルポ
ート画像メモリ（ＶＲＡＭ）３０のアクセスは、シング
ルアクセスモ−ド（ノーマルモード）、またはＶＲＡＭ
のページモードによって行われる。

【００２４】さらに、このメモリ制御回路１４には、フ
レームバッファキャッシュ１４１が内蔵されている。こ
のフレームバッファキャッシュ１４１は、ＣＰＵ１や描
画用コプロセッサ１３による画像データのリード／ライ
トを高速にするために利用される。ＣＰＵ１や描画用コ
プロセッサ１３によってリード要求された画像データが
フレームバッファキャッシュ１４１に存在する場合は、
そのフレームバッファキャッシュ１４１から画像データ
が読み出されてＣＰＵ１または描画用コプロセッサ１３
に転送される。この場合、デュアルポート画像メモリ
（ＶＲＡＭ）３０のパラレルポートを介したリードアク
セスは行われない。

【００２５】ＣＲＴコントローラ１６は、ＸＧＡ仕様に
合った解像度（例えば、１０２４×７６８ドット）、ま
たはＳＸＧＡ仕様に合った高解像度（例えば、１２８０
×１０２４ドット）でフラットパネルディスプレイ４０
またはＣＲＴディスプレイ５０に画面表示を行うための
各種表示タイミング信号（水平同期信号、垂直同期信号
等）と、ＶＧＡ仕様に合った中解像度（例えば、６４０
×４６０ドット）でフラットパネルディスプレイ４０ま
たはＣＲＴディスプレイ５０に画面表示を行うための各
種表示タイミング信号（水平同期信号、垂直同期信号
等）を選択的に発生する。また、このＣＲＴコントロー
ラ１６は、デュアルポート画像メモリ（ＶＲＡＭ）３０
のシリアルポート（シリアルＤＡＴＡ）から画面表示す
べき画像データを読み出すための表示アドレスを発生
し、メモリ制御回路１４に供給する。

【００２６】シリアルポート制御回路１８、スプライト
メモリ１９、シリアライザ２０、カラーパレットテーブ
ル２１，２２、カラービデオマルチプレクサ２３、スプ
ライトカラーレジスタ２５、ＣＲＴビデオマルチプレク
サ２６、スプライト制御回路２７、フラットパネルエミ
ュレーション回路２８、およびＤＡＣ（Ｄ／Ａコンバー
タ）３５は、デュアルポート画像メモリ（ＶＲＡＭ）３
０の画像データをフラットパネルディスプレイ４０また
はＣＲＴディスプレイ５０に表示するための表示回路を
構成する。

【００２７】シリアルポート制御回路１８は、デュアル
ポート画像メモリ（ＶＲＡＭ）３０のシリアルデータポ
ートからのデータ読み出しタイミングを制御するための
クロックＳＣＫ、出力イネーブル信号ＳＯＥを発生す
る。また、メモリ制御回路１８は、スプライトメモリ１
９のアクセス制御と、スプライトの表示タイミング制御
を行なう。スプライトメモリ１９には、グラフィックモ
ードではスプライトデータが書き込まれる。

【００２８】シリアライザ２０は、複数画素分のパラレ
ルなピクセルデータをピクセル単位（シリアル）に切り
出して出力するパラレル／シリアル変換回路であり、グ
ラフィックモードでは、スプライトメモリ１９から読み
出されるスプライトデータをパラレル／シリアル変換す
ると共に、デュアルポート画像メモリ（ＶＲＡＭ）３０
のシリアルポートから読み出される画像データを２ピク
セル単位で切り出し、一方のピクセルデータを第１出力
ポートＤ１から出力し、他方のピクセルデータを第２出
力ポートＤ２から出力する。

【００２９】カラーパレットテーブル２１，２２は、そ
れぞれピクセルデータの色変換を行なうためのものであ
り、カラーパレットテーブル２１はシリアライザ２０の
第１出力ポートＤ１から出力されるピクセルデータをカ
ラービデオデータに変換し、カラーパレットテーブル２
２はシリアライザ２０の第２出力ポートＤ２から出力さ
れるピクセルデータをカラービデオデータに変換する。

【００３０】これらカラーパレットテーブル２１，２２
により、シリアライザ２０から出力されるピクセルデー
タは、Ｒ，Ｇ，Ｂそれぞれ８ビットから構成される合計
２４ビットのカラービデオデータに変換される。

【００３１】また、ＸＧＡやＳＸＧＡのグラフィクスモ
ードにおいては、１画素が１６ビット．２４ビット，３
２ビットから構成されるダイレクトカラモードがあり、
この場合には、そのピクセルデータは、カラーパレット
テーブル２１，２２を介さずに、カラービデオマルチプ
レクサ２３に直接供給される。

【００３２】カラービデオマルチプレクサ２３は、カラ
ーパレットテーブル２１，２２を使用するパレットモー
ドにおいては、カラーパレットテーブル２１からのカラ
ービデオデータとカラーパレットテーブル２２からのカ
ラービデオデータを交互に選択して出力する。一方、ダ
イレクトカラーモードの場合には、シリアライザ２０の
第１出力ポートＤ１からの出力と第２出力ポートＤ２か
らの出力を交互に選択して出力する。

【００３３】スプライトカラーレジスタ２５は、スプラ
イト表示色を指定する。ＣＲＴビデオマルチプレクサ２
６は、ＣＲＴビデオ表示出力を選択するものであり、カ
ラービデオマルチプレクサ２３の出力またはスプライト
カラーレジスタ２５の一方を選択する。スプライト制御
回路２７は、シリアライザ２０によってパラレル／シリ
アル変換されたスプライトデータに従ってＣＲＴビデオ
マルチプレクサ２６を制御し、スプライト表示時のビデ
オ切替え制御を行なう。フラットパネルエミュレーショ
ン回路２８は、ＣＲＴビデオ出力を変換してフラットパ
ネルディスプレイ４０用のフラットビデオデータを生成
する。

【００３４】ＤＡＣ３５は、ＣＲＴビデオマルチプレク
サ２６から出力されるＣＲＴビデオデータをアナログ
Ｒ，Ｇ，Ｂ信号に変換してＣＲＴディスプレイ５０に供
給する。

【００３５】図２には、２つの出力ポータＤ１，Ｄ２を
有するシリアライザ２０の構成の一例が示されている。
このシリアライザ２０は、１クロックで２つのピクセル
データを出力する２ピクセルモードと、１クロックで１
つのピクセルデータを出力する１ピクセルモードを有し
ており、第１および第２のマルチプレクサ２０１，２０
２と、制御回路２０３と、ＡＮＤゲート２０４，２０５
とから構成されている。

【００３６】以下、１ピクセルが８ドットの場合を想定
して、このシリアライザ２０の構成およびパラレル／シ
リアル変換動作を説明する。第１のマルチプレクサ２０
１は、ＶＲＡＭ３０から同時に読み出される３２ビット
つまり４ドット分のピクセルデータＰ０〜Ｐ３を受信
し、２ピクセルモードにおいては受信した４ドット分の
ピクセルデータＰ０〜Ｐ３から偶数ピクセルつまりピク
セルデータＰ０，Ｐ２を切り出して順次出力する。ま
た、１ピクセルモードにおいては、第１のマルチプレク
サ２０１は、受信した４ドット分のピクセルデータＰ０
〜Ｐ３を１ピクセル単位で切り出して順次出力する。

【００３７】第２のマルチプレクサ２０２は、ＶＲＡＭ
３０から同時に読み出される３２ビットつまり４ドット
分のピクセルデータＰ０〜Ｐ３を受信し、２ピクセルモ
ードにおいては受信した４ドット分のピクセルデータＰ
０〜Ｐ３から奇数ピクセルつまりピクセルデータＰ１，
Ｐ３を切り出して順次出力する。また、１ピクセルモー
ドにおいては、その選択動作はディセーブルされる。

【００３８】制御回路２０３は、モード信号およびクロ
ックに応じて第１，第２のマルチプレクサ２０１，２０
２の選択動作を制御する。モード信号は、レジスタ制御
回路１１から出力されるものであり、“１”のモード信
号は２ピクセルモードを示し、“０”のモード信号は１
ピクセルモードを示す。クロックは例えば５５ＭＨｚの
周波数を有しており、このクロックは、例えば、システ
ムクロックに応じてディスプレイコントローラ１０内の
図示しないクロック制御回路によって発生されるもので
ある。

【００３９】制御回路２０３は、“０”のモード信号に
よって１ピクセルモードが指定された時には、図３
（Ａ）に示すように、選択信号Ｓ０〜Ｓ４をクロックに
同期して順番に繰り返し発生する。この場合、第２のマ
ルチプレクサ２０２への選択信号の供給はＡＮＤゲート
２０４，２０５によって禁止されるので、第１のマルチ
プレクサ２０１の選択動作だけが実行される。第１のマ
ルチプレクサ２０１においては、選択信号Ｓ０，Ｓ１，
Ｓ２，Ｓ３に応じてピクセルデータＰ０，Ｐ１，Ｐ２，
Ｐ３が順次出力される。

【００４０】一方、“１”のモード信号によって２ピク
セルモードが指定された時には、制御回路２０３は、図
３（Ｂ）に示すように、選択信号Ｓ０，Ｓ２をクロック
に同期して順番に発生する。この場合、第２のマルチプ
レクサ２０２への選択信号の供給は許可されるので、第
１および第２のマルチプレクサ２０１，２０２双方のの
選択動作が同時実行される。これにより、選択信号Ｓ０
によって第１および第２のマルチプレクサ２０１，２０
２からピクセルデータＰ０，Ｐ１が同時出力され、選択
信号Ｓ２によってピクセルデータＰ２，Ｐ３が同時出力
される。

【００４１】図４には、カラーパレットテーブル２１，
２２それぞれの具体的構成の一例が示されている。図示
のように、カラーパレットテーブル２１，２２は、シリ
アライザ２０の対応する出力ポートＤ１，Ｄ２に接続さ
れており、それぞれ８ビット／ピクセルのピクセルデー
タを２４ビット／ピクセルのカラービデオデータに変換
する。

【００４２】すなわち、カラーパレットテーブル２１
は、アドレスデコーダ２１１と、２５６個のデータエン
トリ２１２から構成されており、各データエントリ２１
２にはＲ，Ｇ，Ｂそれぞれ８ビットから構成される２４
ビットのカラーデータが格納されている。アドレスデコ
ーダ２１１は、カラーパレットテーブル２１に入力され
る８ビットのピクセルデータの値に応じて２５６個のデ
ータエントリ２１２の１つを選択する。選択されたデー
タエントリ２１２の２４ビットのカラーデータは、カラ
ービデオデータとしてカラービデオマルチプレクサ２３
に出力される。

【００４３】同様に、カラーパレットテーブル２２は、
アドレスデコーダ２２１と、２５６個のデータエントリ
２２２から構成されており、各データエントリ２２２に
はＲ，Ｇ，Ｂそれぞれ８ビットから構成される２４ビッ
トのカラーデータが格納されている。アドレスデコーダ
２２１は、カラーパレットテーブル２２に入力される８
ビットのピクセルデータの値に応じて２５６個のデータ
エントリ２２２の１つを選択する。選択されたデータエ
ントリ２２２の２４ビットのカラーデータは、カラービ
デオデータとしてカラービデオマルチプレクサ２３に出
力される。

【００４４】これらカラーパレットテーブル２１，２２
から同時出力されるカラービデオデータは、例えば１１
０ＭＨｚ動作のカラービデオマルチプレクサ２３によっ
て順番に選択される。

【００４５】次に、図５のタイミングチャートを参照し
て、この発明の特徴とする２ピクセルモードにおけるカ
ラ−ビデオデータの生成動作を説明する。まず、画像メ
モリ（ＶＲＡＭ）３０のシリアルポートからは一度に４
ドット分のピクセルデータＰ０〜Ｐ３が読み出され、シ
リアライザ２０に供給される。シリアライザ２０では、
４ドット分のピクセルデータＰ０〜Ｐ３が２ピクセル単
位で順次切り出され、その切り出された一方のピクセル
データＰ０は第１出力ポートＤ１から出力され、他方の
ピクセルデータＰ１は第２出力ポートＤ２から出力され
る。

【００４６】ピクセルデータＰ０は第１のカラーパレッ
トテーブル２１によって色変換され、またピクセルデー
タＰ１は第２のカラーパレットテーブル２２によって色
変換される。ピクセルデータＰ０の色変換後のカラービ
デオデータＶ０およびピクセルデータＰ１の色変換後の
カラービデオデータＶ１は、カラービデオマルチプレク
サ２３に同時入力される。カラービデオマルチプレクサ
２３では、カラービデオデータＶ０，Ｖ１が順番に選択
される。この選択動作は、カラーパレットテーブル２
１，２２の動作速度５５ＭＨｚの２倍の動作速度１１０
ＭＨｚで実行される。

【００４７】以上のように、この実施例においては、２
つのカラーパレットテーブル２１，２２が設けられてお
り、それらカラーパレットテーブル２１，２２にはシリ
アライザ２０から２ピクセル分のピクセルデータＰ０，
Ｐ１が同時に入力される。一方のピクセルデータＰ０は
第１のカラーパレットテーブル２１によってカラービデ
オデータＶ０に変換され、他方のピクセルデータＶ１は
第２のカラーパレットテーブル２２によってカラービデ
オデータＶ１に変換される。これにより、一度に２ピク
セル分の色変換処理を行うことができる。このため、第
１および第２のカラーパレットテーブル２１，２２を例
えば５５ＭＨｚ程度の動作速度で動作させることによ
り、１１０ＭＨｚ程度の色変換速度を実現することがで
きる。したがって、高解像度グラフィクス表示を消費電
力の小さい低速カラーパレットテーブル２１，２２によ
って実現できるようになり、廉価でかつ１チップ化に適
した構成の表示制御システム４を提供することが可能に
なる。

【００４８】

【発明の効果】以上のように、この発明によれば、高解
像度グラフィクス表示を低速のカラーパレットテーブル
によって実現できるようになり、廉価でかつ１チップ化
に適した構成の表示制御システムを提供することが可能
となる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る表示制御システム全
体の構成を示すブロック図。

【図２】図１の表示制御システムに設けられているシリ
アライザの具体的構成の一例を示すブロック図。

【図３】図２のシリアライザの動作を説明するタイミン
グチャート。

【図４】図１の表示制御システムに設けられている２つ
のカラーパレットテーブルそれぞれの構成の一例を示す
ブロック図。

【図５】図４の２つのカラーパレットテーブルを利用し
たピクセルデータの色変換動作を説明するタイミングチ
ャート。

【符号の説明】

１…ＣＰＵ、２…システムメモリ、３…システムバス、
４…表示制御システム、１０…ディスプレイコントロー
ラ、１３…描画コプロセッサ、１４…メモリ制御回路、
１６…ＣＲＴコントローラ、２０…シリアライザ、２１
…第１のカラーパレットテーブル、２２…第２のカラー
パレットテーダル、２３…カラービデオマルチプレク
サ、３０…デュアルポート画像メモリ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ディスプレイに表示するための画像デー
   タを記憶する画像メモリと、 この画像メモリから画像データを読み出す手段と、 第１および第２のポートを有し、前記画像メモリから読
   み出された画像データを２ピクセル単位で切り出してそ
   の一方のピクセルデータを前記第１ポートから出力し、
   他方のピクセルデータを前記第２ポートから出力するピ
   クセル切り出し手段と、 複数のカラ−ビデオデータを保持し、前記ピクセル切り
   出し手段の第１ポートから出力される前記一方のピクセ
   ルデータがインデックスとして入力されその入力ピクセ
   ルデータの値に対応するカラ−ビデオデータを出力する
   第１のカラーパレットテーブルと、 複数のカラ−ビデオデータを保持し、前記ピクセル切り
   出し手段の第２ポートから出力される前記他方のピクセ
   ルデータがインデックスとして入力されその入力ピクセ
   ルデータの値に対応するカラ−ビデオデータを出力する
   第２のカラーパレットテーブルと、 前記第１および第２のカラーパレットテーブルから出力
   されるカラ−ビデオデータを交互に選択して前記ディス
   プレイに供給する手段とを具備することを特徴とする表
   示制御システム。
2. 【請求項２】 前記カラ−ビデオデータを交互に選択し
   てディスプレイに供給する手段は、第１周期数のクロッ
   クに同期して動作するように構成され、 前記第１および第２の色変換手段は、前記第１周期数の
   約１／２の周波数のクロックに同期して動作するように
   構成されていることを特徴とする請求項１記載の表示制
   御システム。