JPH06309237A - 主記憶キー格納方式 - Google Patents
主記憶キー格納方式Info
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- JPH06309237A JPH06309237A JP9737793A JP9737793A JPH06309237A JP H06309237 A JPH06309237 A JP H06309237A JP 9737793 A JP9737793 A JP 9737793A JP 9737793 A JP9737793 A JP 9737793A JP H06309237 A JPH06309237 A JP H06309237A
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- main memory
- key
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- memory key
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Abstract
(57)【要約】
【目的】 主記憶キーを有する情報処理装置において、
キー記憶のためのハードウエア量を削減すること。 【構成】 主記憶キーのうちアクセスキー３１を主記憶
装置（ＭＳ）３内のハードウェアシステム使用領域（Ｈ
ＳＡ）３２に格納し、一方参照・更新テーブル（ＲＣ
Ｔ）２２を記憶制御装置（ＳＣ）２内のキー記憶装置２
１に格納する。アクセスキー３１を参照するアドレス
は、命令プロセッサ（ＩＰ）内のアドレス変換部１５を
用いて、主記憶の絶対アドレスを当該キーを設けている
主記憶装置（ＭＳ）３内のハードウエアシステム使用領
域（ＨＳＡ）３２内のアドレスに変換することによって
得られる。なお、主記憶キー全てをＨＳＡに格納しても
よい。
キー記憶のためのハードウエア量を削減すること。 【構成】 主記憶キーのうちアクセスキー３１を主記憶
装置（ＭＳ）３内のハードウェアシステム使用領域（Ｈ
ＳＡ）３２に格納し、一方参照・更新テーブル（ＲＣ
Ｔ）２２を記憶制御装置（ＳＣ）２内のキー記憶装置２
１に格納する。アクセスキー３１を参照するアドレス
は、命令プロセッサ（ＩＰ）内のアドレス変換部１５を
用いて、主記憶の絶対アドレスを当該キーを設けている
主記憶装置（ＭＳ）３内のハードウエアシステム使用領
域（ＨＳＡ）３２内のアドレスに変換することによって
得られる。なお、主記憶キー全てをＨＳＡに格納しても
よい。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置における
主記憶キー格納方式に関し、特にキー記憶のためのハー
ドウエア量を削減した主記憶キー格納方式に関する。
主記憶キー格納方式に関し、特にキー記憶のためのハー
ドウエア量を削減した主記憶キー格納方式に関する。
【０００２】
【従来の技術】従来の情報処理装置では、主記憶装置の
保護および参照・変更の記録を行うことを目的として、
主記憶装置を、例えば、仮想記憶方式におけるページ等
の特定の大きさの単位に分割し、その分割単位毎に主記
憶キーを設ける方法が広く採用されている。この方法に
おいて、前者の目的である主記憶装置の保護は、主記憶
キー内のアクセスキーをＣＰＵ（中央処理装置）あるい
はチャネルが持っている保護キーと比較し、両者が一致
した場合のみ主記憶装置へのアクセスを許可するという
方法により行っている。
保護および参照・変更の記録を行うことを目的として、
主記憶装置を、例えば、仮想記憶方式におけるページ等
の特定の大きさの単位に分割し、その分割単位毎に主記
憶キーを設ける方法が広く採用されている。この方法に
おいて、前者の目的である主記憶装置の保護は、主記憶
キー内のアクセスキーをＣＰＵ（中央処理装置）あるい
はチャネルが持っている保護キーと比較し、両者が一致
した場合のみ主記憶装置へのアクセスを許可するという
方法により行っている。
【０００３】一方、後者の目的である主記憶の参照・変
更の記録は、仮想記憶方式におけるページリプレース処
理において、リプレースされるページの選択優先順位を
決めるための、また補助記憶装置への書き戻しの必要性
を判断するための情報を保存するために行われるもので
あって、上記主記憶装置の対応する分割単位領域（ペー
ジ）毎に、その領域のデータが参照されたか否か、また
は変更されたか否かを記録しておくものであり、参照さ
れたり変更された場合に、主記憶キー内の参照・変更テ
ーブルのそれぞれの対応するビット位置に“１”をセッ
トすることにより行っている。
更の記録は、仮想記憶方式におけるページリプレース処
理において、リプレースされるページの選択優先順位を
決めるための、また補助記憶装置への書き戻しの必要性
を判断するための情報を保存するために行われるもので
あって、上記主記憶装置の対応する分割単位領域（ペー
ジ）毎に、その領域のデータが参照されたか否か、また
は変更されたか否かを記録しておくものであり、参照さ
れたり変更された場合に、主記憶キー内の参照・変更テ
ーブルのそれぞれの対応するビット位置に“１”をセッ
トすることにより行っている。
【０００４】このような主記憶キーは、従来、主記憶装
置とは別個に設けた専用の記憶装置（以下、このような
専用の記憶装置をキー記憶装置という）に格納する方式
が採用されていた。また、その写しをＴＬＢ（Ｔable
Ｌookaside Ｂuffer:アドレス変換バッファ)等の高速な
バッファに格納しておき、必要な場合ＴＬＢにアクセス
するようにして高速化を図っていた。
置とは別個に設けた専用の記憶装置（以下、このような
専用の記憶装置をキー記憶装置という）に格納する方式
が採用されていた。また、その写しをＴＬＢ（Ｔable
Ｌookaside Ｂuffer:アドレス変換バッファ)等の高速な
バッファに格納しておき、必要な場合ＴＬＢにアクセス
するようにして高速化を図っていた。
【０００５】しかしながら、主記憶キーを設ける分割単
位の大きさを一定にしたまま、上記のように、主記憶キ
ーを専用のキー記憶装置に格納する方法を採用した場合
には、主記憶装置の記憶容量を増加するにつれて、キー
記憶装置の記憶容量も比例して増加させなければならな
いため、大容量の主記憶装置を採用する場合にはキー記
憶装置自体のハードウエア量も増大してしまうという問
題が生じる。
位の大きさを一定にしたまま、上記のように、主記憶キ
ーを専用のキー記憶装置に格納する方法を採用した場合
には、主記憶装置の記憶容量を増加するにつれて、キー
記憶装置の記憶容量も比例して増加させなければならな
いため、大容量の主記憶装置を採用する場合にはキー記
憶装置自体のハードウエア量も増大してしまうという問
題が生じる。
【０００６】この問題を解消するために、主記憶キーを
設ける主記憶装置の分割単位の大きさを、主記憶装置の
記憶容量によって変化させることによってキー記憶のた
めのハードウエア量を低減する方法が考えられた。この
ような方法について、例えば、特開昭６３−２０６８４
４号公報に開示されている。この方法は、例えば２ギガ
バイト（ＧＢ）以内の主記憶のアドレスについては４キ
ロバイト（ＫＢ）単位毎に、また２ＧＢを超える主記憶
のアドレスでは６４ＫＢ単位毎に主記憶キーを設けるよ
うにして、主記憶キーのエントリ数の増加を抑え、キー
記憶のためのハードウエア量を低減させるものである。
設ける主記憶装置の分割単位の大きさを、主記憶装置の
記憶容量によって変化させることによってキー記憶のた
めのハードウエア量を低減する方法が考えられた。この
ような方法について、例えば、特開昭６３−２０６８４
４号公報に開示されている。この方法は、例えば２ギガ
バイト（ＧＢ）以内の主記憶のアドレスについては４キ
ロバイト（ＫＢ）単位毎に、また２ＧＢを超える主記憶
のアドレスでは６４ＫＢ単位毎に主記憶キーを設けるよ
うにして、主記憶キーのエントリ数の増加を抑え、キー
記憶のためのハードウエア量を低減させるものである。
【０００７】
【発明が解決しようとする課題】上述したような、主記
憶キーを設ける主記憶装置の分割単位の大きさを、主記
憶装置の記憶容量によって変化させる方法は、主記憶キ
ーのハードウエア量の低減には効果があるが、分割単位
の大きさが変わるため、ページング動作に制約を与え、
制御が複雑になり、性能低下を招く可能性がある。ま
た、主記憶キーのエントリ数を変化させずにキー記憶の
ためのハードウエア量を低減させる方法についての公知
例は存在しなかった。本発明の目的は、主記憶キーのエ
ントリ数を変化させずにキー記憶のためのハードウエア
量を低減する主記憶キー格納方式を提供することにあ
る。
憶キーを設ける主記憶装置の分割単位の大きさを、主記
憶装置の記憶容量によって変化させる方法は、主記憶キ
ーのハードウエア量の低減には効果があるが、分割単位
の大きさが変わるため、ページング動作に制約を与え、
制御が複雑になり、性能低下を招く可能性がある。ま
た、主記憶キーのエントリ数を変化させずにキー記憶の
ためのハードウエア量を低減させる方法についての公知
例は存在しなかった。本発明の目的は、主記憶キーのエ
ントリ数を変化させずにキー記憶のためのハードウエア
量を低減する主記憶キー格納方式を提供することにあ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、主記憶キーの全部あるいは一部を主記
憶装置内に格納するようにしている。また、主記憶装置
内の主記憶キーの読み出しあるいは書き込み時に、上記
主記憶キーを設けている主記憶装置の絶対アドレスを上
記主記憶キーの主記憶装置内アドレスに変換する手段を
有している。さらに、主記憶キーの一部を主記憶内のハ
ードウェアシステム使用領域（ＨＳＡ）に格納するよう
にしている。
に、本発明では、主記憶キーの全部あるいは一部を主記
憶装置内に格納するようにしている。また、主記憶装置
内の主記憶キーの読み出しあるいは書き込み時に、上記
主記憶キーを設けている主記憶装置の絶対アドレスを上
記主記憶キーの主記憶装置内アドレスに変換する手段を
有している。さらに、主記憶キーの一部を主記憶内のハ
ードウェアシステム使用領域（ＨＳＡ）に格納するよう
にしている。
【０００９】
【作用】本発明によれば、主記憶キーの全部あるいは一
部を主記憶装置内に格納することにより、専用のキー記
憶装置のハードウエア量が低減する。また、主記憶キー
へのアクセスは、上記主記憶キーを設けている主記憶装
置の絶対アドレスを上記主記憶キーの主記憶装置内アド
レスに変換する手段により行う。さらに、主記憶キーの
一部を主記憶装置内のハードウェアシステム使用領域
（ＨＳＡ）に格納することにより、主記憶容量を増加さ
せることなく主記憶キーを格納することが可能となる。
部を主記憶装置内に格納することにより、専用のキー記
憶装置のハードウエア量が低減する。また、主記憶キー
へのアクセスは、上記主記憶キーを設けている主記憶装
置の絶対アドレスを上記主記憶キーの主記憶装置内アド
レスに変換する手段により行う。さらに、主記憶キーの
一部を主記憶装置内のハードウェアシステム使用領域
（ＨＳＡ）に格納することにより、主記憶容量を増加さ
せることなく主記憶キーを格納することが可能となる。
【００１０】
【実施例】以下、本発明の一実施例を図１および図２を
用いて詳細に説明する。本発明は、主記憶装置に主記憶
キー全体を格納する場合と主記憶キーの一部だけを格納
する場合の両方を含むものであるが、ここでは、主記憶
装置に主記憶キーの一部であるアクセスキーを格納する
場合について説明する。また、主記憶装置のいずれの領
域に格納してもよいが、特にハードウエアシステム使用
領域（ＨＳＡ）に格納する場合の実施例を説明する。
用いて詳細に説明する。本発明は、主記憶装置に主記憶
キー全体を格納する場合と主記憶キーの一部だけを格納
する場合の両方を含むものであるが、ここでは、主記憶
装置に主記憶キーの一部であるアクセスキーを格納する
場合について説明する。また、主記憶装置のいずれの領
域に格納してもよいが、特にハードウエアシステム使用
領域（ＨＳＡ）に格納する場合の実施例を説明する。
【００１１】図１は本発明が対象としている情報処理装
置の一例のブロック図である。図１において、１は命令
プロセッサ（ＩＰ）、１１は命令実行部、１２はアドレ
ス変換バッファ（ＴＬＢ）、１３はアクセスキーの写
し、１４は動的アドレス変換（ＤＡＴ）部、１５はアク
セスキーアドレス変換部、２は命令プロセッサ（ＩＰ）
１からのメモリ参照要求を処理する記憶制御装置（Ｓ
Ｃ）、２１はキー記憶装置、２２は参照・更新テーブル
（ＲＣＴ）、３は記憶制御装置（ＳＣ）２からアクセス
される主記憶装置（ＭＳ）、３１はアクセスキー、３２
はハードウエアシステム使用領域（ＨＳＡ）で、命令プ
ロセッサ（ＩＰ）と入出力プロセッサとの通信情報の格
納などに使用する領域、３３はソフトウエア使用領域で
ある。主記憶キーの一部であるアクセスキーは、主記憶
装置中のハードウエアシステム使用領域（ＨＳＡ）に格
納されている。
置の一例のブロック図である。図１において、１は命令
プロセッサ（ＩＰ）、１１は命令実行部、１２はアドレ
ス変換バッファ（ＴＬＢ）、１３はアクセスキーの写
し、１４は動的アドレス変換（ＤＡＴ）部、１５はアク
セスキーアドレス変換部、２は命令プロセッサ（ＩＰ）
１からのメモリ参照要求を処理する記憶制御装置（Ｓ
Ｃ）、２１はキー記憶装置、２２は参照・更新テーブル
（ＲＣＴ）、３は記憶制御装置（ＳＣ）２からアクセス
される主記憶装置（ＭＳ）、３１はアクセスキー、３２
はハードウエアシステム使用領域（ＨＳＡ）で、命令プ
ロセッサ（ＩＰ）と入出力プロセッサとの通信情報の格
納などに使用する領域、３３はソフトウエア使用領域で
ある。主記憶キーの一部であるアクセスキーは、主記憶
装置中のハードウエアシステム使用領域（ＨＳＡ）に格
納されている。
【００１２】本発明の実施例では、主記憶装置の保護お
よび参照・変更の記録を行うために、主記憶装置を４キ
ロバイト（ＫＢ）のページ単位に分割し、それぞれのペ
ージに対して主記憶キーを設け、アクセス制御ビットお
よびフェッチ保護ビットから構成されるアクセスキー３
１を主記憶装置（ＭＳ）３内のハードウェアシステム使
用領域（ＨＳＡ）３２に格納し、一方、参照ビットおよ
び更新ビットから構成される参照・更新テーブル（ＲＣ
Ｔ）２２を記憶制御装置（ＳＣ）２内のキー記憶装置２
１に格納する。
よび参照・変更の記録を行うために、主記憶装置を４キ
ロバイト（ＫＢ）のページ単位に分割し、それぞれのペ
ージに対して主記憶キーを設け、アクセス制御ビットお
よびフェッチ保護ビットから構成されるアクセスキー３
１を主記憶装置（ＭＳ）３内のハードウェアシステム使
用領域（ＨＳＡ）３２に格納し、一方、参照ビットおよ
び更新ビットから構成される参照・更新テーブル（ＲＣ
Ｔ）２２を記憶制御装置（ＳＣ）２内のキー記憶装置２
１に格納する。
【００１３】上記の本実施例において、参照・更新テー
ブル（ＲＣＴ）２２をアクセスキー３１と分離してアク
セスキー３１を格納している主記憶装置（ＭＳ）３とは
別個の記憶装置（キー記憶装置２１）に格納するように
した理由は、参照・更新テーブル（ＲＣＴ）２２に対す
るアクセス頻度の方がアクセスキー３１に対するアクセ
ス頻度より高いことによるものである。このように、ア
クセス頻度の高い参照・更新テーブル２２を主記憶装置
（ＭＳ）３以外の記憶装置に格納しておくことにより、
主記憶装置（ＭＳ）３のビジー率を低減することができ
るとともに、参照・更新テーブル（ＲＣＴ）２２のアク
セスの高速化を図ることができる。また、本実施例で
は、アドレス変換バッファ（ＴＬＢ）１２内に登録され
ているページに対しては、当該ページのアクセスキー３
１の写し１３をＴＬＢ内の対応するエントリ内に持つよ
うにしているので、さらに処理の高速化が可能である。
ブル（ＲＣＴ）２２をアクセスキー３１と分離してアク
セスキー３１を格納している主記憶装置（ＭＳ）３とは
別個の記憶装置（キー記憶装置２１）に格納するように
した理由は、参照・更新テーブル（ＲＣＴ）２２に対す
るアクセス頻度の方がアクセスキー３１に対するアクセ
ス頻度より高いことによるものである。このように、ア
クセス頻度の高い参照・更新テーブル２２を主記憶装置
（ＭＳ）３以外の記憶装置に格納しておくことにより、
主記憶装置（ＭＳ）３のビジー率を低減することができ
るとともに、参照・更新テーブル（ＲＣＴ）２２のアク
セスの高速化を図ることができる。また、本実施例で
は、アドレス変換バッファ（ＴＬＢ）１２内に登録され
ているページに対しては、当該ページのアクセスキー３
１の写し１３をＴＬＢ内の対応するエントリ内に持つよ
うにしているので、さらに処理の高速化が可能である。
【００１４】以下、命令プロセッサ（ＩＰ）１からの主
記憶キー読み出し要求を例にとり、まず最初にアクセス
キー３１の読み出し処理を説明し、次に参照・更新テー
ブル（ＲＣＴ）２２の読み出し処理について順に説明す
る。アクセスキー３１の読み出しにおいて、命令プロセ
ッサ（ＩＰ）１からアクセスされたページの論理アドレ
スがＴＬＢ１２に登録されている場合には、ＴＬＢ１２
からその論理アドレスに対応する絶対アドレスとアクセ
スキーの写し１３を読み出し、命令プロセッサ（ＩＰ）
１内の命令実行部１１へ送出する。
記憶キー読み出し要求を例にとり、まず最初にアクセス
キー３１の読み出し処理を説明し、次に参照・更新テー
ブル（ＲＣＴ）２２の読み出し処理について順に説明す
る。アクセスキー３１の読み出しにおいて、命令プロセ
ッサ（ＩＰ）１からアクセスされたページの論理アドレ
スがＴＬＢ１２に登録されている場合には、ＴＬＢ１２
からその論理アドレスに対応する絶対アドレスとアクセ
スキーの写し１３を読み出し、命令プロセッサ（ＩＰ）
１内の命令実行部１１へ送出する。
【００１５】一方、命令プロセッサ（ＩＰ）１からアク
セスされたページの論理アドレスがＴＬＢ１２に登録さ
れていない場合には、上記論理アドレスは動的アドレス
変換（ＤＡＴ）部１４により絶対アドレスに変換され、
さらにその絶対アドレスはアクセスキーアドレス変換部
１５によりハードウエアシステム使用領域（ＨＳＡ）３
２内のアクセスキー格納アドレスに変換される。このよ
うにして得られたアドレスによって主記憶装置（ＭＳ）
３内のハードウエアシステム使用領域（ＨＳＡ）３２を
アクセスする。主記憶装置（ＭＳ）３内のハードウエア
システム使用領域（ＨＳＡ）３２から読み出されたアク
セスキー３１は、命令実行部１１へ送られるとともに、
ＴＬＢ１２にも送られ、対応するエントリに登録され
る。このように、一度アクセスされたアクセスキー３１
はＴＬＢ１２に格納されているので、それ以後のアクセ
スに対して高速化が図れる。以上のようにして命令実行
部１１に送られたアクセスキー３１は、命令プロセッサ
（ＩＰ）１内の保護キー（図示せず）と比較され、その
結果によって主記憶装置へのアクセス許可／禁止などが
制御され、記憶保護が達成される。
セスされたページの論理アドレスがＴＬＢ１２に登録さ
れていない場合には、上記論理アドレスは動的アドレス
変換（ＤＡＴ）部１４により絶対アドレスに変換され、
さらにその絶対アドレスはアクセスキーアドレス変換部
１５によりハードウエアシステム使用領域（ＨＳＡ）３
２内のアクセスキー格納アドレスに変換される。このよ
うにして得られたアドレスによって主記憶装置（ＭＳ）
３内のハードウエアシステム使用領域（ＨＳＡ）３２を
アクセスする。主記憶装置（ＭＳ）３内のハードウエア
システム使用領域（ＨＳＡ）３２から読み出されたアク
セスキー３１は、命令実行部１１へ送られるとともに、
ＴＬＢ１２にも送られ、対応するエントリに登録され
る。このように、一度アクセスされたアクセスキー３１
はＴＬＢ１２に格納されているので、それ以後のアクセ
スに対して高速化が図れる。以上のようにして命令実行
部１１に送られたアクセスキー３１は、命令プロセッサ
（ＩＰ）１内の保護キー（図示せず）と比較され、その
結果によって主記憶装置へのアクセス許可／禁止などが
制御され、記憶保護が達成される。
【００１６】また、参照・更新テーブル（ＲＣＴ）２２
の読み出しにおいては、当該ページの絶対アドレスに基
づいて、記憶制御装置（ＳＣ）２内のキー記憶装置２１
の参照・更新テーブル（ＲＣＴ）２２を読み出し、その
情報を命令実行部１１へ送る。命令実行部１１は、送ら
れてきた参照・更新情報に基づいてリプレースを実行す
る。以上は主記憶キーの読み出し処理の説明であるが、
書き込み処理の場合も書き込み対象のページがＴＬＢに
登録されている場合に該ＴＬＢエントリをパージする処
理を行う以外は基本的には上記読み出し処理と同様の処
理である。
の読み出しにおいては、当該ページの絶対アドレスに基
づいて、記憶制御装置（ＳＣ）２内のキー記憶装置２１
の参照・更新テーブル（ＲＣＴ）２２を読み出し、その
情報を命令実行部１１へ送る。命令実行部１１は、送ら
れてきた参照・更新情報に基づいてリプレースを実行す
る。以上は主記憶キーの読み出し処理の説明であるが、
書き込み処理の場合も書き込み対象のページがＴＬＢに
登録されている場合に該ＴＬＢエントリをパージする処
理を行う以外は基本的には上記読み出し処理と同様の処
理である。
【００１７】次に、上記の絶対アドレスをハードウエア
システム使用領域（ＨＳＡ）内のアクセスキー格納アド
レスに変換するアクセスキーアドレス変換部１５の動作
について説明する。図２は、図１のアクセスキーアドレ
ス変換部１５におけるアドレス変換を説明するための図
である。図１のＴＬＢ１２、または動的アドレス変換
（ＤＡＴ）部１４から送られる主記憶装置の絶対アドレ
ス５０は、ビット＃０〜ビット＃３０からなる３１ビッ
トで構成され、最大２ＧＢまでの主記憶装置のアドレッ
シングが可能である。この場合、＃０〜ビット＃１８が
ページアドレスに対応し、ビット＃１９〜ビット＃３０
がページ内アドレスに対応している。
システム使用領域（ＨＳＡ）内のアクセスキー格納アド
レスに変換するアクセスキーアドレス変換部１５の動作
について説明する。図２は、図１のアクセスキーアドレ
ス変換部１５におけるアドレス変換を説明するための図
である。図１のＴＬＢ１２、または動的アドレス変換
（ＤＡＴ）部１４から送られる主記憶装置の絶対アドレ
ス５０は、ビット＃０〜ビット＃３０からなる３１ビッ
トで構成され、最大２ＧＢまでの主記憶装置のアドレッ
シングが可能である。この場合、＃０〜ビット＃１８が
ページアドレスに対応し、ビット＃１９〜ビット＃３０
がページ内アドレスに対応している。
【００１８】まず、主記憶装置の４ＫＢのページ単位に
設けられるアクセスキーのアドレスを連続化するため
に、絶対アドレス５０内のビット＃０〜ビット＃１８を
シフトさせるとともに上位ビットに“０”を付加し、ペ
ージアドレス６０を得る。次に、得られたページアドレ
ス６０にあらかじめ定められたハードウエアシステム使
用領域（ＨＳＡ）内のアクセスキーの先頭アドレス７０
を加えることにより、所望のアクセスキーアドレス８０
を得ることができる。
設けられるアクセスキーのアドレスを連続化するため
に、絶対アドレス５０内のビット＃０〜ビット＃１８を
シフトさせるとともに上位ビットに“０”を付加し、ペ
ージアドレス６０を得る。次に、得られたページアドレ
ス６０にあらかじめ定められたハードウエアシステム使
用領域（ＨＳＡ）内のアクセスキーの先頭アドレス７０
を加えることにより、所望のアクセスキーアドレス８０
を得ることができる。
【００１９】以上の実施例では、命令プロセッサ（Ｉ
Ｐ）が１台のユニプロセッサ構成における処理を説明し
たが、複数の命令プロセッサ（ＩＰ）が記憶制御装置
（ＳＣ）に接続されるマルチプロセッサ構成の場合にも
本発明を実施することができることは明らかである。
Ｐ）が１台のユニプロセッサ構成における処理を説明し
たが、複数の命令プロセッサ（ＩＰ）が記憶制御装置
（ＳＣ）に接続されるマルチプロセッサ構成の場合にも
本発明を実施することができることは明らかである。
【００２０】さらに、以上の実施例では、主記憶キーの
うちアクセスキー３１を主記憶装置（ＭＳ）３のハード
ウエアシステム使用領域（ＨＳＡ）３２内に、参照・更
新テーブル（ＲＣＴ）２２を専用の記憶装置内に格納す
る場合について示したが、主記憶キー全体（アクセスキ
ー３１および参照・更新テーブル（ＲＣＴ）２２）を主
記憶装置（ＭＳ）３のハードウエアシステム使用領域
（ＨＳＡ）３２内に格納しておくようにすれば、専用の
キー記憶装置を持たなくてもよく、また、主記憶装置の
ソフトウエア使用領域を使用しないのでハードウエア量
の削減が可能である。
うちアクセスキー３１を主記憶装置（ＭＳ）３のハード
ウエアシステム使用領域（ＨＳＡ）３２内に、参照・更
新テーブル（ＲＣＴ）２２を専用の記憶装置内に格納す
る場合について示したが、主記憶キー全体（アクセスキ
ー３１および参照・更新テーブル（ＲＣＴ）２２）を主
記憶装置（ＭＳ）３のハードウエアシステム使用領域
（ＨＳＡ）３２内に格納しておくようにすれば、専用の
キー記憶装置を持たなくてもよく、また、主記憶装置の
ソフトウエア使用領域を使用しないのでハードウエア量
の削減が可能である。
【００２１】さらに、アクセスキー３１と参照・更新テ
ーブル（ＲＣＴ）２２を主記憶装置とは別途設けた記憶
手段に格納するようにしても本発明を実施することがで
きる。例えば、比較的低速のアクセスが許容されるアク
セスキー３１を低速の記憶装置内に格納し、一方アクセ
ス頻度が高く高速のアクセスが要求される参照・更新テ
ーブル（ＲＣＴ）２２を高速の記憶装置内に格納すると
いうように、それぞれ速度の異なる記憶手段に格納する
ようにしても性能を確保しつつコストの低減を図ること
ができる。また、アクセスキー３１の格納用に主記憶装
置以外の記憶装置を設け、絶対アドレス（ページアドレ
ス部）により直接アクセスできるようにしておくことに
より、絶対アドレスをハードウエアシステム使用領域
（ＨＳＡ）内のアクセスキー格納アドレスに変換するア
クセスキーアドレス変換部１５が不要になる。
ーブル（ＲＣＴ）２２を主記憶装置とは別途設けた記憶
手段に格納するようにしても本発明を実施することがで
きる。例えば、比較的低速のアクセスが許容されるアク
セスキー３１を低速の記憶装置内に格納し、一方アクセ
ス頻度が高く高速のアクセスが要求される参照・更新テ
ーブル（ＲＣＴ）２２を高速の記憶装置内に格納すると
いうように、それぞれ速度の異なる記憶手段に格納する
ようにしても性能を確保しつつコストの低減を図ること
ができる。また、アクセスキー３１の格納用に主記憶装
置以外の記憶装置を設け、絶対アドレス（ページアドレ
ス部）により直接アクセスできるようにしておくことに
より、絶対アドレスをハードウエアシステム使用領域
（ＨＳＡ）内のアクセスキー格納アドレスに変換するア
クセスキーアドレス変換部１５が不要になる。
【００２２】
【発明の効果】本発明によれば、主記憶キーの全部ある
いは一部を主記憶装置内に格納することにより、キー記
憶のためのハードウエア量を低減することができる。ま
た、主記憶キーを主記憶装置（ＭＳ）内のハードウエア
システム使用領域（ＨＳＡ）に格納することにより、主
記憶装置（ＭＳ）の容量を増加させることなく主記憶キ
ーを格納することが可能となる。さらに、主記憶キーを
構成する２つの機能をそれぞれアクセス時間の異なる記
憶手段に格納することにより、性能を確保しつつコスト
の削減を図ることができる。本願発明は、以上の効果を
有しているため、大容量の主記憶装置を有する情報処理
装置に適用した場合に特に有効である。
いは一部を主記憶装置内に格納することにより、キー記
憶のためのハードウエア量を低減することができる。ま
た、主記憶キーを主記憶装置（ＭＳ）内のハードウエア
システム使用領域（ＨＳＡ）に格納することにより、主
記憶装置（ＭＳ）の容量を増加させることなく主記憶キ
ーを格納することが可能となる。さらに、主記憶キーを
構成する２つの機能をそれぞれアクセス時間の異なる記
憶手段に格納することにより、性能を確保しつつコスト
の削減を図ることができる。本願発明は、以上の効果を
有しているため、大容量の主記憶装置を有する情報処理
装置に適用した場合に特に有効である。
【図１】本発明を適用した情報処理装置の一実施例のブ
ロック図である。
ロック図である。
【図２】本発明の一実施例におけるアクセスキーアドレ
ス変換部の詳細図である。
ス変換部の詳細図である。
１ 命令プロセッサ（ＩＰ） ２ 記憶制御装置（ＳＣ） ３ 主記憶装置（ＭＳ） １１ 命令実行部 １２ アドレス変換バッファ（ＴＬＢ） １３ アクセスキーの写し １４ 動的アドレス変換（ＤＡＴ）部 １５ アクセスキーアドレス変換部 ２１ キー記憶装置 ２２ 参照・更新テーブル（ＲＣＴ） ３１ アクセスキー ３２ ハードウェアシステム使用領域（ＨＳＡ） ５０ 絶対アドレス ６０ ページアドレス ７０ ハードウエアシステム使用領域（ＨＳＡ）内アク
セスキー先頭アドレス ８０ アクセスキーアドレス
セスキー先頭アドレス ８０ アクセスキーアドレス
Claims (4)
- 【請求項１】 主記憶装置の保護および参照・変更の記
録を行うために特定の主記憶単位毎に設けられる主記憶
キーを有する情報処理装置において、上記主記憶キーの
全部または一部を主記憶装置内に格納することを特徴と
する主記憶キー格納方式。 - 【請求項２】 請求項１記載の主記憶キー格納方式にお
いて、上記主記憶装置内の主記憶キーにアクセスする際
に、上記主記憶キーを設けている主記憶装置の絶対アド
レスを、上記主記憶キーが格納されている主記憶装置内
アドレスに変換する手段を有することを特徴とする主記
憶キー格納方式。 - 【請求項３】 請求項１または２記載の主記憶キー格納
方式において、上記主記憶装置はソフトウェアに割り当
てられるソフトウェア使用領域とハードウェアシステム
の情報を格納するハードウェアシステム使用領域とから
構成されており、上記主記憶キーの全部または一部を上
記主記憶装置内のハードウェアシステム使用領域に格納
することを特徴とする主記憶キー格納方式。 - 【請求項４】 主記憶装置の保護および参照・変更の記
録を行うために特定の主記憶単位毎に設けられる主記憶
キーを有する情報処理装置において、主記憶キーのうち
上記主記憶装置の保護を目的とした機能部と参照・変更
の記録を目的とした機能部とをアクセス時間の異なる記
憶手段に格納することを特徴とする主記憶キー格納方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9737793A JPH06309237A (ja) | 1993-04-23 | 1993-04-23 | 主記憶キー格納方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9737793A JPH06309237A (ja) | 1993-04-23 | 1993-04-23 | 主記憶キー格納方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309237A true JPH06309237A (ja) | 1994-11-04 |
Family
ID=14190827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9737793A Pending JPH06309237A (ja) | 1993-04-23 | 1993-04-23 | 主記憶キー格納方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309237A (ja) |
-
1993
- 1993-04-23 JP JP9737793A patent/JPH06309237A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040106 |