JPH06309180A - コンピュータシステムの割込制御装置 - Google Patents
コンピュータシステムの割込制御装置Info
- Publication number
- JPH06309180A JPH06309180A JP9613193A JP9613193A JPH06309180A JP H06309180 A JPH06309180 A JP H06309180A JP 9613193 A JP9613193 A JP 9613193A JP 9613193 A JP9613193 A JP 9613193A JP H06309180 A JPH06309180 A JP H06309180A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- priority
- processing
- executed
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 外部から順次入力される割込要求を演算処理
部の処理状況に応じて、最適のタイミングで割込処理を
実行させる。 【構成】 外部から順次入力される各割込処理要求を一
旦記憶して、その後、各種処理業務を実行する演算処理
部２に割込信号ｃを印加して記憶された各割込処理要求
を一度に実行させるコンピュータシステムの割込制御装
置において、割込処理要求の入力時刻からの経過時間Ｔ
に伴って優先度が上昇する割込優先度Ｇを算出し、算出
された割込優先度Ｇが演算処理部２における実行中処理
業務の優先度Ｋより高い場合に演算処理部２に割込信号
を印加するようにしている、また、割込優先度Ｇａを割
込処理待ちの割込処理要求数Ｎに対応して上昇させてい
る。
部の処理状況に応じて、最適のタイミングで割込処理を
実行させる。 【構成】 外部から順次入力される各割込処理要求を一
旦記憶して、その後、各種処理業務を実行する演算処理
部２に割込信号ｃを印加して記憶された各割込処理要求
を一度に実行させるコンピュータシステムの割込制御装
置において、割込処理要求の入力時刻からの経過時間Ｔ
に伴って優先度が上昇する割込優先度Ｇを算出し、算出
された割込優先度Ｇが演算処理部２における実行中処理
業務の優先度Ｋより高い場合に演算処理部２に割込信号
を印加するようにしている、また、割込優先度Ｇａを割
込処理待ちの割込処理要求数Ｎに対応して上昇させてい
る。
Description
【０００１】
【産業上の利用分野】本発明は外部から順次入力される
各割込処理要求を、ＣＰＵ等の各種処理業務を実行中の
演算処理部に割込信号を印加することによって強制実行
させるコンピュータシステムの割込制御装置に関する。
各割込処理要求を、ＣＰＵ等の各種処理業務を実行中の
演算処理部に割込信号を印加することによって強制実行
させるコンピュータシステムの割込制御装置に関する。
【０００２】
【従来の技術】一般にコンピュータシステムにおいて
は、ＣＰＵ（中央処理装置）は各種の処理業務を所定の
順序で実行している。しかし、処理の種類によっては、
外部から実行指令が入力されたのち実行する業務もあ
る。この実行指令の入力時刻が予測できない場合もあ
る。このような場合、一般に割込処理でこの業務を実行
する。
は、ＣＰＵ（中央処理装置）は各種の処理業務を所定の
順序で実行している。しかし、処理の種類によっては、
外部から実行指令が入力されたのち実行する業務もあ
る。この実行指令の入力時刻が予測できない場合もあ
る。このような場合、一般に割込処理でこの業務を実行
する。
【０００３】しかし、ＣＰＵは他の業務も実行している
ので、割込処理要求が発生した場合に、無条件に割込業
務を実行すると、本来の業務に支障を来す場合がある。
このため、複数の割込要求が存在する場合は、各割込要
求毎に、それぞれその割込業務の重要度に応じた個別の
固定優先度が設定されていた。
ので、割込処理要求が発生した場合に、無条件に割込業
務を実行すると、本来の業務に支障を来す場合がある。
このため、複数の割込要求が存在する場合は、各割込要
求毎に、それぞれその割込業務の重要度に応じた個別の
固定優先度が設定されていた。
【０００４】一方、ＣＰＵが実行する各種の処理教務に
おいてもそれぞれ重要度が設定されていたり、多くの処
理業務を実行している場合等においては、ＣＰＵの処理
負担が大きくなり、即座に割込処理要求に応じるのが不
適切な場合がある。
おいてもそれぞれ重要度が設定されていたり、多くの処
理業務を実行している場合等においては、ＣＰＵの処理
負担が大きくなり、即座に割込処理要求に応じるのが不
適切な場合がある。
【０００５】したがって、割込処理要求が発生した場合
に、該当割込要求の優先度とＣＰＵが現在実行中の処理
業務の優先度とを比較して、割込処理要求の優先度が高
い場合に、ＣＰＵに対して割込信号を送出して該当割込
要求を実行させるようにしている。
に、該当割込要求の優先度とＣＰＵが現在実行中の処理
業務の優先度とを比較して、割込処理要求の優先度が高
い場合に、ＣＰＵに対して割込信号を送出して該当割込
要求を実行させるようにしている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
たように、各割込要求毎に優先度を予め設定して割込制
御を実施する割込制御装置においてもまだ解消すべき次
のような課題があった。すなわち、例えば、外部からシ
リアル伝送回路を介して順次入力されるデータ等の割込
処理要求をＣＰＵで割込処理する場合においては、シリ
アル伝送回路を介して順次入力される各割込要求相互間
の優先度は大差ないと見なすことができる。
たように、各割込要求毎に優先度を予め設定して割込制
御を実施する割込制御装置においてもまだ解消すべき次
のような課題があった。すなわち、例えば、外部からシ
リアル伝送回路を介して順次入力されるデータ等の割込
処理要求をＣＰＵで割込処理する場合においては、シリ
アル伝送回路を介して順次入力される各割込要求相互間
の優先度は大差ないと見なすことができる。
【０００７】このような場合においても、各割込要求毎
に優先度を設定する必要があるが、この各優先度を設定
するのが非常に難しい。例えば、外部からシリアル伝送
回路を介して順次入力されるデータ等の割込処理要求を
ＣＰＵで割込処理する場合、割込優先度を高くしすぎる
と、短時間にシリアル伝送回路を介して多数の割込処理
要求が入力した場合においては、ＣＰＵが常に割込処理
を実行していることになり、他の処理業務を実施できな
い問題が生じる。
に優先度を設定する必要があるが、この各優先度を設定
するのが非常に難しい。例えば、外部からシリアル伝送
回路を介して順次入力されるデータ等の割込処理要求を
ＣＰＵで割込処理する場合、割込優先度を高くしすぎる
と、短時間にシリアル伝送回路を介して多数の割込処理
要求が入力した場合においては、ＣＰＵが常に割込処理
を実行していることになり、他の処理業務を実施できな
い問題が生じる。
【０００８】また、割込処理要求の優先度を高くしすぎ
ると、シリアル伝送回路を介して順次入力される類似し
た割込処理要求を短い間隔を開けて繰り返し実行するた
めに、ＣＰＵの処理能率が大幅に低下する懸念もある。
ると、シリアル伝送回路を介して順次入力される類似し
た割込処理要求を短い間隔を開けて繰り返し実行するた
めに、ＣＰＵの処理能率が大幅に低下する懸念もある。
【０００９】逆に、割込処理要求の優先度を低くしすぎ
ると、シリアル伝送回路を介して入力された割込処理要
求が長期間実行されなくて、シリアル伝送における伝送
応答性が低下する問題が生じる。
ると、シリアル伝送回路を介して入力された割込処理要
求が長期間実行されなくて、シリアル伝送における伝送
応答性が低下する問題が生じる。
【００１０】本発明はこのような事情に鑑みてなされた
ものであり、割込処理要求の優先度を固定化せずに、割
込要求の入力状況に応じて割込要求を変化させることに
よって、シリアル伝送における伝送応答性を低下するこ
となく、かつ演算処理部における業務処理が平均化さ
れ、コンピュータシステム全体の業務処理を円滑に実行
できるコンピュータシステムの割込制御装置を提供する
ことを目的とする。
ものであり、割込処理要求の優先度を固定化せずに、割
込要求の入力状況に応じて割込要求を変化させることに
よって、シリアル伝送における伝送応答性を低下するこ
となく、かつ演算処理部における業務処理が平均化さ
れ、コンピュータシステム全体の業務処理を円滑に実行
できるコンピュータシステムの割込制御装置を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解消するため
に本発明は、外部から順次入力される各割込処理要求を
一旦記憶して、その後、各種処理業務を実行する演算処
理部に割込信号を印加して演算処理部に前記記憶された
各割込処理要求を一度に実行させるコンピュータシステ
ムの割込制御装置において、割込処理要求の入力時刻か
らの経過時間に伴って優先度が上昇する割込優先度を算
出する割込優先度算出手段と、割込優先度算出手段にて
算出された割込優先度が演算処理部における実行中処理
業務の優先度より高い場合に演算処理部に割込信号を印
加する優先度比較手段とを備えたものである。
に本発明は、外部から順次入力される各割込処理要求を
一旦記憶して、その後、各種処理業務を実行する演算処
理部に割込信号を印加して演算処理部に前記記憶された
各割込処理要求を一度に実行させるコンピュータシステ
ムの割込制御装置において、割込処理要求の入力時刻か
らの経過時間に伴って優先度が上昇する割込優先度を算
出する割込優先度算出手段と、割込優先度算出手段にて
算出された割込優先度が演算処理部における実行中処理
業務の優先度より高い場合に演算処理部に割込信号を印
加する優先度比較手段とを備えたものである。
【００１２】また、別の発明においては、上述した発明
における割込優先度算出手段を、記憶された割込処理要
求数の増加に伴って優先度が上昇する割込優先度を算出
するように変更したものである。
における割込優先度算出手段を、記憶された割込処理要
求数の増加に伴って優先度が上昇する割込優先度を算出
するように変更したものである。
【００１３】
【作用】このように構成されたコンピュータシステムの
割込制御装置においては、外部から各割込要求が順次入
力され一旦記憶されるが、一つの割込要求が入力さた時
刻からの時間が経過すると、時間経過に伴って割込要求
の優先度が上昇していく。そして、この割込優先度が演
算処理部における実行中処理業務の優先度より高くなる
と演算処理部に割込信号が印加される。その結果、該当
する割込要求及び割込優先度が実行中処理業務の優先度
に達するまでに入力された各割込要求が一度に割込処理
される。
割込制御装置においては、外部から各割込要求が順次入
力され一旦記憶されるが、一つの割込要求が入力さた時
刻からの時間が経過すると、時間経過に伴って割込要求
の優先度が上昇していく。そして、この割込優先度が演
算処理部における実行中処理業務の優先度より高くなる
と演算処理部に割込信号が印加される。その結果、該当
する割込要求及び割込優先度が実行中処理業務の優先度
に達するまでに入力された各割込要求が一度に割込処理
される。
【００１４】このように、割込要求の入力時刻からの経
過時間と演算処理部の実行中処理業務の優先度とが均衡
したタイミングで割込処理が実行される。したがって、
割込要求が過度に待たされることなく、また演算処理部
に過度の処理負担が加わることはない。
過時間と演算処理部の実行中処理業務の優先度とが均衡
したタイミングで割込処理が実行される。したがって、
割込要求が過度に待たされることなく、また演算処理部
に過度の処理負担が加わることはない。
【００１５】また、別の発明においては、順次入力され
る割込処理要求が実行中処理業務の優先度に対応する個
数以上溜まると、これらの各割込要求が一度に割込処理
される。したがって、類似した割込処理要求がまとめて
実行されるので、演算処理部を含むコンピュータシステ
ム全体の処理能率が向上する。
る割込処理要求が実行中処理業務の優先度に対応する個
数以上溜まると、これらの各割込要求が一度に割込処理
される。したがって、類似した割込処理要求がまとめて
実行されるので、演算処理部を含むコンピュータシステ
ム全体の処理能率が向上する。
【００１６】
【実施例】以下本発明の一実施例を図面を用いて説明す
る。図１は本発明の割込制御装置が組込まれたコンピュ
ータシステム全体を示すブロック図である。このコンピ
ュータシステムは、例えばプラント設備を構成する各種
機器からプロセスデータを取込んでこのプロセスデータ
に対して所定の制御演算を実施して演算結果を操作量と
して各機器へ送信する機能を有する。
る。図１は本発明の割込制御装置が組込まれたコンピュ
ータシステム全体を示すブロック図である。このコンピ
ュータシステムは、例えばプラント設備を構成する各種
機器からプロセスデータを取込んでこのプロセスデータ
に対して所定の制御演算を実施して演算結果を操作量と
して各機器へ送信する機能を有する。
【００１７】バスライン１に対して、各種処理業務を実
行する演算処理部としてのＣＰＵ（中央処理装置）２、
各種固定データを記憶するＲＯＭ３，各種可変データを
記憶するＲＡＭ４，外部装置との間のデータ伝送を行う
ためのにインタフェース５，シリアル伝送回路６及び割
込制御装置７が接続されている。
行する演算処理部としてのＣＰＵ（中央処理装置）２、
各種固定データを記憶するＲＯＭ３，各種可変データを
記憶するＲＡＭ４，外部装置との間のデータ伝送を行う
ためのにインタフェース５，シリアル伝送回路６及び割
込制御装置７が接続されている。
【００１８】前記ＲＯＭ３内にはこのコンピュータシス
テムで実行する多数の業務処理行プログラム（タスク）
が記憶されている。そして、各業務処理毎にそれぞれ独
自の優先度Ｋを有している。
テムで実行する多数の業務処理行プログラム（タスク）
が記憶されている。そして、各業務処理毎にそれぞれ独
自の優先度Ｋを有している。
【００１９】また、シリアル伝送回路６には、伝送路８
を介して前述した各機器から割込処理要求としての所定
ビット数で形成されたデータａが非同期で順次入力され
る。したがって、順次入力される各データａからなる割
込処理要求は全て同一の重要度を有している。シリアル
伝送回路６内には、この順次入力されるデータａを時系
列的に記憶する複数の記憶領域を有したＦＩＦＯ（先入
先出）型レジスタ９が設けられている。
を介して前述した各機器から割込処理要求としての所定
ビット数で形成されたデータａが非同期で順次入力され
る。したがって、順次入力される各データａからなる割
込処理要求は全て同一の重要度を有している。シリアル
伝送回路６内には、この順次入力されるデータａを時系
列的に記憶する複数の記憶領域を有したＦＩＦＯ（先入
先出）型レジスタ９が設けられている。
【００２０】そして、シリアル伝送回路６は、このＦＩ
ＦＯ型レジスタ９に１個でもデータａが記憶されている
状態において、Ｈ（ハイ）レベルの割込要求信号ｂを次
の割込制御装置７へ送出する。
ＦＯ型レジスタ９に１個でもデータａが記憶されている
状態において、Ｈ（ハイ）レベルの割込要求信号ｂを次
の割込制御装置７へ送出する。
【００２１】割込制御装置７は、発振器１０，カウンタ
１１及び比較器１２とで構成されている。カウンタ１１
は、シリアル伝送回路６からＨレベルの割込要求信号ｂ
がクリア端子ＣＬへ印加されると、クリア状態が解除さ
れ、クロック端子ＣＫへ印加されているクロック信号の
クロック数の計数を開始する。したがって、このクロッ
ク数が経過時間Ｔに比例する割込処理要求に対する割込
優先度Ｇとなる。複数ビットで示される割込優先度Ｇは
出力端子Ｑから次の比較器１２のＸ端子へ送出される。
したがって、割込優先度Ｇは時間経過に伴って上昇す
る。
１１及び比較器１２とで構成されている。カウンタ１１
は、シリアル伝送回路６からＨレベルの割込要求信号ｂ
がクリア端子ＣＬへ印加されると、クリア状態が解除さ
れ、クロック端子ＣＫへ印加されているクロック信号の
クロック数の計数を開始する。したがって、このクロッ
ク数が経過時間Ｔに比例する割込処理要求に対する割込
優先度Ｇとなる。複数ビットで示される割込優先度Ｇは
出力端子Ｑから次の比較器１２のＸ端子へ送出される。
したがって、割込優先度Ｇは時間経過に伴って上昇す
る。
【００２２】そして、シリアル伝送回路９からの割込要
求信号ｂがＬ（ロー）レベルに解除されると、クロック
数がクリアされるので、割込優先度Ｇは０になる。比較
器１２のＹ端子には、ＣＰＵ２からバスラスン１を介し
て現在実行中の処理業務（タスク）毎に予め設定された
複数ビットで示される優先度Ｋが印加される。したがっ
て、ＣＰＵ２の実行中の処理業務が他の処理業務に変わ
ると、優先度Ｋも変化する。また、ＣＰＵ２が一連の処
理業務を終了して待機状態になると、優先度Ｋは０にな
る。
求信号ｂがＬ（ロー）レベルに解除されると、クロック
数がクリアされるので、割込優先度Ｇは０になる。比較
器１２のＹ端子には、ＣＰＵ２からバスラスン１を介し
て現在実行中の処理業務（タスク）毎に予め設定された
複数ビットで示される優先度Ｋが印加される。したがっ
て、ＣＰＵ２の実行中の処理業務が他の処理業務に変わ
ると、優先度Ｋも変化する。また、ＣＰＵ２が一連の処
理業務を終了して待機状態になると、優先度Ｋは０にな
る。
【００２３】比較器１２は割込優先度ＧとＣＰＵ２の実
行中処理業務の優先度Ｋとを比較して、割込優先度Ｇが
実行中の優先度Ｋを越えだ時点でＣＰＵ２の割込端子Ｉ
Ｎに対して割込信号ｃを印加する。
行中処理業務の優先度Ｋとを比較して、割込優先度Ｇが
実行中の優先度Ｋを越えだ時点でＣＰＵ２の割込端子Ｉ
Ｎに対して割込信号ｃを印加する。
【００２４】ＣＰＵ２は、通常状態において、ＲＯＭ３
に記憶されている各種の処理業務を所定の順序及び所定
のタイミングで実行している。なお、一つの処理業務の
実行開始前に、この処理業務の優先度Ｋを比較器１２の
Ｙ端子へ送出する。また、ＣＰＵ２は割込制御装置７か
ら割込信号ｃが入力されると、現在実行中の処理業務を
一旦中断して、シリアル伝送回路６のＦＩＦＯ型レジス
タ９に記憶されている各データａを記憶順に読出して、
読出した各データａに対する所定の割込処理を実行す
る。
に記憶されている各種の処理業務を所定の順序及び所定
のタイミングで実行している。なお、一つの処理業務の
実行開始前に、この処理業務の優先度Ｋを比較器１２の
Ｙ端子へ送出する。また、ＣＰＵ２は割込制御装置７か
ら割込信号ｃが入力されると、現在実行中の処理業務を
一旦中断して、シリアル伝送回路６のＦＩＦＯ型レジス
タ９に記憶されている各データａを記憶順に読出して、
読出した各データａに対する所定の割込処理を実行す
る。
【００２５】ＣＰＵ２はＦＩＦＯ型レジスタ９に記憶さ
れている全てのデータａに対する割込処理が終了する
と、中断中の処理業務を再開する。次に、このように構
成されたコンピュータシステムの割込制御装置の具体的
動作を図２のタイムチャートを用いて説明する。
れている全てのデータａに対する割込処理が終了する
と、中断中の処理業務を再開する。次に、このように構
成されたコンピュータシステムの割込制御装置の具体的
動作を図２のタイムチャートを用いて説明する。
【００２６】伝送路８を介して、非同期な時刻ｔ1 ，ｔ
2 ，ｔ3 ，ｔ7 において、各データａが入力されたとす
る。そして、時刻ｔ1 以前においては、ＦＩＦＯ型レジ
スタ９にデータａが記憶されていないと仮定する。ま
た、ＣＰＵ２における実行中の各処理業務の優先度Ｋが
図示するように変化するとする。
2 ，ｔ3 ，ｔ7 において、各データａが入力されたとす
る。そして、時刻ｔ1 以前においては、ＦＩＦＯ型レジ
スタ９にデータａが記憶されていないと仮定する。ま
た、ＣＰＵ２における実行中の各処理業務の優先度Ｋが
図示するように変化するとする。
【００２７】この場合、時刻ｔ1 において、受信したデ
ータａはＦＩＦＯ型レジスタ９へ一旦記憶される。ま
た、シリアル伝送回路６から出力される割込要求信号ｂ
がＬレベルからＨレベルへ変化する。その結果、カウン
タ１１はクロックの計数を開始し、カウンタ１１から出
力される割込優先度Ｇが時間経過と共に上昇開始する。
時刻ｔ1 においては、ＣＰＵ２は処理業務を実行中であ
るので、割込優先度Ｇが実行中処理業務の優先度Ｋを越
えることはないので、今回のデータａに対する割込処理
は実行されない。
ータａはＦＩＦＯ型レジスタ９へ一旦記憶される。ま
た、シリアル伝送回路６から出力される割込要求信号ｂ
がＬレベルからＨレベルへ変化する。その結果、カウン
タ１１はクロックの計数を開始し、カウンタ１１から出
力される割込優先度Ｇが時間経過と共に上昇開始する。
時刻ｔ1 においては、ＣＰＵ２は処理業務を実行中であ
るので、割込優先度Ｇが実行中処理業務の優先度Ｋを越
えることはないので、今回のデータａに対する割込処理
は実行されない。
【００２８】そして、時刻ｔ2 ，ｔ3 にて次の各データ
ａが入力しても各時点において、ＦＩＦＯ型レジスタ９
の先頭記憶領域に記憶されている先のデータａに対する
割込優先度Ｇが実行中処理業務の優先度Ｋに達していな
いので、今回の各データａに対する割込処理も直ぐに実
施されない。
ａが入力しても各時点において、ＦＩＦＯ型レジスタ９
の先頭記憶領域に記憶されている先のデータａに対する
割込優先度Ｇが実行中処理業務の優先度Ｋに達していな
いので、今回の各データａに対する割込処理も直ぐに実
施されない。
【００２９】時刻ｔ4 において、割込優先度Ｇが実行中
処理業務の優先度Ｋを越えると、比較器１２からＣＰＵ
２に割込信号ｃが印加される。その結果、ＣＰＵ２はＦ
ＩＦＯ型レジスタ９ら記憶されている３個のデータａを
順番に読出て、各データａに対してまとめて割込処理Ｐ
を実施する。
処理業務の優先度Ｋを越えると、比較器１２からＣＰＵ
２に割込信号ｃが印加される。その結果、ＣＰＵ２はＦ
ＩＦＯ型レジスタ９ら記憶されている３個のデータａを
順番に読出て、各データａに対してまとめて割込処理Ｐ
を実施する。
【００３０】時刻ｔ5 において、ＣＰＵ２における割込
処理が終了すると、ＦＩＦＯ型レジスタ９の全てのデー
タａがクリアされるので、シリアル伝送回路９から出力
されている割込要求信号ｂがＬレベルへ解除される。そ
の結果、時刻ｔ5 において、割込優先度Ｇが０に戻る。
処理が終了すると、ＦＩＦＯ型レジスタ９の全てのデー
タａがクリアされるので、シリアル伝送回路９から出力
されている割込要求信号ｂがＬレベルへ解除される。そ
の結果、時刻ｔ5 において、割込優先度Ｇが０に戻る。
【００３１】また、時刻ｔ6 において、ＣＰＵ２が待機
状態になり、時刻ｔ7 にて新たなデータａを受信する
と、割込優先度Ｇが直ぐに実行中処理業務の優先度Ｋを
越えるので、時刻ｔ7 にて割込信号ｃがＣＰＵ２へ印加
される。その結果、ＣＰＵ２は即座に該当データａに対
する割込処理Ｐを開始する。
状態になり、時刻ｔ7 にて新たなデータａを受信する
と、割込優先度Ｇが直ぐに実行中処理業務の優先度Ｋを
越えるので、時刻ｔ7 にて割込信号ｃがＣＰＵ２へ印加
される。その結果、ＣＰＵ２は即座に該当データａに対
する割込処理Ｐを開始する。
【００３２】このように構成されたコンピュータシステ
ムの割込制御装置においては、一つのデータａが入力さ
れてからの経過時間Ｔに比例する割込優先度Ｇが実行中
処理業務の優先度Ｋを越えた時点で、この時点までにＦ
ＩＦＯ型レジスタ９に記憶されている全部のデータａに
対する割込処理Ｐをまとめて実行する。
ムの割込制御装置においては、一つのデータａが入力さ
れてからの経過時間Ｔに比例する割込優先度Ｇが実行中
処理業務の優先度Ｋを越えた時点で、この時点までにＦ
ＩＦＯ型レジスタ９に記憶されている全部のデータａに
対する割込処理Ｐをまとめて実行する。
【００３３】したがって、ＣＰＵ２が現在実行中の処理
業務の優先度Ｋが低い場合は、データ受信後のごく短時
間経過のちに該当データａに対する割込処理が実施され
る。また、ＣＰＵ２の実行中処理業務の優先度Ｋが高い
場合は待たされる。その結果、割込処理要求が過度に待
たされることはないので、シリアル伝送回路６における
伝送応答性が過度に低下することはない。また、ＣＰＵ
２に過度の処理負担が加わることはない。よって、コン
ピュータシステム全体の処理能率を向上できる。
業務の優先度Ｋが低い場合は、データ受信後のごく短時
間経過のちに該当データａに対する割込処理が実施され
る。また、ＣＰＵ２の実行中処理業務の優先度Ｋが高い
場合は待たされる。その結果、割込処理要求が過度に待
たされることはないので、シリアル伝送回路６における
伝送応答性が過度に低下することはない。また、ＣＰＵ
２に過度の処理負担が加わることはない。よって、コン
ピュータシステム全体の処理能率を向上できる。
【００３４】なお、従来装置において、各データａに対
する割込優先度をＣＰＵ２の各処理業務の各優先度Ｋよ
り高く設定した場合における各データａに対する割込処
理Ｑは図２に示すように、それぞれ各データａの各入力
時刻ｔ1 ，ｔ2 ，ｔ3 ．ｔ7において実行される。この
場合、シリアル伝送回路６における高い伝送応答性を維
持できるが、ＣＰＵ２における処理業務がその都度中断
されて、ＣＰＵ２における処理能率が低下する。
する割込優先度をＣＰＵ２の各処理業務の各優先度Ｋよ
り高く設定した場合における各データａに対する割込処
理Ｑは図２に示すように、それぞれ各データａの各入力
時刻ｔ1 ，ｔ2 ，ｔ3 ．ｔ7において実行される。この
場合、シリアル伝送回路６における高い伝送応答性を維
持できるが、ＣＰＵ２における処理業務がその都度中断
されて、ＣＰＵ２における処理能率が低下する。
【００３５】また、従来装置において、各データａに対
する割込優先度をＣＰＵ２の各処理業務の各優先度Ｋよ
り低く設定した場合における各データａに対する割込処
理Ｒは図２に示すように、ＣＰＵ２における各業務処理
が終了した時刻ｔ6 以降にまとめて実施される。この場
合、シリアル伝送回路６における伝送応答性が低下す
る。
する割込優先度をＣＰＵ２の各処理業務の各優先度Ｋよ
り低く設定した場合における各データａに対する割込処
理Ｒは図２に示すように、ＣＰＵ２における各業務処理
が終了した時刻ｔ6 以降にまとめて実施される。この場
合、シリアル伝送回路６における伝送応答性が低下す
る。
【００３６】図３は本発明の他の実施例に係わる割込制
御装置が組込まれたコンピュータシステムを示すブロッ
ク図である。図１に示す実施例システムと同一部分には
同一符号が付してある。したがって、重複する部分の詳
細説明を省略する。
御装置が組込まれたコンピュータシステムを示すブロッ
ク図である。図１に示す実施例システムと同一部分には
同一符号が付してある。したがって、重複する部分の詳
細説明を省略する。
【００３７】この実施例システムのシリアル伝送回路６
ａは非同期に入力される各データａをＦＩＦＯ型レジス
タ９へ順次書込むとともに、各データａが入力される毎
にＨレベレルの割込要求信号ｂ1 を割込制御装置７ａ内
のカウンタ１９ａのクロック端子ＣＫへ送出する。ま
た、シリアル伝送回路６ａはＦＩＦＯ型レジスタ９に記
憶されている各データａがＣＰＵ２に読出されて、割込
処理Ｐａが終了すると、カウンタ１１ａのクリア端子Ｃ
ＬへＨレベルのクリア信号ｄを送出する。
ａは非同期に入力される各データａをＦＩＦＯ型レジス
タ９へ順次書込むとともに、各データａが入力される毎
にＨレベレルの割込要求信号ｂ1 を割込制御装置７ａ内
のカウンタ１９ａのクロック端子ＣＫへ送出する。ま
た、シリアル伝送回路６ａはＦＩＦＯ型レジスタ９に記
憶されている各データａがＣＰＵ２に読出されて、割込
処理Ｐａが終了すると、カウンタ１１ａのクリア端子Ｃ
ＬへＨレベルのクリア信号ｄを送出する。
【００３８】カウンタ１１ａは、シリアル伝送回路６ａ
から出力される割込要求信号ｂ1 の数を計数して、この
計数値に比例する割込優先度Ｇａを次の比較器１２のＸ
端子へ送出する。比較器１２は、カウンタ１１ａからの
割込優先度Ｇａが実行中処理業務の優先度Ｋより高くな
ると、ＣＰＵ２へ割込信号ｃを送出する。
から出力される割込要求信号ｂ1 の数を計数して、この
計数値に比例する割込優先度Ｇａを次の比較器１２のＸ
端子へ送出する。比較器１２は、カウンタ１１ａからの
割込優先度Ｇａが実行中処理業務の優先度Ｋより高くな
ると、ＣＰＵ２へ割込信号ｃを送出する。
【００３９】このように構成されたコンピュータシステ
ムの割込制御装置であれは、カウンタ１１ａから出力さ
れる割込優先度Ｇａはシリアル伝送回路６ａのＦＩＦＯ
型レジステ９に記憶されているデータａの数に比例して
増加する。したがって、シリアル伝送回路６ａに入力さ
れて実行されていない割込処理要求数が増加して割込優
先度ＧａがＣＰＵ２の実行中処理業務の優先度Ｋを越え
た時点で、各データａに対する割込処理がまとめて実行
される。
ムの割込制御装置であれは、カウンタ１１ａから出力さ
れる割込優先度Ｇａはシリアル伝送回路６ａのＦＩＦＯ
型レジステ９に記憶されているデータａの数に比例して
増加する。したがって、シリアル伝送回路６ａに入力さ
れて実行されていない割込処理要求数が増加して割込優
先度ＧａがＣＰＵ２の実行中処理業務の優先度Ｋを越え
た時点で、各データａに対する割込処理がまとめて実行
される。
【００４０】図４は、図２に示したタイムチャートと同
様に非同期な時刻ｔ1 ，ｔ2 ，ｔ3，ｔ7 において、各
データａが入力された場合におけるカウンタ１１ａから
出力される割込優先度ＧａとＣＰＵ２の優先度ＫとＣＰ
Ｕ２における割込処理Ｐａの実行タイミングを示すタイ
ムチャートである。
様に非同期な時刻ｔ1 ，ｔ2 ，ｔ3，ｔ7 において、各
データａが入力された場合におけるカウンタ１１ａから
出力される割込優先度ＧａとＣＰＵ２の優先度ＫとＣＰ
Ｕ２における割込処理Ｐａの実行タイミングを示すタイ
ムチャートである。
【００４１】図示するように、割込優先度ＧａがＣＰＵ
２の優先度Ｋを越えた時刻ｔ3 において、時刻ｔ1 ，ｔ
2 ，ｔ3 に入力された３つのデータａに対する割込処理
Ｐａがまとめて実行される。
２の優先度Ｋを越えた時刻ｔ3 において、時刻ｔ1 ，ｔ
2 ，ｔ3 に入力された３つのデータａに対する割込処理
Ｐａがまとめて実行される。
【００４２】このように構成された割込制御装置におい
ては、データａがＣＰＵ２の優先度Ｋで定まる個数だけ
シリアル伝送回路６ａへ入力した時点で、まとめて、割
込処理Ｐａが実行される。したがって、ＣＰＵ２の優先
度Ｋが低い状態においては、入力されたデータａは比較
的短時間のうちに、割込処理が実行されるので、シリア
ル伝送回路６ａにおける高い伝送応答性を確保できる。
ては、データａがＣＰＵ２の優先度Ｋで定まる個数だけ
シリアル伝送回路６ａへ入力した時点で、まとめて、割
込処理Ｐａが実行される。したがって、ＣＰＵ２の優先
度Ｋが低い状態においては、入力されたデータａは比較
的短時間のうちに、割込処理が実行されるので、シリア
ル伝送回路６ａにおける高い伝送応答性を確保できる。
【００４３】逆に、ＣＰＵ２の優先度Ｋが高い状態にお
いては、入力されたデータａはある程度その数がまとま
った時点で、まとめて割込処理Ｐａが実行される。その
結果、各データａ毎にそれぞれ個別に割込処理を実施す
る場合に比較して、ＣＰＵ２の処理能率を向上できる。
いては、入力されたデータａはある程度その数がまとま
った時点で、まとめて割込処理Ｐａが実行される。その
結果、各データａ毎にそれぞれ個別に割込処理を実施す
る場合に比較して、ＣＰＵ２の処理能率を向上できる。
【００４４】なお、本発明は上述した各実施例に限定さ
れるものではない。例えば、割込優先度を、前記経過時
間ＴとＦＩＦＯ型レジスタ９に記憶されているデータａ
の数Ｎとの関数Ｆ＝（Ｔ，Ｎ）で表現してもよい。
れるものではない。例えば、割込優先度を、前記経過時
間ＴとＦＩＦＯ型レジスタ９に記憶されているデータａ
の数Ｎとの関数Ｆ＝（Ｔ，Ｎ）で表現してもよい。
【００４５】
【発明の効果】以上説明したように本発明のコンピュー
タシステムの割込制御装置においては、割込処理要求の
優先度を固定化せずに、割込要求の入力状況に応じて割
込要求を変化させて、この割込優先度が演算処理部にお
ける実行中処理業務の優先度を越えたタイミングで割込
処理を実行している。したがって、シリアル伝送におけ
る伝送応答性を低下することなく、かつ演算処理部にお
ける業務処理が平均化され、コンピュータシステム全体
の業務処理を円滑に実行できる。
タシステムの割込制御装置においては、割込処理要求の
優先度を固定化せずに、割込要求の入力状況に応じて割
込要求を変化させて、この割込優先度が演算処理部にお
ける実行中処理業務の優先度を越えたタイミングで割込
処理を実行している。したがって、シリアル伝送におけ
る伝送応答性を低下することなく、かつ演算処理部にお
ける業務処理が平均化され、コンピュータシステム全体
の業務処理を円滑に実行できる。
【図１】 本発明の一実施例に係わる割込制御装置が組
込まれたコンピュータシステム全体を示すブロック図。
込まれたコンピュータシステム全体を示すブロック図。
【図２】 同実施例割込制御装置の動作を示すタイムチ
ャート。
ャート。
【図３】 本発明の他の実施例に係わる割込制御装置が
組込まれたコンピュータシステム全体を示すブロック
図。
組込まれたコンピュータシステム全体を示すブロック
図。
【図４】 同実施例割込制御装置の動作を示すタイムチ
ャート。
ャート。
１…バスライン、２…ＣＰＵ、６，６ａ…シリアル伝送
回路、７…割込制御装置、９…ＦＩＦＯ型レジスタ、１
０…発振器、１１，１１ａ……カウンタ、１２…比較
器。
回路、７…割込制御装置、９…ＦＩＦＯ型レジスタ、１
０…発振器、１１，１１ａ……カウンタ、１２…比較
器。
Claims (2)
- 【請求項１】 外部から順次入力される各割込処理要求
を一旦記憶して、その後、各種処理業務を実行する演算
処理部に割込信号を印加して前記演算処理部に前記記憶
された各割込処理要求を一度に実行させるコンピュータ
システムの割込制御装置において、 前記割込処理要求の入力時刻からの経過時間に伴って優
先度が上昇する割込優先度を算出する割込優先度算出手
段と、 この割込優先度算出手段にて算出された割込優先度が前
記演算処理部における実行中処理業務の優先度より高い
場合に前記演算処理部に前記割込信号を印加する優先度
比較手段とを備えたコンピュータシステムの割込制御装
置。 - 【請求項２】 外部から順次入力される各割込処理要求
を一旦記憶して、その後、各種処理業務を実行する演算
処理部に割込信号を印加して前記演算処理部に前記記憶
された各割込処理要求を一度に実行させるコンピュータ
システムの割込制御装置において、 前記記憶された割込処理要求数の増加に伴って優先度が
上昇する割込優先度を算出する割込優先度算出手段と、 この割込優先度算出手段にて算出された割込優先度が前
記演算処理部における実行中処理業務の優先度より高い
場合に前記演算処理部に前記割込信号を印加する優先度
比較手段とを備えたコンピュータシステムの割込制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9613193A JPH06309180A (ja) | 1993-04-22 | 1993-04-22 | コンピュータシステムの割込制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9613193A JPH06309180A (ja) | 1993-04-22 | 1993-04-22 | コンピュータシステムの割込制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309180A true JPH06309180A (ja) | 1994-11-04 |
Family
ID=14156842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9613193A Pending JPH06309180A (ja) | 1993-04-22 | 1993-04-22 | コンピュータシステムの割込制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309180A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7461380B2 (en) | 2003-02-18 | 2008-12-02 | Denso Corporation | Inter-task communications method, program, recording medium, and electronic device |
| US8065458B2 (en) * | 2006-06-15 | 2011-11-22 | Sony Corporation | Arbitration apparatus, method, and computer readable medium with dynamically adjustable priority scheme |
| WO2013042202A1 (ja) * | 2011-09-20 | 2013-03-28 | 富士通株式会社 | 割込監視装置、およびコンピュータシステム |
| JP2014161002A (ja) * | 2012-06-01 | 2014-09-04 | Semiconductor Energy Lab Co Ltd | 半導体装置、処理装置 |
-
1993
- 1993-04-22 JP JP9613193A patent/JPH06309180A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7461380B2 (en) | 2003-02-18 | 2008-12-02 | Denso Corporation | Inter-task communications method, program, recording medium, and electronic device |
| US8065458B2 (en) * | 2006-06-15 | 2011-11-22 | Sony Corporation | Arbitration apparatus, method, and computer readable medium with dynamically adjustable priority scheme |
| WO2013042202A1 (ja) * | 2011-09-20 | 2013-03-28 | 富士通株式会社 | 割込監視装置、およびコンピュータシステム |
| US9355049B2 (en) | 2011-09-20 | 2016-05-31 | Fujitsu Limited | Interrupt monitoring system and computer system |
| JP2014161002A (ja) * | 2012-06-01 | 2014-09-04 | Semiconductor Energy Lab Co Ltd | 半導体装置、処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0501655B1 (en) | Reducing power consumption in a digital processor | |
| US4954948A (en) | Microprocessor operating system for sequentially executing subtasks | |
| EP0384635B1 (en) | Adaptive job scheduling for multiprocessing systems | |
| EP1189137A1 (en) | Interruption managing device and interruption managing method | |
| US20020049874A1 (en) | Data processing device used in serial communication system | |
| JPS5833586B2 (ja) | 情報処理システム | |
| JPH06309180A (ja) | コンピュータシステムの割込制御装置 | |
| EP0825539A2 (en) | Data processing device having a DMA function | |
| JP2636722B2 (ja) | マルチタスク実行管理方式 | |
| JP2002099434A (ja) | 制御装置 | |
| JPH10177489A (ja) | タスクのスケジュール方法 | |
| JP2677175B2 (ja) | コンピュータシステムの外部イベント検出方式 | |
| JP4031838B2 (ja) | データ転送処理管理装置 | |
| JPH0644234B2 (ja) | タスク管理装置 | |
| JPH05204667A (ja) | 計算機システムのタスク実行制御装置 | |
| JPH03167633A (ja) | 割り込みプログラム管理方法 | |
| JPS59146387A (ja) | マルチプロセスにおけるスタツク制御方式 | |
| JP2591211B2 (ja) | 高速割込み処理装置 | |
| JPH0236971B2 (ja) | ||
| JPS6388646A (ja) | ジヨブ対応ｃｐｕリソ−ス平均化方式 | |
| JPH04195568A (ja) | 入出力装置のリトライ方式 | |
| JPH0778091A (ja) | マルチタスク管理方法 | |
| JPS63170761A (ja) | 電子計算機の入出力制御装置 | |
| JPS6149270A (ja) | マルチプロセツサシステムの入／出力制御方式 | |
| JPS60150952A (ja) | 仕掛り監視型生産装置 |