JPH06309180A - コンピュータシステムの割込制御装置 - Google Patents

コンピュータシステムの割込制御装置

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JPH06309180A
JPH06309180A JP9613193A JP9613193A JPH06309180A JP H06309180 A JPH06309180 A JP H06309180A JP 9613193 A JP9613193 A JP 9613193A JP 9613193 A JP9613193 A JP 9613193A JP H06309180 A JPH06309180 A JP H06309180A
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JP
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interrupt
priority
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cpu
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JP9613193A
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Takashi Yamagishi
孝 山岸
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Toshiba Corp
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Toshiba Corp
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Abstract

(57)【要約】 【目的】 外部から順次入力される割込要求を演算処理
部の処理状況に応じて、最適のタイミングで割込処理を
実行させる。 【構成】 外部から順次入力される各割込処理要求を一
旦記憶して、その後、各種処理業務を実行する演算処理
部2に割込信号cを印加して記憶された各割込処理要求
を一度に実行させるコンピュータシステムの割込制御装
置において、割込処理要求の入力時刻からの経過時間T
に伴って優先度が上昇する割込優先度Gを算出し、算出
された割込優先度Gが演算処理部2における実行中処理
業務の優先度Kより高い場合に演算処理部2に割込信号
を印加するようにしている、また、割込優先度Gaを割
込処理待ちの割込処理要求数Nに対応して上昇させてい
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は外部から順次入力される
各割込処理要求を、CPU等の各種処理業務を実行中の
演算処理部に割込信号を印加することによって強制実行
させるコンピュータシステムの割込制御装置に関する。
【0002】
【従来の技術】一般にコンピュータシステムにおいて
は、CPU(中央処理装置)は各種の処理業務を所定の
順序で実行している。しかし、処理の種類によっては、
外部から実行指令が入力されたのち実行する業務もあ
る。この実行指令の入力時刻が予測できない場合もあ
る。このような場合、一般に割込処理でこの業務を実行
する。
【0003】しかし、CPUは他の業務も実行している
ので、割込処理要求が発生した場合に、無条件に割込業
務を実行すると、本来の業務に支障を来す場合がある。
このため、複数の割込要求が存在する場合は、各割込要
求毎に、それぞれその割込業務の重要度に応じた個別の
固定優先度が設定されていた。
【0004】一方、CPUが実行する各種の処理教務に
おいてもそれぞれ重要度が設定されていたり、多くの処
理業務を実行している場合等においては、CPUの処理
負担が大きくなり、即座に割込処理要求に応じるのが不
適切な場合がある。
【0005】したがって、割込処理要求が発生した場合
に、該当割込要求の優先度とCPUが現在実行中の処理
業務の優先度とを比較して、割込処理要求の優先度が高
い場合に、CPUに対して割込信号を送出して該当割込
要求を実行させるようにしている。
【0006】
【発明が解決しようとする課題】しかしながら、上述し
たように、各割込要求毎に優先度を予め設定して割込制
御を実施する割込制御装置においてもまだ解消すべき次
のような課題があった。すなわち、例えば、外部からシ
リアル伝送回路を介して順次入力されるデータ等の割込
処理要求をCPUで割込処理する場合においては、シリ
アル伝送回路を介して順次入力される各割込要求相互間
の優先度は大差ないと見なすことができる。
【0007】このような場合においても、各割込要求毎
に優先度を設定する必要があるが、この各優先度を設定
するのが非常に難しい。例えば、外部からシリアル伝送
回路を介して順次入力されるデータ等の割込処理要求を
CPUで割込処理する場合、割込優先度を高くしすぎる
と、短時間にシリアル伝送回路を介して多数の割込処理
要求が入力した場合においては、CPUが常に割込処理
を実行していることになり、他の処理業務を実施できな
い問題が生じる。
【0008】また、割込処理要求の優先度を高くしすぎ
ると、シリアル伝送回路を介して順次入力される類似し
た割込処理要求を短い間隔を開けて繰り返し実行するた
めに、CPUの処理能率が大幅に低下する懸念もある。
【0009】逆に、割込処理要求の優先度を低くしすぎ
ると、シリアル伝送回路を介して入力された割込処理要
求が長期間実行されなくて、シリアル伝送における伝送
応答性が低下する問題が生じる。
【0010】本発明はこのような事情に鑑みてなされた
ものであり、割込処理要求の優先度を固定化せずに、割
込要求の入力状況に応じて割込要求を変化させることに
よって、シリアル伝送における伝送応答性を低下するこ
となく、かつ演算処理部における業務処理が平均化さ
れ、コンピュータシステム全体の業務処理を円滑に実行
できるコンピュータシステムの割込制御装置を提供する
ことを目的とする。
【0011】
【課題を解決するための手段】上記課題を解消するため
に本発明は、外部から順次入力される各割込処理要求を
一旦記憶して、その後、各種処理業務を実行する演算処
理部に割込信号を印加して演算処理部に前記記憶された
各割込処理要求を一度に実行させるコンピュータシステ
ムの割込制御装置において、割込処理要求の入力時刻か
らの経過時間に伴って優先度が上昇する割込優先度を算
出する割込優先度算出手段と、割込優先度算出手段にて
算出された割込優先度が演算処理部における実行中処理
業務の優先度より高い場合に演算処理部に割込信号を印
加する優先度比較手段とを備えたものである。
【0012】また、別の発明においては、上述した発明
における割込優先度算出手段を、記憶された割込処理要
求数の増加に伴って優先度が上昇する割込優先度を算出
するように変更したものである。
【0013】
【作用】このように構成されたコンピュータシステムの
割込制御装置においては、外部から各割込要求が順次入
力され一旦記憶されるが、一つの割込要求が入力さた時
刻からの時間が経過すると、時間経過に伴って割込要求
の優先度が上昇していく。そして、この割込優先度が演
算処理部における実行中処理業務の優先度より高くなる
と演算処理部に割込信号が印加される。その結果、該当
する割込要求及び割込優先度が実行中処理業務の優先度
に達するまでに入力された各割込要求が一度に割込処理
される。
【0014】このように、割込要求の入力時刻からの経
過時間と演算処理部の実行中処理業務の優先度とが均衡
したタイミングで割込処理が実行される。したがって、
割込要求が過度に待たされることなく、また演算処理部
に過度の処理負担が加わることはない。
【0015】また、別の発明においては、順次入力され
る割込処理要求が実行中処理業務の優先度に対応する個
数以上溜まると、これらの各割込要求が一度に割込処理
される。したがって、類似した割込処理要求がまとめて
実行されるので、演算処理部を含むコンピュータシステ
ム全体の処理能率が向上する。
【0016】
【実施例】以下本発明の一実施例を図面を用いて説明す
る。図1は本発明の割込制御装置が組込まれたコンピュ
ータシステム全体を示すブロック図である。このコンピ
ュータシステムは、例えばプラント設備を構成する各種
機器からプロセスデータを取込んでこのプロセスデータ
に対して所定の制御演算を実施して演算結果を操作量と
して各機器へ送信する機能を有する。
【0017】バスライン1に対して、各種処理業務を実
行する演算処理部としてのCPU(中央処理装置)2、
各種固定データを記憶するROM3,各種可変データを
記憶するRAM4,外部装置との間のデータ伝送を行う
ためのにインタフェース5,シリアル伝送回路6及び割
込制御装置7が接続されている。
【0018】前記ROM3内にはこのコンピュータシス
テムで実行する多数の業務処理行プログラム(タスク)
が記憶されている。そして、各業務処理毎にそれぞれ独
自の優先度Kを有している。
【0019】また、シリアル伝送回路6には、伝送路8
を介して前述した各機器から割込処理要求としての所定
ビット数で形成されたデータaが非同期で順次入力され
る。したがって、順次入力される各データaからなる割
込処理要求は全て同一の重要度を有している。シリアル
伝送回路6内には、この順次入力されるデータaを時系
列的に記憶する複数の記憶領域を有したFIFO(先入
先出)型レジスタ9が設けられている。
【0020】そして、シリアル伝送回路6は、このFI
FO型レジスタ9に1個でもデータaが記憶されている
状態において、H(ハイ)レベルの割込要求信号bを次
の割込制御装置7へ送出する。
【0021】割込制御装置7は、発振器10,カウンタ
11及び比較器12とで構成されている。カウンタ11
は、シリアル伝送回路6からHレベルの割込要求信号b
がクリア端子CLへ印加されると、クリア状態が解除さ
れ、クロック端子CKへ印加されているクロック信号の
クロック数の計数を開始する。したがって、このクロッ
ク数が経過時間Tに比例する割込処理要求に対する割込
優先度Gとなる。複数ビットで示される割込優先度Gは
出力端子Qから次の比較器12のX端子へ送出される。
したがって、割込優先度Gは時間経過に伴って上昇す
る。
【0022】そして、シリアル伝送回路9からの割込要
求信号bがL(ロー)レベルに解除されると、クロック
数がクリアされるので、割込優先度Gは0になる。比較
器12のY端子には、CPU2からバスラスン1を介し
て現在実行中の処理業務(タスク)毎に予め設定された
複数ビットで示される優先度Kが印加される。したがっ
て、CPU2の実行中の処理業務が他の処理業務に変わ
ると、優先度Kも変化する。また、CPU2が一連の処
理業務を終了して待機状態になると、優先度Kは0にな
る。
【0023】比較器12は割込優先度GとCPU2の実
行中処理業務の優先度Kとを比較して、割込優先度Gが
実行中の優先度Kを越えだ時点でCPU2の割込端子I
Nに対して割込信号cを印加する。
【0024】CPU2は、通常状態において、ROM3
に記憶されている各種の処理業務を所定の順序及び所定
のタイミングで実行している。なお、一つの処理業務の
実行開始前に、この処理業務の優先度Kを比較器12の
Y端子へ送出する。また、CPU2は割込制御装置7か
ら割込信号cが入力されると、現在実行中の処理業務を
一旦中断して、シリアル伝送回路6のFIFO型レジス
タ9に記憶されている各データaを記憶順に読出して、
読出した各データaに対する所定の割込処理を実行す
る。
【0025】CPU2はFIFO型レジスタ9に記憶さ
れている全てのデータaに対する割込処理が終了する
と、中断中の処理業務を再開する。次に、このように構
成されたコンピュータシステムの割込制御装置の具体的
動作を図2のタイムチャートを用いて説明する。
【0026】伝送路8を介して、非同期な時刻t1 ,t
2 ,t3 ,t7 において、各データaが入力されたとす
る。そして、時刻t1 以前においては、FIFO型レジ
スタ9にデータaが記憶されていないと仮定する。ま
た、CPU2における実行中の各処理業務の優先度Kが
図示するように変化するとする。
【0027】この場合、時刻t1 において、受信したデ
ータaはFIFO型レジスタ9へ一旦記憶される。ま
た、シリアル伝送回路6から出力される割込要求信号b
がLレベルからHレベルへ変化する。その結果、カウン
タ11はクロックの計数を開始し、カウンタ11から出
力される割込優先度Gが時間経過と共に上昇開始する。
時刻t1 においては、CPU2は処理業務を実行中であ
るので、割込優先度Gが実行中処理業務の優先度Kを越
えることはないので、今回のデータaに対する割込処理
は実行されない。
【0028】そして、時刻t2 ,t3 にて次の各データ
aが入力しても各時点において、FIFO型レジスタ9
の先頭記憶領域に記憶されている先のデータaに対する
割込優先度Gが実行中処理業務の優先度Kに達していな
いので、今回の各データaに対する割込処理も直ぐに実
施されない。
【0029】時刻t4 において、割込優先度Gが実行中
処理業務の優先度Kを越えると、比較器12からCPU
2に割込信号cが印加される。その結果、CPU2はF
IFO型レジスタ9ら記憶されている3個のデータaを
順番に読出て、各データaに対してまとめて割込処理P
を実施する。
【0030】時刻t5 において、CPU2における割込
処理が終了すると、FIFO型レジスタ9の全てのデー
タaがクリアされるので、シリアル伝送回路9から出力
されている割込要求信号bがLレベルへ解除される。そ
の結果、時刻t5 において、割込優先度Gが0に戻る。
【0031】また、時刻t6 において、CPU2が待機
状態になり、時刻t7 にて新たなデータaを受信する
と、割込優先度Gが直ぐに実行中処理業務の優先度Kを
越えるので、時刻t7 にて割込信号cがCPU2へ印加
される。その結果、CPU2は即座に該当データaに対
する割込処理Pを開始する。
【0032】このように構成されたコンピュータシステ
ムの割込制御装置においては、一つのデータaが入力さ
れてからの経過時間Tに比例する割込優先度Gが実行中
処理業務の優先度Kを越えた時点で、この時点までにF
IFO型レジスタ9に記憶されている全部のデータaに
対する割込処理Pをまとめて実行する。
【0033】したがって、CPU2が現在実行中の処理
業務の優先度Kが低い場合は、データ受信後のごく短時
間経過のちに該当データaに対する割込処理が実施され
る。また、CPU2の実行中処理業務の優先度Kが高い
場合は待たされる。その結果、割込処理要求が過度に待
たされることはないので、シリアル伝送回路6における
伝送応答性が過度に低下することはない。また、CPU
2に過度の処理負担が加わることはない。よって、コン
ピュータシステム全体の処理能率を向上できる。
【0034】なお、従来装置において、各データaに対
する割込優先度をCPU2の各処理業務の各優先度Kよ
り高く設定した場合における各データaに対する割込処
理Qは図2に示すように、それぞれ各データaの各入力
時刻t1 ,t2 ,t3 .t7において実行される。この
場合、シリアル伝送回路6における高い伝送応答性を維
持できるが、CPU2における処理業務がその都度中断
されて、CPU2における処理能率が低下する。
【0035】また、従来装置において、各データaに対
する割込優先度をCPU2の各処理業務の各優先度Kよ
り低く設定した場合における各データaに対する割込処
理Rは図2に示すように、CPU2における各業務処理
が終了した時刻t6 以降にまとめて実施される。この場
合、シリアル伝送回路6における伝送応答性が低下す
る。
【0036】図3は本発明の他の実施例に係わる割込制
御装置が組込まれたコンピュータシステムを示すブロッ
ク図である。図1に示す実施例システムと同一部分には
同一符号が付してある。したがって、重複する部分の詳
細説明を省略する。
【0037】この実施例システムのシリアル伝送回路6
aは非同期に入力される各データaをFIFO型レジス
タ9へ順次書込むとともに、各データaが入力される毎
にHレベレルの割込要求信号b1 を割込制御装置7a内
のカウンタ19aのクロック端子CKへ送出する。ま
た、シリアル伝送回路6aはFIFO型レジスタ9に記
憶されている各データaがCPU2に読出されて、割込
処理Paが終了すると、カウンタ11aのクリア端子C
LへHレベルのクリア信号dを送出する。
【0038】カウンタ11aは、シリアル伝送回路6a
から出力される割込要求信号b1 の数を計数して、この
計数値に比例する割込優先度Gaを次の比較器12のX
端子へ送出する。比較器12は、カウンタ11aからの
割込優先度Gaが実行中処理業務の優先度Kより高くな
ると、CPU2へ割込信号cを送出する。
【0039】このように構成されたコンピュータシステ
ムの割込制御装置であれは、カウンタ11aから出力さ
れる割込優先度Gaはシリアル伝送回路6aのFIFO
型レジステ9に記憶されているデータaの数に比例して
増加する。したがって、シリアル伝送回路6aに入力さ
れて実行されていない割込処理要求数が増加して割込優
先度GaがCPU2の実行中処理業務の優先度Kを越え
た時点で、各データaに対する割込処理がまとめて実行
される。
【0040】図4は、図2に示したタイムチャートと同
様に非同期な時刻t1 ,t2 ,t3,t7 において、各
データaが入力された場合におけるカウンタ11aから
出力される割込優先度GaとCPU2の優先度KとCP
U2における割込処理Paの実行タイミングを示すタイ
ムチャートである。
【0041】図示するように、割込優先度GaがCPU
2の優先度Kを越えた時刻t3 において、時刻t1 ,t
2 ,t3 に入力された3つのデータaに対する割込処理
Paがまとめて実行される。
【0042】このように構成された割込制御装置におい
ては、データaがCPU2の優先度Kで定まる個数だけ
シリアル伝送回路6aへ入力した時点で、まとめて、割
込処理Paが実行される。したがって、CPU2の優先
度Kが低い状態においては、入力されたデータaは比較
的短時間のうちに、割込処理が実行されるので、シリア
ル伝送回路6aにおける高い伝送応答性を確保できる。
【0043】逆に、CPU2の優先度Kが高い状態にお
いては、入力されたデータaはある程度その数がまとま
った時点で、まとめて割込処理Paが実行される。その
結果、各データa毎にそれぞれ個別に割込処理を実施す
る場合に比較して、CPU2の処理能率を向上できる。
【0044】なお、本発明は上述した各実施例に限定さ
れるものではない。例えば、割込優先度を、前記経過時
間TとFIFO型レジスタ9に記憶されているデータa
の数Nとの関数F=(T,N)で表現してもよい。
【0045】
【発明の効果】以上説明したように本発明のコンピュー
タシステムの割込制御装置においては、割込処理要求の
優先度を固定化せずに、割込要求の入力状況に応じて割
込要求を変化させて、この割込優先度が演算処理部にお
ける実行中処理業務の優先度を越えたタイミングで割込
処理を実行している。したがって、シリアル伝送におけ
る伝送応答性を低下することなく、かつ演算処理部にお
ける業務処理が平均化され、コンピュータシステム全体
の業務処理を円滑に実行できる。
【図面の簡単な説明】
【図1】 本発明の一実施例に係わる割込制御装置が組
込まれたコンピュータシステム全体を示すブロック図。
【図2】 同実施例割込制御装置の動作を示すタイムチ
ャート。
【図3】 本発明の他の実施例に係わる割込制御装置が
組込まれたコンピュータシステム全体を示すブロック
図。
【図4】 同実施例割込制御装置の動作を示すタイムチ
ャート。
【符号の説明】
1…バスライン、2…CPU、6,6a…シリアル伝送
回路、7…割込制御装置、9…FIFO型レジスタ、1
0…発振器、11,11a……カウンタ、12…比較
器。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 外部から順次入力される各割込処理要求
    を一旦記憶して、その後、各種処理業務を実行する演算
    処理部に割込信号を印加して前記演算処理部に前記記憶
    された各割込処理要求を一度に実行させるコンピュータ
    システムの割込制御装置において、 前記割込処理要求の入力時刻からの経過時間に伴って優
    先度が上昇する割込優先度を算出する割込優先度算出手
    段と、 この割込優先度算出手段にて算出された割込優先度が前
    記演算処理部における実行中処理業務の優先度より高い
    場合に前記演算処理部に前記割込信号を印加する優先度
    比較手段とを備えたコンピュータシステムの割込制御装
    置。
  2. 【請求項2】 外部から順次入力される各割込処理要求
    を一旦記憶して、その後、各種処理業務を実行する演算
    処理部に割込信号を印加して前記演算処理部に前記記憶
    された各割込処理要求を一度に実行させるコンピュータ
    システムの割込制御装置において、 前記記憶された割込処理要求数の増加に伴って優先度が
    上昇する割込優先度を算出する割込優先度算出手段と、 この割込優先度算出手段にて算出された割込優先度が前
    記演算処理部における実行中処理業務の優先度より高い
    場合に前記演算処理部に前記割込信号を印加する優先度
    比較手段とを備えたコンピュータシステムの割込制御装
    置。
JP9613193A 1993-04-22 1993-04-22 コンピュータシステムの割込制御装置 Pending JPH06309180A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
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