JPH0630519B2 - 通信システム - Google Patents
通信システムInfo
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- JPH0630519B2 JPH0630519B2 JP59240381A JP24038184A JPH0630519B2 JP H0630519 B2 JPH0630519 B2 JP H0630519B2 JP 59240381 A JP59240381 A JP 59240381A JP 24038184 A JP24038184 A JP 24038184A JP H0630519 B2 JPH0630519 B2 JP H0630519B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/50—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication
- H04L12/52—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques
- H04L12/525—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques involving a stored program control
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Sub-Exchange Stations And Push- Button Telephones (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】 本発明は、コンピューターシステムの通信に係る。コン
ピューターシステムは、遠隔通信ポートとのデータのや
り取りを制御するために通信コントローラを使用してい
る。コンピュータシステムの通信チャンネルは、典型的
に、コントローラとポートとの間でデータを両方向に転
送するデータバスである。各ポート及びコントローラは
データバスに接続される。通信コントローラは、通信ポ
ートと情報のブロックをやり取りするために使用され
る。これらのブロックは、多数のサブブロックに分割す
ることができる。サブブロックは、通信システムによっ
て予め決められたデータフォーマットで転送される。
ピューターシステムは、遠隔通信ポートとのデータのや
り取りを制御するために通信コントローラを使用してい
る。コンピュータシステムの通信チャンネルは、典型的
に、コントローラとポートとの間でデータを両方向に転
送するデータバスである。各ポート及びコントローラは
データバスに接続される。通信コントローラは、通信ポ
ートと情報のブロックをやり取りするために使用され
る。これらのブロックは、多数のサブブロックに分割す
ることができる。サブブロックは、通信システムによっ
て予め決められたデータフォーマットで転送される。
通信コントローラは、どの通信ポートが情報を送信しよ
うとしているか、或いは情報を受け取る用意ができたか
を確認するために通信ポートをポーリングしなければな
らない。これは、質問及び応答データ転送によって行な
われる。ポーリングされるべきポートのアドレスを含む
情報ブロックがポートに転送される。通信ポートは、そ
れらの状態に基づいて応答する。ポートの１つをアドレ
スする動作は、アドレスデータをデータバスに沿って通
信ポートに転送して、ここでアドレスをデコードするこ
とによって行なう。質問及び応答動作は、データバスに
おいて時間を浪費する。この欠点により、データバス上
でのデータの転送速度が限定される。更に、アドレス動
作及び状態確認動作を実行するに要する時間によって、
ブロック転送を完了するに要する時間が増大する。この
ように、データバスアーキテクチャには、本来時間遅延
があるという欠点がある。
うとしているか、或いは情報を受け取る用意ができたか
を確認するために通信ポートをポーリングしなければな
らない。これは、質問及び応答データ転送によって行な
われる。ポーリングされるべきポートのアドレスを含む
情報ブロックがポートに転送される。通信ポートは、そ
れらの状態に基づいて応答する。ポートの１つをアドレ
スする動作は、アドレスデータをデータバスに沿って通
信ポートに転送して、ここでアドレスをデコードするこ
とによって行なう。質問及び応答動作は、データバスに
おいて時間を浪費する。この欠点により、データバス上
でのデータの転送速度が限定される。更に、アドレス動
作及び状態確認動作を実行するに要する時間によって、
ブロック転送を完了するに要する時間が増大する。この
ように、データバスアーキテクチャには、本来時間遅延
があるという欠点がある。
通信コントローラは、ポートが機能不良である時に、全
データバス通信機能が働かなくなる。
データバス通信機能が働かなくなる。
更に、ポートは、機能不良中に誤ったデータを送ること
がある。データバスは、データの有効性をチェックせず
にデータを転送する。従って、誤ったデータがコントロ
ーラに伝播する。データバスは、不都合なことに、機能
不良の通信ポートを作動不良にする能力がない。
がある。データバスは、データの有効性をチェックせず
にデータを転送する。従って、誤ったデータがコントロ
ーラに伝播する。データバスは、不都合なことに、機能
不良の通信ポートを作動不良にする能力がない。
本発明の目的は、ポートの応答時間を改善することであ
る。応答時間としては単一ビットの時間が好ましい。本
発明の別の目的は、欠陥ポートを検出し不能化すること
である。
る。応答時間としては単一ビットの時間が好ましい。本
発明の別の目的は、欠陥ポートを検出し不能化すること
である。
チャンネルは、オン・ザ・フライ(on-the-fly)アドレス
動作を実行する。ポートには、データ流がチャンネルか
らのデータブロックとして送られる。データ流は、デー
タ流を受け取るべきポートのアドレスを含んでいる。チ
ャンネルは、アドレスを感知し、データブロックをアド
レスされたポートに送る。ポートは、チャンネルの一方
向にデータを受け取るように設計されている。チャンネ
ルは、ポートが伝送をしている場合、ポートからの転送
を一時停止する。
動作を実行する。ポートには、データ流がチャンネルか
らのデータブロックとして送られる。データ流は、デー
タ流を受け取るべきポートのアドレスを含んでいる。チ
ャンネルは、アドレスを感知し、データブロックをアド
レスされたポートに送る。ポートは、チャンネルの一方
向にデータを受け取るように設計されている。チャンネ
ルは、ポートが伝送をしている場合、ポートからの転送
を一時停止する。
チャンネルは、データ流に含まれている種々のコントロ
ールキャラクタを自動的にチェックする。キャラクタを
チェックすることは、チャンネルを通って転送されるデ
ータ流の完全性を監視することである。チャンネルは、
確認できるエラーを検出した時に、ポートを不能化する
ことができる。
ールキャラクタを自動的にチェックする。キャラクタを
チェックすることは、チャンネルを通って転送されるデ
ータ流の完全性を監視することである。チャンネルは、
確認できるエラーを検出した時に、ポートを不能化する
ことができる。
チャンネルでは、２本の単一方向ラインを経て通信コン
トローラから複数のポートへ送られるデータをマルチプ
レクス及びデマルチプレクスする。送信データ、送信ク
ロック、受信データ及び受信クロックの一方向ライン
は、チャンネルに放射状に取り付けられた各ポートに接
続されている。これらのラインによりポートの応答時間
が容易に１ビットセル時間とされる。放射状の配置によ
り、チャンネルにおいて、ラウンドロビンポーリングが
可能となる。これら及び他の効果は、好ましい実施例の
詳細な説明より明らかになり、理解できるであろう。
トローラから複数のポートへ送られるデータをマルチプ
レクス及びデマルチプレクスする。送信データ、送信ク
ロック、受信データ及び受信クロックの一方向ライン
は、チャンネルに放射状に取り付けられた各ポートに接
続されている。これらのラインによりポートの応答時間
が容易に１ビットセル時間とされる。放射状の配置によ
り、チャンネルにおいて、ラウンドロビンポーリングが
可能となる。これら及び他の効果は、好ましい実施例の
詳細な説明より明らかになり、理解できるであろう。
実施例 第１図を参照すると、コントローラ１０は、チャンネル
１２に接続され、次にチャンネル１２は、放射状配列で
接続されている複数のポート１４に接続されている。
１２に接続され、次にチャンネル１２は、放射状配列で
接続されている複数のポート１４に接続されている。
第２図を参照すると、コントローラ１０は、２本の単一
方向リンク１６及び１８を使ってチャンネル１２に接続
されている。これらのリンクは、直列データを通信す
る。チャンネル１２及びコントローラ１０は、２本の直
列リンク１６及び１８で一緒に接続され、これらのリン
クが、同時に両方向通信を可能にしている。リンク１６
及び１８は、直列自己タイミング取りビット同期単一方
向リンクである。チャンネル１２は、マルチプレクサ２
０及びデマルチプレクサ２２を使う。リンク１６は、デ
ータをマルチプレクサ２０からコントローラ１０に伝送
し、一方、リンク１８はデータをコントローラ１０から
デマルチプレクサ２２に伝送する。マルチプレクサ２０
は、ポート１４からのデータをマルチプレクスし、コン
トローラ１０に伝送する。デマルチプレクサ２２は、コ
ントローラ１０からのデータをデマルチプレクスし、ポ
ート１４に伝送する。
方向リンク１６及び１８を使ってチャンネル１２に接続
されている。これらのリンクは、直列データを通信す
る。チャンネル１２及びコントローラ１０は、２本の直
列リンク１６及び１８で一緒に接続され、これらのリン
クが、同時に両方向通信を可能にしている。リンク１６
及び１８は、直列自己タイミング取りビット同期単一方
向リンクである。チャンネル１２は、マルチプレクサ２
０及びデマルチプレクサ２２を使う。リンク１６は、デ
ータをマルチプレクサ２０からコントローラ１０に伝送
し、一方、リンク１８はデータをコントローラ１０から
デマルチプレクサ２２に伝送する。マルチプレクサ２０
は、ポート１４からのデータをマルチプレクスし、コン
トローラ１０に伝送する。デマルチプレクサ２２は、コ
ントローラ１０からのデータをデマルチプレクスし、ポ
ート１４に伝送する。
送信データライン２４、送信クロックライン２６、受信
データライン２８、及び受信クロックライン３０は、直
列単一方向データを伝達し、そして、それらのすべての
ラインは、チャンネル１２をポート１４に接続してい
る。受信データライン２８は、ポート１４によって送信
された受信データ信号を、マルチプレクサ２０に伝送す
る。受信クロックライン３０は、マルチプレクサ２０に
よって送信された受信クロック信号を通信する。送信デ
ータライン２４及び送信クロックライン２６は、デマル
チプレクサ２２によって送信された送信データ及び送信
クロック信号を送信する。
データライン２８、及び受信クロックライン３０は、直
列単一方向データを伝達し、そして、それらのすべての
ラインは、チャンネル１２をポート１４に接続してい
る。受信データライン２８は、ポート１４によって送信
された受信データ信号を、マルチプレクサ２０に伝送す
る。受信クロックライン３０は、マルチプレクサ２０に
よって送信された受信クロック信号を通信する。送信デ
ータライン２４及び送信クロックライン２６は、デマル
チプレクサ２２によって送信された送信データ及び送信
クロック信号を送信する。
ポート１４の各々は、受信データライン２８、受信クロ
ックライン３０、送信データライン２４、及び送信クロ
ックライン２６に接続している。送信クロックライン２
６は、それら個々の送信データライン２４の送信データ
を、それら個々のポート１４へタイミングを合わせて送
り込む。受信クロックライン３０は、それら個々の受信
データライン２８の受信データを、それら個々のポート
１４からタイミングを取って送り出す。その結果、ポー
ト１４の各々は、２組のデータライン及びクロックライ
ンに接続される。
ックライン３０、送信データライン２４、及び送信クロ
ックライン２６に接続している。送信クロックライン２
６は、それら個々の送信データライン２４の送信データ
を、それら個々のポート１４へタイミングを合わせて送
り込む。受信クロックライン３０は、それら個々の受信
データライン２８の受信データを、それら個々のポート
１４からタイミングを取って送り出す。その結果、ポー
ト１４の各々は、２組のデータライン及びクロックライ
ンに接続される。
デマルチプレクサ２２は、ライン１８を経て入って来る
データ流のポートアドレスに対して、コントローラ１０
から入って来るデータ流を監視する。さらに、デマルチ
プレクサ２２は、入って来るデータをアドレスされたポ
ート１４に自動的に送る。この自動送り動作を、オン・
ザ・フライ・アドレス動作と呼ぶ。これにより、ポート
１４をアドレスするブロック転送は不要となる。デマル
チプレクサ２２は、送信クロック信号を送信データに同
期して送信する。送信クロック信号は、すべての送信ク
ロックラインを経て同時に送られる。送信データ信号
は、送信データライン２４の１本のみを経て送られる。
データ流のポートアドレスに対して、コントローラ１０
から入って来るデータ流を監視する。さらに、デマルチ
プレクサ２２は、入って来るデータをアドレスされたポ
ート１４に自動的に送る。この自動送り動作を、オン・
ザ・フライ・アドレス動作と呼ぶ。これにより、ポート
１４をアドレスするブロック転送は不要となる。デマル
チプレクサ２２は、送信クロック信号を送信データに同
期して送信する。送信クロック信号は、すべての送信ク
ロックラインを経て同時に送られる。送信データ信号
は、送信データライン２４の１本のみを経て送られる。
マルチプレクサ２０は、ポート１４のいずれが、データ
を転送する準備が出来ているかを決めるのに、ラウンド
ロビンポーリングを使う。マルチプレクサ２０は、受信
クロック３０を経て受信クロックサイクルを、ポート１
４の１つに転送する。さらに、ポートは、ポートがデー
タの転送する準備ができている場合、受信データライン
２８に低レベル信号を供給する。この低レベル信号は、
論理ゼロのデータビットで、これは、ポート１４が転送
するデータビットのブロックの１番目のビットである。
ポート１４は、ポート１４が転送の準備ができていない
場合、受信データライン２８に高レベル信号を供給す
る。
を転送する準備が出来ているかを決めるのに、ラウンド
ロビンポーリングを使う。マルチプレクサ２０は、受信
クロック３０を経て受信クロックサイクルを、ポート１
４の１つに転送する。さらに、ポートは、ポートがデー
タの転送する準備ができている場合、受信データライン
２８に低レベル信号を供給する。この低レベル信号は、
論理ゼロのデータビットで、これは、ポート１４が転送
するデータビットのブロックの１番目のビットである。
ポート１４は、ポート１４が転送の準備ができていない
場合、受信データライン２８に高レベル信号を供給す
る。
それから、マルチプレクサ２０は、当該ポートが高レベ
ル信号であるか、又はポートがデータビットのブロック
の転送を終了した場合、次のポート１４が、データを転
送する準備ができているかどうかを決定するために、次
のポート１４に進む。マルチプレクサ２０は、ポート１
４に繰り返し質問を行なう。マルチプレクサ２０は、最
後のポート（ポートＮ）が質問された後、最初のポート
（ポートφ）に質問する。これを、ラウンドロビンポー
リングと呼び、そして、このようなポーリングは、アド
レス動作に対して、データのブロックの転送を必要とし
ない。
ル信号であるか、又はポートがデータビットのブロック
の転送を終了した場合、次のポート１４が、データを転
送する準備ができているかどうかを決定するために、次
のポート１４に進む。マルチプレクサ２０は、ポート１
４に繰り返し質問を行なう。マルチプレクサ２０は、最
後のポート（ポートＮ）が質問された後、最初のポート
（ポートφ）に質問する。これを、ラウンドロビンポー
リングと呼び、そして、このようなポーリングは、アド
レス動作に対して、データのブロックの転送を必要とし
ない。
ポート１４は、ポート１４がデータ転送の準備ができて
いる場合、ポート１４に質問するのに使われる質問クロ
ックサイクル中に、低レベル信号を供給しなければなら
ない。その結果、ポート１４は、質問に応答する時間
が、１ビット時間となる。これは、ポート１４の繰り返
しポーリング及びアドレス動作を速める。
いる場合、ポート１４に質問するのに使われる質問クロ
ックサイクル中に、低レベル信号を供給しなければなら
ない。その結果、ポート１４は、質問に応答する時間
が、１ビット時間となる。これは、ポート１４の繰り返
しポーリング及びアドレス動作を速める。
通信コントローラから入って来るデータ流は、自己タイ
ミング取り特性のものである。入って来るデータ流は、
そのデータ及びクロック信号がリンク１８に同時に重畳
される。デマルチプレクサ２２は、データとクロック信
号を分離し、入ってくるデータ流のデータを、アドレス
されたポート１４に転送する。分離されクロック信号
は、チャンネルに同期され、取り付けられたポート１４
のすべてに転送される。
ミング取り特性のものである。入って来るデータ流は、
そのデータ及びクロック信号がリンク１８に同時に重畳
される。デマルチプレクサ２２は、データとクロック信
号を分離し、入ってくるデータ流のデータを、アドレス
されたポート１４に転送する。分離されクロック信号
は、チャンネルに同期され、取り付けられたポート１４
のすべてに転送される。
マルチプレクサ２０は、内部で受信クロック信号を発生
する。特定のポートからマルチプレクサ２０に入る受信
データ信号は、マルチプレクサの内部で発生された受信
クロック信号と合成され、自己タイミング取り特性をも
ったデータ流が形成されて出力される。
する。特定のポートからマルチプレクサ２０に入る受信
データ信号は、マルチプレクサの内部で発生された受信
クロック信号と合成され、自己タイミング取り特性をも
ったデータ流が形成されて出力される。
デマルチプレクサ２２は、一度に１つのポート１４とし
か通信できない。マルチプレクサ２０も、一度に１つの
ポート１４としか通信できない。受信クロック信号は、
ポート１４の１つのみに送られる。送信クロック信号
は、ポート１４のすべてに転送されるが、１つのポート
１４がデータ流を受信する間に別のポート１４がデータ
流を送信することができる。その結果、チャンネルは、
コントローラと同時にデータをやり取りすることができ
る。この両方向通信は、２本の単一方向リンク１６及び
１８を経て行われる。
か通信できない。マルチプレクサ２０も、一度に１つの
ポート１４としか通信できない。受信クロック信号は、
ポート１４の１つのみに送られる。送信クロック信号
は、ポート１４のすべてに転送されるが、１つのポート
１４がデータ流を受信する間に別のポート１４がデータ
流を送信することができる。その結果、チャンネルは、
コントローラと同時にデータをやり取りすることができ
る。この両方向通信は、２本の単一方向リンク１６及び
１８を経て行われる。
マルチプレクサ２０は、デマルチプレクサ２２とマルチ
プレクサ２０の両方が同一ポート１４と同時に通信して
いる時、アドレスされたポートへの受信クロックの転送
を終了する。このことにより、マルチプレクサ２０は、
アドレスされたポートとの通信を停止する。それによっ
て、１つのポートへの同時の送信及び受信が禁止され
る。
プレクサ２０の両方が同一ポート１４と同時に通信して
いる時、アドレスされたポートへの受信クロックの転送
を終了する。このことにより、マルチプレクサ２０は、
アドレスされたポートとの通信を停止する。それによっ
て、１つのポートへの同時の送信及び受信が禁止され
る。
デマルチプレクサ２２とマルチプレクサ２０を通過する
データ流は、デマルチプレクサ２２とマルチプレクサ２
０で各々監視される。デマルチプレクサ２２とマルチプ
レクサ２０は、データブロックの最初の有効キャラクタ
であるフラグキャラクタを確認する。これは、データブ
ロックの最後の有効キャラクタのこともある。アドレス
キャラクタは、最初のフラッグキャラクタの後に続く。
アドレスキャラクタは、アドレスされたポート１４を識
別する。
データ流は、デマルチプレクサ２２とマルチプレクサ２
０で各々監視される。デマルチプレクサ２２とマルチプ
レクサ２０は、データブロックの最初の有効キャラクタ
であるフラグキャラクタを確認する。これは、データブ
ロックの最後の有効キャラクタのこともある。アドレス
キャラクタは、最初のフラッグキャラクタの後に続く。
アドレスキャラクタは、アドレスされたポート１４を識
別する。
マルチプレクサ２０は、ポート１４の１つから転送が行
なわれている間に欠陥が発生した場合、そのポートの機
能を明らかに不能にする。４つの確認できる欠陥状態
は、長すぎるデータブロック、始まりのないフラグキャ
ラクタ、終りのないフラグもしくはキャラクタ中断、及
び間違ったアドレスである。
なわれている間に欠陥が発生した場合、そのポートの機
能を明らかに不能にする。４つの確認できる欠陥状態
は、長すぎるデータブロック、始まりのないフラグキャ
ラクタ、終りのないフラグもしくはキャラクタ中断、及
び間違ったアドレスである。
第３図を参照すると、コントロラ１０からデマルチプレ
クサ２２に転送される自己タイミング取り送信データ
は、最初に、同期回路３２に入る。同期回路３２は、入
ってくるビット流を内部発振器３４に同期させる。発振
器３４は出力ライン３５にクロック信号を与える。従っ
て、データ流は発振器３４に同期された後に、復調状態
マシン３６に入る。
クサ２２に転送される自己タイミング取り送信データ
は、最初に、同期回路３２に入る。同期回路３２は、入
ってくるビット流を内部発振器３４に同期させる。発振
器３４は出力ライン３５にクロック信号を与える。従っ
て、データ流は発振器３４に同期された後に、復調状態
マシン３６に入る。
同期された転送データ流は、この変調状態マシン３６に
入り、データ流の各ビットに対して、予め定められたビ
ットセル時間巾を用いている。データライン３８は、各
ビットセルの始めにおいては、常に高電圧状態である。
データライン３８は、データビットの値に基づいてビッ
トセル内で低電圧状態に移行する。ビットの値は１又は
０のいずれかである。
入り、データ流の各ビットに対して、予め定められたビ
ットセル時間巾を用いている。データライン３８は、各
ビットセルの始めにおいては、常に高電圧状態である。
データライン３８は、データビットの値に基づいてビッ
トセル内で低電圧状態に移行する。ビットの値は１又は
０のいずれかである。
データ流のコード化により、低電圧状態へ早目に切り換
わると、０ビットが指定される。ビットセルの３３％の
点でこの遷移が起きる。低電圧状態への切り換えが遅れ
ると、１ビットが指定される。この遷移はビットセル時
間の６７％の点で生じる。そのため、５０％のビットセ
ルの中心でサンプリングすることにより、ビットセルの
ビットが１ビットであるか、０ビットであるかが決定さ
れる。
わると、０ビットが指定される。ビットセルの３３％の
点でこの遷移が起きる。低電圧状態への切り換えが遅れ
ると、１ビットが指定される。この遷移はビットセル時
間の６７％の点で生じる。そのため、５０％のビットセ
ルの中心でサンプリングすることにより、ビットセルの
ビットが１ビットであるか、０ビットであるかが決定さ
れる。
復調状態マシン３６は、ビットセル内にあるビットが１
か０かを決める。さらに、復調状態マシン３６は、クロ
ックとデータを分離し、分離された出力として、ライン
４０にＮＲＺ（非ゼロ復帰）送信データ信号を、そして
ライン４２に送信クロック信号を供給する。復調状態マ
シン３６は、発振器３４によってタイミング取りされる
論理回路及びラッチの組み合わせ体を使用する。
か０かを決める。さらに、復調状態マシン３６は、クロ
ックとデータを分離し、分離された出力として、ライン
４０にＮＲＺ（非ゼロ復帰）送信データ信号を、そして
ライン４２に送信クロック信号を供給する。復調状態マ
シン３６は、発振器３４によってタイミング取りされる
論理回路及びラッチの組み合わせ体を使用する。
送信直列シフタ４４は、この直列シフタ４４内のすべて
のビットに対して、ライン４６に並列出力を供給する。
ライン４６に現れる送信直列シフタの出力は、フラグデ
コーダ回路５０に接続される。ライン４０の送信データ
信号は、ライン４２の送信クロック信号によって、送信
直列シフタ４４を横切ってシフトされる。さらに、送信
直列シフタ４４の最後の出力は、送信データ信号で、ラ
イン４８に現れる。
のビットに対して、ライン４６に並列出力を供給する。
ライン４６に現れる送信直列シフタの出力は、フラグデ
コーダ回路５０に接続される。ライン４０の送信データ
信号は、ライン４２の送信クロック信号によって、送信
直列シフタ４４を横切ってシフトされる。さらに、送信
直列シフタ４４の最後の出力は、送信データ信号で、ラ
イン４８に現れる。
フラグデコーダ回路５０は、フラグキャラクタのビット
パターンを確認する。次いで、フラグデコーダ回路５０
は、ライン５２にアクティブ信号を供給し、これによ
り、選択ラッチ５４にデータを記憶する。ポートアドレ
スは、フラグキュラクタが確認された時、選択ラッチ５
４に記憶される。
パターンを確認する。次いで、フラグデコーダ回路５０
は、ライン５２にアクティブ信号を供給し、これによ
り、選択ラッチ５４にデータを記憶する。ポートアドレ
スは、フラグキュラクタが確認された時、選択ラッチ５
４に記憶される。
さらに、送信直列シフタ４４は、選択ラッチ５４のＤ入
力に接続されているライン５６に並列の出力を発生す
る。選択ラッチ５４は、デマルチプレクサ２２に接続さ
れた現在アドレスされたポート１４のアドレスを記憶す
る。選択ラッチ５４は、アドレスされたポートの値を表
す出力をライン５８に発生する。ライン５８は、データ
マルチプレクサ６０と比較回路６２に接続されている。
力に接続されているライン５６に並列の出力を発生す
る。選択ラッチ５４は、デマルチプレクサ２２に接続さ
れた現在アドレスされたポート１４のアドレスを記憶す
る。選択ラッチ５４は、アドレスされたポートの値を表
す出力をライン５８に発生する。ライン５８は、データ
マルチプレクサ６０と比較回路６２に接続されている。
送信直列シフタ４４のライン４８は、データでマルチプ
レクサ６０を駆動する。データデマルチプレクサ６０
は、ライン４８のデータ流を、アドレスされたポート１
４に転送する。ライン５８は、ライン４８のデータ流
を、データデマルチプレクサ６０を経て、アドレスされ
たポート１４に転送する。復調状態マシン３６によって
供給されたライン４２の送信クロック信号は、送信クロ
ック駆動装置６３を駆動する。送信クロック駆動装置６
３は、送信クロック信号を、接続されたポート１４のす
べてに転送する。
レクサ６０を駆動する。データデマルチプレクサ６０
は、ライン４８のデータ流を、アドレスされたポート１
４に転送する。ライン５８は、ライン４８のデータ流
を、データデマルチプレクサ６０を経て、アドレスされ
たポート１４に転送する。復調状態マシン３６によって
供給されたライン４２の送信クロック信号は、送信クロ
ック駆動装置６３を駆動する。送信クロック駆動装置６
３は、送信クロック信号を、接続されたポート１４のす
べてに転送する。
アイドル回路６４は、データ流のパターンの存在につい
てライン４８を監視する。アイドル回路６４は、送信直
列シフタ４４からライン４８を経てデータ流が到来する
時だけ、比較回路を作動可能にさせる。アイドル回路６
４は、その監視を開始させるライン４２の送信クロック
信号で駆動される。アイドル回路６４は、デマルチプレ
クサ２２が送信状態であるアイドル状態であるかを表す
出力信号をライン６６に発生する。
てライン４８を監視する。アイドル回路６４は、送信直
列シフタ４４からライン４８を経てデータ流が到来する
時だけ、比較回路を作動可能にさせる。アイドル回路６
４は、その監視を開始させるライン４２の送信クロック
信号で駆動される。アイドル回路６４は、デマルチプレ
クサ２２が送信状態であるアイドル状態であるかを表す
出力信号をライン６６に発生する。
マルチプレクサ２０は、このマルチプレクサ２０に接続
されて現在アドレスされたポート１４のポートアドレス
を記憶する選択カウンタ６８を有する。選択カウンタ６
８は、ライン７０にマルチプレクサ２０のポートアドレ
スを供給する。
されて現在アドレスされたポート１４のポートアドレス
を記憶する選択カウンタ６８を有する。選択カウンタ６
８は、ライン７０にマルチプレクサ２０のポートアドレ
スを供給する。
比較回路６２は、ライン５８に現れる選択ラッチされた
ポートアドレスと、ライン７０に現れる選択カウンタの
ポートアドレスとを比較する。比較回路６２は、ライン
６６の非アイドル信号によって作動可能になった時であ
って、更に、ライン５８のマルチプレクサポートアドレ
スとライン７０のデマルチプレクサアドレスが等しい時
に、ライン７２にマルチプレクス不能化信号を送る。ラ
イン７２の不能化信号により、マルチプレクサ２０は、
アドレスされたポートにクロック信号を転送するのをや
める。従って、比較回路６２は、マルチプレクサ２０と
デマルチプレクサ２２が同時に同じポートと通信しない
ようにする。
ポートアドレスと、ライン７０に現れる選択カウンタの
ポートアドレスとを比較する。比較回路６２は、ライン
６６の非アイドル信号によって作動可能になった時であ
って、更に、ライン５８のマルチプレクサポートアドレ
スとライン７０のデマルチプレクサアドレスが等しい時
に、ライン７２にマルチプレクス不能化信号を送る。ラ
イン７２の不能化信号により、マルチプレクサ２０は、
アドレスされたポートにクロック信号を転送するのをや
める。従って、比較回路６２は、マルチプレクサ２０と
デマルチプレクサ２２が同時に同じポートと通信しない
ようにする。
発振器３４は、ライン７６に受信クロック信号を供給す
るタイミング回路７４を駆動する。タイミング回路７４
は、ライン７２のアクティブ信号によって作動不能にさ
れる。ライン７６の受信クロック信号は、受信ラッチ７
８、ビットカウンタ８０、選択カウンタ６８、受信直列
シフタ８２及び状態マシン８４をクロックでトリガす
る。さらに、ライン７６の受信クロック信号は、受信ク
ロック信号をポート１４の１つに送信する受信クロック
駆動装置を駆動する。その結果、マルチプレクサ２０
は、ポート１４の１つによって送信された受信データ流
に同期して作動する。
るタイミング回路７４を駆動する。タイミング回路７４
は、ライン７２のアクティブ信号によって作動不能にさ
れる。ライン７６の受信クロック信号は、受信ラッチ７
８、ビットカウンタ８０、選択カウンタ６８、受信直列
シフタ８２及び状態マシン８４をクロックでトリガす
る。さらに、ライン７６の受信クロック信号は、受信ク
ロック信号をポート１４の１つに送信する受信クロック
駆動装置を駆動する。その結果、マルチプレクサ２０
は、ポート１４の１つによって送信された受信データ流
に同期して作動する。
マルチプレクサ２０の中央制御機構は、状態マシン８４
である。第４図に示されたマルチプレクサ状態マシンの
流れ線図は、状態マシン８４の論理的な流れを表してい
る。状態マシン８４は、マルチプレクサ２０がポート１
４の１つを質問する時、ＮＲＺデータライン８８を監視
する。データライン８８は、アドレスされたポートがデ
ータを送信する準備ができた時に、低電圧状態になる。
状態マシン８４は、ライン８８のデータラッチ出力が高
い状態のままである時、選択カウンタ６８を増加させ
る。
である。第４図に示されたマルチプレクサ状態マシンの
流れ線図は、状態マシン８４の論理的な流れを表してい
る。状態マシン８４は、マルチプレクサ２０がポート１
４の１つを質問する時、ＮＲＺデータライン８８を監視
する。データライン８８は、アドレスされたポートがデ
ータを送信する準備ができた時に、低電圧状態になる。
状態マシン８４は、ライン８８のデータラッチ出力が高
い状態のままである時、選択カウンタ６８を増加させ
る。
状態マシン８４は、増加ライン８９に、選択カウンタ６
８を増加させるアクティブ信号を供給する。選択カウン
タ６８は、この選択カウンタ６８が増加する時に、ポー
ト１４をポーリングする。選択カウンタ６８は、ライン
７０にポートアドレスを供給する。アドレスライン７０
は、ＲＡＭ（ランダムアクセスメモリ）９０、アドレス
一致回路９２、データマルチプレクサ９４及び受信クロ
ック駆動装置８６にって間接的に情報を受け取る。受信
クロック駆動装置８６は、選択カウンタ６８が増加する
時に、個々のクロックライン３０を経てポート１４の各
々にクロックサイクルを順次与える。この順次走査によ
り、ラウンドロビンポーリングが実行される。
８を増加させるアクティブ信号を供給する。選択カウン
タ６８は、この選択カウンタ６８が増加する時に、ポー
ト１４をポーリングする。選択カウンタ６８は、ライン
７０にポートアドレスを供給する。アドレスライン７０
は、ＲＡＭ（ランダムアクセスメモリ）９０、アドレス
一致回路９２、データマルチプレクサ９４及び受信クロ
ック駆動装置８６にって間接的に情報を受け取る。受信
クロック駆動装置８６は、選択カウンタ６８が増加する
時に、個々のクロックライン３０を経てポート１４の各
々にクロックサイクルを順次与える。この順次走査によ
り、ラウンドロビンポーリングが実行される。
ポート１４の各々には、低電圧状態をデータマルチプレ
クサ９４に与えるために、タイミング回路７４の１クロ
ックサイクルの期間が割当てられる。データマルチプレ
クサ９４は、選択ライン７０のポートアドレスをデコー
ドする。データマルチプレクサ９４は、アドレスされた
ポートによってリンク２８を経て転送されたデータをラ
イン９６に送る。
クサ９４に与えるために、タイミング回路７４の１クロ
ックサイクルの期間が割当てられる。データマルチプレ
クサ９４は、選択ライン７０のポートアドレスをデコー
ドする。データマルチプレクサ９４は、アドレスされた
ポートによってリンク２８を経て転送されたデータをラ
イン９６に送る。
ライン９６のデータは、不能化ゲート９８を経て、ゲー
ト出力ライン１００に送られ、このラインは、受信ラッ
チ７８のＤ入力に接続されている。ライン８８に現れる
受信ラッチの出力信号は、状態マシン８４、受信直列シ
フタ８２及び変調クロックエンコーダ回路１０２に供給
される。状態マシン８４は、ライン８８を監視し、アド
レスされたポートが、データを送信する準備ができてい
るかどうか決定する。
ト出力ライン１００に送られ、このラインは、受信ラッ
チ７８のＤ入力に接続されている。ライン８８に現れる
受信ラッチの出力信号は、状態マシン８４、受信直列シ
フタ８２及び変調クロックエンコーダ回路１０２に供給
される。状態マシン８４は、ライン８８を監視し、アド
レスされたポートが、データを送信する準備ができてい
るかどうか決定する。
変調クロックエンコーダ回路１０２は、ライン８８のＮ
ＲＺデータ流を受け取り、データの内容によって、ＮＲ
Ｚデータ流を変調する。変調クロックエンコーダ回路１
０２は、ライン３５の発信信号、ライン８８の受信デー
タ信号及びライン７６の受信クロック信号を受け取り、
ＮＲＺデータ流を変調し、エンコードする。その結果出
ていくデータ流は、リンク１６に供給される、データ
は、データ転送の間に、ポート１４の１つから、データ
マルチプレクサ９４、不能化ゲート９８及び変調クロッ
クエンコーダ回路１０２を経てコントローラ１０に順次
に送られる。
ＲＺデータ流を受け取り、データの内容によって、ＮＲ
Ｚデータ流を変調する。変調クロックエンコーダ回路１
０２は、ライン３５の発信信号、ライン８８の受信デー
タ信号及びライン７６の受信クロック信号を受け取り、
ＮＲＺデータ流を変調し、エンコードする。その結果出
ていくデータ流は、リンク１６に供給される、データ
は、データ転送の間に、ポート１４の１つから、データ
マルチプレクサ９４、不能化ゲート９８及び変調クロッ
クエンコーダ回路１０２を経てコントローラ１０に順次
に送られる。
受信ラッチ７８は、ライン８８にＮＲＺ（非ゼロ復帰）
データ流を供給するようにタイミング回路７４によって
タイミング取りされる。このＮＲＺデータ流は、受信直
列シフタ８２を経てシフトされる。直列シフタ８２は、
ライン１０４に並列出力を発生する。アボードデコード
回路１０６は、アボートキャラクタが受信直列シフタ８
２によって送られた時、アボートデコード出力ライン１
０８にアクティブ信号を供給する。アボードデコード出
力ライン１０８は、状態マシン８４によって監視され
る。
データ流を供給するようにタイミング回路７４によって
タイミング取りされる。このＮＲＺデータ流は、受信直
列シフタ８２を経てシフトされる。直列シフタ８２は、
ライン１０４に並列出力を発生する。アボードデコード
回路１０６は、アボートキャラクタが受信直列シフタ８
２によって送られた時、アボートデコード出力ライン１
０８にアクティブ信号を供給する。アボードデコード出
力ライン１０８は、状態マシン８４によって監視され
る。
アドレス一致回路は、ライン７０のポートアドレスとラ
イン１０４の受信直列シフタの出力を受け取る。ライン
１１０の一致出力信号は、状態マシン８４によって監視
される。状態マシン８４は、ポート１４の１つによって
転送されたアドレスキャラクタが、受信直列シフタ８２
に記憶される時に、ライン１１０の一致出力信号を監視
する。
イン１０４の受信直列シフタの出力を受け取る。ライン
１１０の一致出力信号は、状態マシン８４によって監視
される。状態マシン８４は、ポート１４の１つによって
転送されたアドレスキャラクタが、受信直列シフタ８２
に記憶される時に、ライン１１０の一致出力信号を監視
する。
状態マシン８４は、復帰ライン１１２にアクティブな復
帰信号を供給することによってビットカウンタ８０を復
帰することができる。ビットカウンタ８０は、ポート１
４の１つからデータ流の転送が開始される時に復帰され
る。ライン７６のクロック信号は、マルチプレクサ２０
を経てビットが転送される時に、ビットカウンタ８０を
増加させる。ビットカウンタ８０は、ブロックのビット
カウントが最大許容ブロックビットカウントを越える時
に、状態マシン８４によって監視されるライン１１４
に、アクティブな長いブロック信号を供給する。状態マ
シン８４は、ブロック転送の間、ライン１１４の長いブ
ロック信号を監視する。
帰信号を供給することによってビットカウンタ８０を復
帰することができる。ビットカウンタ８０は、ポート１
４の１つからデータ流の転送が開始される時に復帰され
る。ライン７６のクロック信号は、マルチプレクサ２０
を経てビットが転送される時に、ビットカウンタ８０を
増加させる。ビットカウンタ８０は、ブロックのビット
カウントが最大許容ブロックビットカウントを越える時
に、状態マシン８４によって監視されるライン１１４
に、アクティブな長いブロック信号を供給する。状態マ
シン８４は、ブロック転送の間、ライン１１４の長いブ
ロック信号を監視する。
状態マシン８４は、ポートを明らかに作動不能にさせる
能力を持っている。ＲＡＭ９０は、チャンネル１２に接
続しているポート１４の各々に対して１個のビットを持
っている。そして、ＲＡＭ９０は、ＲＡＭアドレスマル
チプレクサ１１５によって選択される。
能力を持っている。ＲＡＭ９０は、チャンネル１２に接
続しているポート１４の各々に対して１個のビットを持
っている。そして、ＲＡＭ９０は、ＲＡＭアドレスマル
チプレクサ１１５によって選択される。
ＲＡＭ９０のビットはすべて、初期化時間中にセットさ
れる。初期化回路１１６は、図に示されていないが、電
源オン時復帰信号ラインを備え、これは、チャンネル１
２の全回路を復帰させる。初期化回路１１６は、ライン
３５を経て発信クロック信号を受信する。ＲＡＭ９０
は、ＲＡＭアドレスマルチプレクサ１１５で駆動された
アドレスライン１１７によって選択される。初期化回路
１１６は、ライン１１８に、設定及び復帰信号を与え
る。
れる。初期化回路１１６は、図に示されていないが、電
源オン時復帰信号ラインを備え、これは、チャンネル１
２の全回路を復帰させる。初期化回路１１６は、ライン
３５を経て発信クロック信号を受信する。ＲＡＭ９０
は、ＲＡＭアドレスマルチプレクサ１１５で駆動された
アドレスライン１１７によって選択される。初期化回路
１１６は、ライン１１８に、設定及び復帰信号を与え
る。
初期化回路１１６は、チャンネル１２の電源オン復帰の
後に、ライン１１８に設定信号を供給する。それから、
初期化回路１１６は、ライン１１９にコントロール及び
アドレス信号を供給し、ＲＡＭアドレスマルチプレクサ
１１５、ライン１１９のコントロール及びアドレス信号
に対応するＲＡＭ９０のビットを選択するようにする。
次いで、初期化回路１１６は、アドレスされたビットセ
ットする書き込みストローブ信号をライン１２０に供給
する。初期化回路１１６は、ＲＡＭ９０のすべてのビッ
トを順次セットする。さらに、初期化回路１１６は、Ｒ
ＡＭ９０のビットが最初にセットされた後、復帰信号を
供給する。
後に、ライン１１８に設定信号を供給する。それから、
初期化回路１１６は、ライン１１９にコントロール及び
アドレス信号を供給し、ＲＡＭアドレスマルチプレクサ
１１５、ライン１１９のコントロール及びアドレス信号
に対応するＲＡＭ９０のビットを選択するようにする。
次いで、初期化回路１１６は、アドレスされたビットセ
ットする書き込みストローブ信号をライン１２０に供給
する。初期化回路１１６は、ＲＡＭ９０のすべてのビッ
トを順次セットする。さらに、初期化回路１１６は、Ｒ
ＡＭ９０のビットが最初にセットされた後、復帰信号を
供給する。
ライン７６の受信クロック信号は、復帰中にＲＡＭ９０
をストローブするために使用される。ライン７６は、ス
トローブするために使用されるＡＮＤゲート１２１に接
続されている。状態マシン８４は、作動可能化ライン１
２２にアクティブな書き込み信号を供給することによっ
てＲＡＭ９０のビットを復帰することができる。状態マ
シン８４は、ライン１２３に、ＡＮＤゲート１２１の出
力であるストローブ信号を与える。ライン１２３は、ラ
イン１２５に書き込みストローブ出力を与えるＯＲゲー
ト１２４に接続されている。ライン１２５は、すべての
設定及び復帰動作の間に、ＲＡＭ９０をストローブする
ために使用される。このように、ライン１２５は、設定
の間は、初期化回路１１６によって制御され、そして、
復帰の間には、状態マシン８４で制御される。
をストローブするために使用される。ライン７６は、ス
トローブするために使用されるＡＮＤゲート１２１に接
続されている。状態マシン８４は、作動可能化ライン１
２２にアクティブな書き込み信号を供給することによっ
てＲＡＭ９０のビットを復帰することができる。状態マ
シン８４は、ライン１２３に、ＡＮＤゲート１２１の出
力であるストローブ信号を与える。ライン１２３は、ラ
イン１２５に書き込みストローブ出力を与えるＯＲゲー
ト１２４に接続されている。ライン１２５は、すべての
設定及び復帰動作の間に、ＲＡＭ９０をストローブする
ために使用される。このように、ライン１２５は、設定
の間は、初期化回路１１６によって制御され、そして、
復帰の間には、状態マシン８４で制御される。
ＲＡＭ９０に記憶された各リセットさたビットは、不能
化されたポートに対応する。ＲＡＭ９０の出力は、ＲＡ
Ｍ出力ライン１２６に供給され、このラインは、不能化
ゲート９８に接続されている。不能化ゲート９８は、ラ
イン９６のデータ流が、不能化ゲート出力ライン１００
に現われないようにすることができる。その結果、状態
マシン８４は、ＲＡＭ９０の対応しているビットをリセ
ットすることができる。
化されたポートに対応する。ＲＡＭ９０の出力は、ＲＡ
Ｍ出力ライン１２６に供給され、このラインは、不能化
ゲート９８に接続されている。不能化ゲート９８は、ラ
イン９６のデータ流が、不能化ゲート出力ライン１００
に現われないようにすることができる。その結果、状態
マシン８４は、ＲＡＭ９０の対応しているビットをリセ
ットすることができる。
状態マシン８４は、第４図に描かれている動作の流れを
実行するために、長ブロックライン１１４、アボードデ
コードライン１０８、一致ライン１１０及びデータライ
ン８８を監視する一方、増加ライン８９、ビットカウン
タリセットライン１１２及び書き込みライン１２０を制
御する。
実行するために、長ブロックライン１１４、アボードデ
コードライン１０８、一致ライン１１０及びデータライ
ン８８を監視する一方、増加ライン８９、ビットカウン
タリセットライン１１２及び書き込みライン１２０を制
御する。
第１図は、コントローラ及びポートに接続されチャンネ
ルを示す図、 第２図は、チャンネルをコントローラ及びポートに接続
しているリンクを示す図、 第３図は、コントローラ及びポートに接続されたチャン
ネルの詳細なブロックダイアグラム、 第４図は、マルチプレクサ状態マシンの流れ線図であ
る。 １０……コントラーラ １２……チャンネル １４……複数のポート １６、１８……一方向性リンク ２０……マルチプレクサ ２２……デマルチプレクサ
ルを示す図、 第２図は、チャンネルをコントローラ及びポートに接続
しているリンクを示す図、 第３図は、コントローラ及びポートに接続されたチャン
ネルの詳細なブロックダイアグラム、 第４図は、マルチプレクサ状態マシンの流れ線図であ
る。 １０……コントラーラ １２……チャンネル １４……複数のポート １６、１８……一方向性リンク ２０……マルチプレクサ ２２……デマルチプレクサ
Claims (3)
- 【請求項１】コントローラ手段(10)と複数のポート手段
(14)との間でデータのブロックを通信する通信システム
において、 前記コントローラ手段(10)から前記ポート手段(14)への
複数のデータブロックの各ブロック全体をデマルチプレ
クスして通信するデマルチプレクサ手段(22)を具備し、
各データブロックは、前記デマルチプレクサ手段によっ
て使用されるアドレスデータを含んでいて、該アドレス
データで特定された前記ポート手段(14)の一つへ、関係
するデータブロックを送ることができ、 そして、前記複数のポート手段(14)からの複数の出力デ
ータブロックの全体をマルチプレクスして通信するマル
チプレクサ手段(20)を具備し、前記ポート手段(14)の各
々は、前記出力データブロックの各々の第１ビットの所
定のビット状態を感知することにより、前記出力データ
ブロックの１つ毎に順次前記マルチプレクサ手段(20)に
よって監視され、前記出力データブロックの前記第１ビ
ットは、前記ポート手段(14)の一つから前記コントロー
ラ手段(10)への前記出力データブロックをマルチプレク
スするように前記マルチプレクサ手段(20)を指令する
か、あるいは前記ポート手段の別のものを順次監視し続
けるように前記マルチプレクサ手段(20)を指令するのに
使用するビットであり、 前記マルチプレクサ手段(20)は、前記ポート手段(14)の
特定の１つに、該ポート手段が質問され且つデータが送
られ得ることを表す信号を発生する手段(86)を含み、該
信号発生手段(86)の使用により、データブロックが前記
ポート手段(14)から前記コントローラ手段(10)へ前記マ
ルチプレクサ手段(20)によってマルチプレクスされる ことを特徴とする通信システム。 - 【請求項２】前記デマルチプレクサ手段(22)が、 前記コントローラ手段(10)に接続され、該コントローラ
手段からのデータを同期をとって復調する同期−復調手
段(32,36)と、 前記同期−復調手段(32,36)に接続され、データクロッ
ク信号を前記ポート手段(14)に送信する送信クロック駆
動手段(63)と、 前記同期−復調手段(32,36)に接続され、複数の前記ポ
ート手段(14)のうちの一つに、データクロック信号に同
期してデータをデマルチプレクスするデータマルチプレ
クサ手段(60)と、 前記同期−復調手段(32,36)と前記データデマルチプレ
クサ手段(60)とに結合され、前記コントローラ手段(10)
からのデータからアドレスデータを記憶し、且つ、デー
タがデマルチプレクスされる一つのポート手段を選択す
るラッチ手段(54)と、 前記同期−復調手段(32,36)、前記ラッチ手段(54)及び
前記マルチプレクサ手段(20)に結合され、前記デマルチ
プレクサ手段(22)と前記マルチプレクサ手段(20)の両方
が前記ポート手段のうちの同じポート手段に通信してい
るかどうかを判定して前記マルチプレクサ手段(20)の通
信を不能にする比較回路手段(62)と を具備することを特徴とする特許請求の範囲第１項に記
載の通信システム。 - 【請求項３】前記マルチプレクサ手段(20)が、 複数の前記ポート手段(20)の一つからのデータをマルチ
プレクスするデータマルチプレクサ手段(94)と、 前記ポート手段(14)に接続され、データクロック信号を
前記ポート手段の一つに送信する受信クロック駆動手段
(86)と、 前記マルチプレクサ手段(20)を制御する状態マシン手段
(84)と、 前記コントローラ手段(10)と前記データマルチプレクサ
手段(94)とに結合され、前記ポート手段(14)の１つから
前記コントローラ手段(10)へのデータを同期をとって変
調する同期−変調手段(102)と、 前記状態マシン手段(84)、前記データマルチプレクサ手
段(94)及び前記同期−変調手段(102)に結合され、前記
マルチプレクサ手段(20)を通過するデータの送信を不能
にする不能化メモリ手段(90)とを具備し、該不能化メモ
リ手段は、エラー状態を認識する前記状態マシン手段(8
4)によって制御される ことを特徴とする特許請求の範囲第１項に記載の通信シ
ステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US551278 | 1983-11-14 | ||
| US06/551,278 US4667321A (en) | 1983-11-14 | 1983-11-14 | Input-output multiplexer-demultiplexer communications channel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117942A JPS60117942A (ja) | 1985-06-25 |
| JPH0630519B2 true JPH0630519B2 (ja) | 1994-04-20 |
Family
ID=24200593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240381A Expired - Lifetime JPH0630519B2 (ja) | 1983-11-14 | 1984-11-14 | 通信システム |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4667321A (ja) |
| EP (1) | EP0145319B1 (ja) |
| JP (1) | JPH0630519B2 (ja) |
| AT (1) | ATE68614T1 (ja) |
| AU (1) | AU577807B2 (ja) |
| CA (1) | CA1229183A (ja) |
| DE (1) | DE3485179D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USH696H (en) | 1984-07-03 | 1989-10-03 | Cpt Corporation | System for accessing shared resource device by intelligent user devices |
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