JPH06301590A - 記憶方法及び装置 - Google Patents

Abstract

(57)【要約】 【目的】 シングルポート方式のメモリにアドレスと、
アドレスの期間の少なくとも１／２の周期で書き込み期
間と読み出し期間が変わる書き込みイネーブル信号を供
給し、アドレスの１周期の期間内でメモリに記憶された
データの読み出し及びメモリに対するデータの書き込み
を行うようにすることで、所望の遅延量を簡単に設定で
きると共に、従来使用されていた書き込みアドレスカウ
ンタ及び読み出しアドレスカウンタを１つに削減し、し
かも書き込みスタート信号と読み出しスタート信号入力
用の端子も削減することができ、これによって、コスト
の削減、低消費電力化、実装面積の縮小化、搭載機器の
小型化等を実現することができるようにする。 【構成】 シングルポート方式のメモリ４１と、読み出
し／書き込みアドレスカウンタ４０と、１アドレスの期
間の少なくとも１／２の周期で書き込み期間と読み出し
期間が変わるタイミング信号を発生するタイミング発生
手段３４とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばディジタルＶＴ
Ｒ等の電子機器で使用するシングルポート方式のメモ
リ、例えばＦＩＦＯ（ファースト・イン・ファースト・
アウト）メモリ等に適用して好適な記憶方法及び装置に
関する。

【０００２】

【従来の技術】図３及び図４は例えばディジタルＶＴＲ
の記録系及び再生系を示し、以下図３及び図４を順次参
照してディジタルＶＴＲについて説明する。

【０００３】図３において、入力端子１を介して入力さ
れたディジタル映像信号はバッファメモリ２に蓄えられ
た後、ＤＣＴ（離散コサイン変換）回路３に供給され、
このＤＣＴ回路３において４×４のブロック毎に直流成
分から高次交流成分の係数データに変換され、２次元空
間周波数データ（係数データ）に変換される。

【０００４】このＤＣＴ回路３からの係数データは量子
化回路４に供給され、この量子化回路４において低域周
波数の係数データから高域周波数の係数データへ順次量
子化レベルを粗くすることで情報量が削減される。この
量子化回路４で量子化されて得られた量子化係数データ
は外符号回路５に供給される。

【０００５】この外符号回路５に供給された量子化係数
データはこの外符号回路５において内符号のパリティが
付加され、アドレスカウンタ７からの書き込みアドレス
によってフィールドメモリ６に記憶される。フィールド
メモリ６に記憶された量子化係数データはアドレスカウ
ンタ７によってＲＯＭ８から供給される読み出しアドレ
スによって読み出されて符号回路９に供給され、この符
号回路９において内符号のパリティが付加されて積符号
にされた後に、内符号毎にＩＤデータ及びシンクデータ
が付加され、８ビットパラレル信号から８倍のクロック
周波数の１ビットシリアル信号にされた後に増幅回路１
０及びロータリートランス１１を介して記録ヘッド１３
に供給され、磁気テープ１４に傾斜トラックを記録する
ように記録される。

【０００６】次に図４を参照してディジタルＶＴＲの再
生系について説明する。磁気テープ１４に記録された記
録信号は再生ヘッド１５によって再生され、この後ロー
タリートランス１６を介して再生等化回路１７に供給さ
れ、ここで波形等化された後にＰＬＬ回路１８に供給さ
れる。

【０００７】ＰＬＬ回路１８は再生データに基いてクロ
ック信号を再生する。そして更に同期検出回路１９にお
いて１ビットシリアルデータの再生データが記録時の１
／８倍のクロック周波数の８ビットパラレルデータに変
換される。この変換データは内符号エラー訂正回路２０
に供給される。

【０００８】内符号エラー訂正回路２０に供給された再
生データは、その内符号パリティによってエラー訂正処
理が施されてランダム誤りが訂正された後、ここで発生
されたエラーフラグと共にフィールドメモリ２２及びＩ
Ｄ復号回路２１に夫々供給される。

【０００９】ＩＤ復号回路２１は内符号エラー訂正回路
２０からの出力データからＩＤを復号し、復号したＩＤ
に基いて書き込みアドレスを発生する。従って内符号エ
ラー訂正回路２０からの出力データはＩＤ復号回路２１
からの書き込みアドレスによって記憶される。

【００１０】フィールドメモリ２２に書き込まれたデー
タは入力端子２３を介して供給される同期信号に基いて
アドレスカウンタ２４が発生した読み出しアドレスによ
って読み出され、外符号エラー訂正回路２５に供給さ
れ、この外符号エラー訂正回路２５において、外符号の
パリティによってバースト誤りが訂正された後ＩＤＣＴ
（逆離散コサイン変換）回路２６に供給される。

【００１１】ＩＤＣＴ回路２６に供給された外符号エラ
ー訂正回路２５の出力は逆量子化された後に逆離散コサ
イン変換されて元のディジタルデータにされる。そして
この後、エラーフラグと共にエラー修正回路２７に供給
される。そしてこのエラー修正回路２７においてエラー
フラグに基いて補間等の処理が施された後、再生ディジ
タル映像信号として出力端子２８から出力される。

【００１２】ところで、このようなディジタルＶＴＲに
代表されるディジタル機器においては、記録時、或いは
再生時に記録すべき、或いは再生ディジタルデータが連
続的に供給されるので、膨大なディジタルデータを良好
に処理して出力するためには本線を遅延しなければなら
ない。例えば、ディジタルＶＴＲの記録系や再生系にの
各種処理回路において、本線のデータに対して何らかの
処理を行い本線に加える等の場合には、当然本線を遅延
させて処理時間を稼ぐことが必要となる。

【００１３】そこで、従来では、図５に示すような記憶
装置｛ＦＩＦＯ（ファースト・イン・ファースト・アウ
ト）メモリ｝を使用している。

【００１４】この図５に示す記憶装置は、入力端子３０
を介して供給される、例えば図示しないディジタルＶＴ
Ｒ等の各構成回路等からのディジタルデータを記憶する
ためのメモリ３１、このメモリ３１に書き込み時の書き
込みアドレス信号を出力する書き込みアドレスカウンタ
３２、メモリ３１に記憶したディジタルデータを読み出
すための読み出しアドレス信号を出力する読み出しアド
レスカウンタ３５、これら書き込みアドレスカウンタ３
２及び読み出しアドレスカウンタ３５からの書き込みア
ドレス信号及び読み出しアドレス信号を選択的にメモリ
３１に供給するディアルポート３３、メモリ３１に書き
込みイネーブル信号を供給するタイミング発生回路３４
で構成される。

【００１５】ここで、書き込みアドレスカウンタ３２は
入力端子３２ｓを介して図示しない搭載機器本体回路か
ら供給される書き込みスタート信号がアクティブとなっ
たときに、入力端子３２ｃを介して図示しない搭載機器
本体回路から供給されるクロック信号をカウントして書
き込みアドレス信号を発生する。

【００１６】また、読み出しアドレスカウンタ３５は入
力端子３５ｓを介して図示しない搭載機器本体回路から
供給される読み出しスタート信号がアクティブとなった
ときに、入力端子３５ｃを介して図示しない搭載機器本
体回路から供給されるクロック信号をカウントして読み
出しアドレス信号を発生する。

【００１７】つまり、この図５に示す記憶装置は、入力
端子３２ｓに供給される書き込みスタート信号がアクテ
ィブとなり、且つ、タイミング発生回路３４からの書き
込みイネーブル信号がアクティブとなったときに、入力
端子３０を介して供給されるディジタルデータを書き込
みアドレスカウンタ３２からの書き込みアドレス信号で
メモリ３１に書き込む。

【００１８】同様に、入力端子３５ｓに供給される読み
出しスタート信号がアクティブとなり、且つ、タイミン
グ発生回路３４からの書き込みイネーブル信号がインア
クティブとなったときに、入力端子３０を介して供給さ
れるディジタルデータを読み出しアドレスカウンタ３５
からの読み出しアドレス信号でメモリ３１に書き込む。

【００１９】次に図６を参照して図５に示した記憶装置
の動作について説明する。

【００２０】先ず、書き込みサイクルから説明する。図
６Ｂに示すように、書き込みアドレスカウンタ３２の入
力端子３２ｓに供給される書き込みスタート信号がハイ
レベル“１”になると書き込みサイクルとなり、書き込
みアドレスカウンタ３２は入力端子３２ｃを介して供給
されるクロック信号（図６Ａ参照）をカウントし、図６
Ｃに示す書き込みアドレス信号Ｗ０、Ｗ１、・・・・Ｗ
ｎを発生する。

【００２１】この書き込みアドレス信号はデュアルポー
ト３３を介してメモリ３１に供給される。このとき、タ
イミング発生回路３４から供給される書き込みイネーブ
ル信号がアクティブ（例えばローレベル“０”）となっ
たときに、図６Ｅに示すように入力端子３０を介して供
給されるデータＤａ０、Ｄａ１、・・・・Ｄａｎがメモ
リ３１に順次書き込まれる。

【００２２】次に読み出しサイクルについて説明する。
書き込みサイクルが終了した後は、図に示すように必要
な遅延量ｄｅｌを得るため、この遅延量ｄｅｌを経過し
た後に図６Ｇに示す読み出しスタート信号をアクティブ
（ハイレベル“１”）にする。入力端子３５ｓを介して
供給される読み出しスタート信号がアクティブになり、
読み出しサイクルが開始されると、読み出しアドレスカ
ウンタ３５は入力端子３５ｃを介して供給されるクロッ
ク信号（図６Ｆ参照）をカウントし、図６Ｈに示す読み
出しアドレス信号Ｒ０、Ｒ１、・・・・Ｒｎを発生す
る。

【００２３】この読み出しアドレス信号はデュアルポー
ト３３を介してメモリ３１に供給される。このとき、タ
イミング発生回路３４から供給される書き込みイネーブ
ル信号がインアクティブ（例えばハイレベル“１”）と
なったときに、図６Ｉに示すようにメモリ３１からデー
タＤａ０、Ｄａ１、・・・・Ｄａｎが読み出され、順次
出力端子３６を介して出力される。

【００２４】つまり、図５に示す記憶装置においては、
必要な遅延量ｄｅｌを書き込みスタート信号をアクティ
ブにする時点と、読み出しスタート信号をアクティブに
する時点を制御することによって得るようにしている。
つまり、書き込みスタート信号の立ち上がりと、読み出
しスタート信号の立ち上がりの時間差を変更することに
よって所望の遅延量ｄｅｌを得るようにしている。

【００２５】

【発明が解決しようとする課題】上述した記憶装置の場
合は、書き込みアドレスカウント３２及び読み出しアド
レスカウンタ３５を設け、更に、これら書き込みアドレ
スカウンタ３２及び読み出しアドレスカウンタ３５に夫
々遅延量ｄｅｌを得るために書き込みスタート信号及び
読み出しスタート信号を供給するようにしている。

【００２６】ところで、ディジタルＶＴＲ等に代表され
る各種ディジタル機器においては、内部の回路の殆どが
ディジタル回路であるので、処理機能毎、或いは複数の
処理機能毎で集積化（ＬＳＩ化）を行うようにしている
のが現状である。

【００２７】集積化を行うことで、膨大な量のディジタ
ルデータを扱う機器でありながら、機器を小型、且つ、
機器のコストを抑えることができるわけである。更に、
１つのＬＳＩの構成要素を少しでも減らすことで、消費
電力を抑えることができ、更に限られた基板上に沢山の
部品を実装することができ、これが更に機器のコスト抑
制、小型化につながるわけである。

【００２８】集積化においては、上述したように、回路
及びピン数を削減することがコストの抑制につながるの
で、図５に示した記憶装置も集積化を行うときには、回
路、或いは端子を削減することが必要となってくる。

【００２９】しかしながら、図５に示した記憶装置は、
書き込みアドレスカウンタ３２及び読み出しアドレスカ
ウンタ３５を設け、遅延量ｄｅｌを得るために外部から
の書き込みスタート信号と読み出しスタート信号を供給
するようにしていることから、どの構成要素も欠かすこ
とのできないものである。

【００３０】従って、図５に示した記憶装置はＬＳＩ化
の時点で構成要素の削減ができず、これによって、搭載
機器の低消費電力化、低コスト化を図ることができない
という不都合があった。

【００３１】本発明はこのような点を考慮してなされた
もので、最も回路構成を簡単にでき、これによって搭載
機器の低消費電力化、低コスト化を図ることのできる記
憶装置を提案しようとするものである。

【００３２】

【課題を解決するための手段】本発明記憶方法は、シン
グルポート方式のメモリ４１にアドレスを供給すると共
に、メモリ４１にアドレスの期間の少なくとも１／２の
周期で書き込み期間と読み出し期間が変わるタイミング
信号を供給し、アドレスの１周期の期間内でメモリ４１
に記憶されたデータの読み出し及びメモリ４１に対する
データの書き込みを行うようにしたものである。

【００３３】また本発明記憶装置は、シングルポート方
式のメモリ４１と、このメモリ４１にアドレスを供給す
るアドレス発生手段４０と、メモリ４１にアドレス発生
手段４０の発生するアドレスの期間の少なくとも１／２
の周期で書き込み期間と読み出し期間が変わるタイミン
グ信号を発生するタイミング発生手段３４とを有するも
のである。

【００３４】

【作用】上述せる本発明の方法によれば、シングルポー
ト方式のメモリ４１にアドレスを供給すると共に、メモ
リ４１にアドレスの期間の少なくとも１／２の周期で書
き込み期間と読み出し期間が変わるタイミング信号を供
給し、アドレスの１周期の期間内でメモリ４１に記憶さ
れたデータの読み出し及びメモリ４１に対するデータの
書き込みを行う。

【００３５】また上述せる本発明の構成によれば、シン
グルポート方式のメモリ４１にアドレス発生手段４０か
らのアドレスを供給すると共に、アドレス発生手段４０
の発生するアドレスの期間の少なくとも１／２の周期で
書き込み期間と読み出し期間が変わるタイミング信号を
タイミング発生手段３４で発生し、このタイミング信号
をメモリ４１に供給する。

【００３６】

【実施例】以下に、図１を参照して本発明記憶装置の一
実施例について詳細に説明する。

【００３７】この図１において、図５と対応する部分に
は同一符号を付し、その詳細説明を省略する。

【００３８】この図１において４０は入力端子４０ｃを
介して図示しない搭載機器本体回路（例えばディジタル
ＶＴＲ等の電子機器本体回路等）から供給されるクロッ
ク信号をカウントして読み出し／書き込みアドレス信号
を発生する書き込み／読み出し／書き込みアドレス発生
回路である。読み出し／書き込みアドレス信号という記
述からは読み出しアドレス信号と書き込みアドレス信号
を夫々発生するように考えがちであるが、本例において
は、この読み出し／書き込みアドレス信号は同一のもの
である。つまり、単にカウンタ４０が入力端子４０ｃを
介して供給されるクロック信号をカウントして、そのカ
ウント値をアドレス信号として出力するだけである。

【００３９】つまり、カウンタ４０で発生した１つのカ
ウント値が有効となっている間に入力端子３０を介して
図示しない搭載機器本体回路から供給されるディジタル
データをメモリ４１に書き込み、次にメモリ４１から前
のサイクルで記憶したデータを読み出すようにするわけ
である。

【００４０】次に、図２を参照して図１に示した記憶装
置の動作について説明する。

【００４１】図２Ａに示すクロック信号が入力端子４０
ｃを介して読み出し／書き込みアドレスカウンタ４０に
供給されると、この読み出し／書き込みアドレスカウン
タ４０は図２Ｂに示すように、読み出し／書き込みアド
レス信号ＲＷ０、ＲＷ１、・・・・ＲＷｎを発生する。

【００４２】この図２Ｂから分かるように、読み出し／
書き込みアドレス信号とはいっても、１クロック周期に
アドレスは１つしか存在しないことが分かる。これは上
述したように、読み出し／書き込みアドレスカウンタ４
０は図２Ａに示すクロック信号をカウントし、そのカウ
ント値を読み出し／書き込みアドレス信号として出力し
ているからである。

【００４３】つまり、本例においては、この１つのアド
レスＲＷ０、ＲＷ１、・・・・ＲＷｎの期間に図２Ｄに
示すように、データの書き込みと読み出しを行うように
する。

【００４４】読み出し／書き込みアドレスカウンタ４０
からの読み出し／書き込みアドレス信号が図２Ｂに示す
ようにＲＷ０、ＲＷ１、・・・・ＲＷｎのようにメモリ
４１に供給されると共に、図２Ｃに示すタイミング発生
回路３４からの書き込みイネーブル信号がメモリ４１に
供給される。

【００４５】そしてこの書き込みイネーブル信号のハイ
レベル“１”の期間は図２Ｂに示す読み出し／書き込み
アドレス信号が示すアドレスでメモリ４１に記憶されて
いる対応データがアクセスされ、書き込みイネーブル信
号のローレベル“０”の期間は図２Ｂに示す同じ読み出
し／書き込みアドレス信号が示すアドレスで図２Ｄに示
すディジタルデータがメモリ４１に記憶される。

【００４６】これを図に示すデータ及び読み出し／書き
込みアドレス信号ＲＷ０、ＲＷ１、・・・・ＲＷｎを照
らし合わせて更に説明する。

【００４７】先ず、読み出し／書き込みアドレス信号が
ＲＷｎ（カウンタ４０の最高値とする）の場合、図にお
いて遅延量ｄｅｌで示すサイクルの前のサイクルにおい
てデータＤａｎ（第ａｎ番目の意味）が書き込まれ、続
いて、この図に遅延量ｄｅｌとして示すサイクルにおい
て、先ず、読み出し／書き込みアドレス信号がＲＷ０の
場合は、前のサイクルでメモリ４１のアドレスＲＷ０の
エリアに書き込まれたデータＤａ０が読み出されて図１
に示した出力端子３６を介して出力され、続いて図１に
示す入力端子３０を介して供給されるデータＤｂ０がメ
モリ４１のアドレスＲＷ０のエリアに書き込まれる。

【００４８】次に、読み出し／書き込みアドレス信号が
ＲＷ１の場合は、先ず、前のサイクルでメモリ４１のア
ドレスＲＷ１のエリアに書き込まれたデータＤａ１が読
み出されて図１に示した出力端子３６を介して出力さ
れ、続いて図１に示す入力端子３０を介して供給される
データＤｂ１がメモリ４１のアドレスＲＷ１のエリアに
書き込まれる。

【００４９】次に、読み出し／書き込みアドレス信号が
ＲＷ２の場合は、先ず、前のサイクルでメモリ４１のア
ドレスＲＷ２のエリアに書き込まれたデータＤａ２が読
み出されて図１に示した出力端子３６を介して出力さ
れ、続いて図１に示す入力端子３０を介して供給される
データＤｂ２がメモリ４１のアドレスＲＷ２のエリアに
書き込まれる。

【００５０】次に、読み出し／書き込みアドレス信号が
ＲＷ３の場合は、先ず、前のサイクルでメモリ４１のア
ドレスＲＷ３のエリアに書き込まれたデータＤａ３が読
み出されて図１に示した出力端子３６を介して出力さ
れ、続いて図１に示す入力端子３０を介して供給される
データＤｂ３がメモリ４１のアドレスＲＷ３のエリアに
書き込まれる。

【００５１】そして、以降同様にメモリ４１に対する読
み出しと書き込みが行われ、読み出し／書き込みアドレ
ス信号がＲＷｎの場合は、先ず、前のサイクルでメモリ
４１のアドレスＲＷｎのエリアに書き込まれたデータＤ
ａｎ（図２Ｄにおいて先頭部分に示す）が読み出されて
図１に示した出力端子３６を介して出力され、続いて図
１に示す入力端子３０を介して供給されるデータＤｂｎ
がメモリ４１のアドレスＲＷｎのエリアに書き込まれ
る。

【００５２】そして次のサイクルに移行し、読み出し／
書き込みアドレス信号がＲＷ０の場合は、先ず、前のサ
イクルでメモリ４１のアドレスＲＷ０のエリアに書き込
まれたデータＤｂ０が読み出されて図１に示した出力端
子３６を介して出力され、続いて図１に示す入力端子３
０を介して供給されるデータＤｃ０がメモリ４１のアド
レスＲＷ０のエリアに書き込まれる。

【００５３】次に、読み出し／書き込みアドレス信号が
ＲＷ１の場合は、先ず、前のサイクルでメモリ４１のア
ドレスＲＷ１のエリアに書き込まれたデータＤｂ１が読
み出されて図１に示した出力端子３６を介して出力さ
れ、続いて図１に示す入力端子３０を介して供給される
データＤｃ１がメモリ４１のアドレスＲＷ１のエリアに
書き込まれる。

【００５４】そして以下同様にして読み出し／書き込み
アドレスカウンタ４０からの、アドレスがＲＷ０〜ＲＷ
ｎの繰り返しとなる読み出し／書き込みアドレス信号で
メモリ４１に対するデータの読み出し及び書き込み動作
が繰り返される。

【００５５】つまり、本例においては、読み出し／書き
込みアドレスカウント４０の最大カウント値が図２に示
す遅延量ｄｅｌとなる。つまり、読み出し／書き込みア
ドレスカウンタ４０の最大カウント値を変更するだけで
所望の遅延量ｄｅｌを得ることができる。もし、２００
クロック分の遅延量が必要であれば読み出し／書き込み
アドレスカウンタ４０の最大カウント値を１９９とすれ
ば良い。読み出されたメモリ４１からのデータはクロッ
ク信号の逆エッジで１度ラッチし、再びクロック信号で
ラッチする場合と、クロック信号の周期の倍の周期で２
回ラッチする場合がある。よって遅延量ｄｅｌは読み出
し／書き込みアドレスカウンタ４０の設定値＋１となる
からである。

【００５６】このように、本例においては、読み出し／
書き込みアドレスカウンタ４０が発生するアドレス信号
が示すアドレスが確定している期間内において、タイミ
ング発生回路３４からの書き込みイネーブル信号を用い
てメモリ４１からのデータの読み出しとメモリ４１に対
するデータの書き込みを行うようにしたので、所望の遅
延量をカウンタ４０のカウント値で設定することがで
き、これによって集積化する際に少なくとも従来使用さ
れていた書き込みアドレスカウンタ及び読み出しアドレ
スカウンタを１つに削減し、しかも書き込みスタート信
号と読み出しスタート信号入力用の端子も削減すること
ができ、これによって、コストの削減、低消費電力化、
実装面積の縮小化、搭載機器の小型化等を実現すること
ができる。

【００５７】尚、上述の読み出し／書き込みアドレスカ
ウンタ４０にカウント値をロードするロード端子を設け
れば、集積化の際にピン数が１つ増えるが、例えば読み
出し／書き込みアドレスカウンタ４０の最大カウント値
を大きく設定しておき、必要な遅延量ｄｅｌに応じて外
部から値をロード端子にロードするようにしても良い。

【００５８】この場合、読み出し／書き込みアドレスカ
ウンタ４０が最高カウント値となったところ、或いはリ
セットしたところで、所望の遅延量ｄｅｌを得るための
値をロードすれば、そのロード値からカウントを行うこ
とになるので、その読み出し／書き込みアドレスカウン
タ４０がカウントする最大値以内で簡単に所望の遅延量
ｄｅｌを得ることができる。

【００５９】尚、上述の実施例は本発明の一例であり、
本発明の要旨を逸脱しない範囲でその他様々な構成が取
り得ることは勿論である。

【００６０】

【発明の効果】上述せる本発明によれば、シングルポー
ト方式のメモリにアドレスを供給すると共に、メモリに
アドレスの期間の少なくとも１／２の周期で書き込み期
間と読み出し期間が変わるタイミング信号を供給し、ア
ドレスの１周期の期間内でメモリに記憶されたデータの
読み出し及びメモリに対するデータの書き込みを行うよ
うにしたので、所望の遅延量を簡単に設定できると共
に、これによって集積化する際に少なくとも従来使用さ
れていた書き込みアドレスカウンタ及び読み出しアドレ
スカウンタを１つに削減し、しかも書き込みスタート信
号と読み出しスタート信号入力用の端子も削減すること
ができ、これによって、コストの削減、低消費電力化、
実装面積の縮小化、搭載機器の小型化等を実現すること
ができる。

【００６１】また上述せる本発明によれば、シングルポ
ート方式のメモリにアドレス発生手段からのアドレスを
供給すると共に、アドレス発生手段の発生するアドレス
の期間の少なくとも１／２の周期で書き込み期間と読み
出し期間が変わるタイミング信号をタイミング発生手段
で発生し、このタイミング信号をメモリに供給するよう
にしたので、所望の遅延量を最も少ない信号数で簡単に
設定することができる。

【図面の簡単な説明】

【図１】本発明記憶方法及び装置の一実施例を示す構成
図である。

【図２】本発明記憶方法及び装置の一実施例の説明に供
するデータの書き込み及び読み出しの動作を説明するた
めのタイミングチャートである。

【図３】ディジタルＶＴＲの記録系の例を示す構成図で
ある。

【図４】ディジタルＶＴＲの再生系の例を示す構成図で
ある。

【図５】従来の記憶方法及び装置の例を示す構成図であ
る。

【図６】従来の記憶方法及び装置の例の説明に供するデ
ータの書き込み及び読み出し動作を説明するためのタイ
ミングチャートである。

【符号の説明】

３４ タイミング発生回路 ４０ 書き込み／読み出しアドレスカウンタ ４１ メモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 シングルポート方式のメモリにアドレス
   を供給すると共に、上記メモリに上記アドレスの期間の
   少なくとも１／２の周期で書き込み期間と読み出し期間
   が変わるタイミング信号を供給し、上記アドレスの１周
   期の期間内で上記メモリに記憶されたデータの読み出し
   及び上記メモリに対するデータの書き込みを行うように
   したことを特徴とする記憶方法。
2. 【請求項２】 シングルポート方式のメモリと、 このメモリにアドレスを供給するアドレス発生手段と、 上記メモリに上記アドレス発生手段の発生する上記アド
   レスの期間の少なくとも１／２の周期で書き込み期間と
   読み出し期間が変わるタイミング信号を発生するタイミ
   ング発生手段とを有することを特徴とする記憶装置。