JPH06301529A - プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 プロセッサがアドレス信号やアクセス制御信
号を出力してから、実際にメモリの内容の読み出し、又
はメモリへのデータの書き込みを行うまでの時間を短縮
することで、全体的な処理速度を向上する。 【構成】 アドレス信号出力経路判別回路１２は、メモ
リアクセスの際の、そのアドレス指定に用いるアドレス
信号出力経路を判別する。ウエイト回数変更回路１４
は、前記アドレス信号出力経路判別回路１２にて判別さ
れた前記アドレス信号出力経路に従って、ウエイトサイ
クル挿入の有無や挿入するウエイトサイクルの回数等を
判定し、該判定に基づいて内部ウエイト信号Ｓ２を出力
する。ウエイトサイクル挿入の有無や挿入するウエイト
サイクルの回数をきめ細かく制御することで、全体的処
理速度を向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アドレス信号やアクセ
ス制御信号をアクセス対象となるメモリへ出力し、メモ
リの内容の読み出し、又はメモリへのデータの書き込み
を行うメモリアクセスサイクルに、ウエイトサイクルを
挿入することにより、該メモリアクセスサイクルを延長
するウエイト機構を有するプロセッサに係り、特に、プ
ロセッサがアドレス信号やアクセス制御信号を出力して
から、実際にメモリの内容の読み出し、又はメモリへの
データの書き込みを行うまでの時間を短縮することで、
全体的な処理速度を向上することができるプロセッサに
関する。

【０００２】

【従来の技術】一般的なＣＰＵ（central processing u
nit ）は、主な構成として、ＡＬＵ（arithmetic logic
al unit ）や、種々のレジスタ、又、これらに与える制
御信号を生成する制御回路等を備える。前記レジスタに
は、例えば、前記ＡＬＵでの演算に用いられるアキュム
レータや汎用レジスタ等と共に、プログラムカウンタが
ある。

【０００３】今日広く用いられているコンピュータのア
ーキテクチャは、いわゆるノイマン型コンピュータであ
る。前記ノイマン型コンピュータは、予めメモリに記憶
されている命令を逐次実行するものである。該命令は、
これによって扱われるデータ等と共に、通常、メモリ、
特に主記憶装置と呼ばれるものに記憶されている。又、
該命令で構成される一連のプログラムは、一般に、スト
アドプログラム（以降、単にプログラムと称する）と呼
ばれる。

【０００４】一般的な前記ノイマン型コンピュータは、
能率良くそのプログラムを逐次実行するために、通常、
プログラムカウンタと称するレジスタを備えている。前
記プログラムカウンタは、メモリに予め記憶されている
命令を所定データバスへと順次読み出すために、所定ア
ドレスバスに、当該プログラムカウンタ内に格納されて
いるアドレス値を出力するというものである。又、該プ
ログラムカウンタの特徴は、このように１つの命令が読
み出され、又、これが実行されると、当該プログラムカ
ウンタ内に格納されている前記アドレス値をインクリメ
ント（その値を“１”だけ増加）するという機能を備え
ている。又、前記プログラムカウンタは、当該プログラ
ムカウンタを有するＣＰＵが例えばジャンプ命令等を実
行すると、当該プログラムカウンタ内に格納されている
前記アドレス値を、前記ジャンプ命令に係るジャンプ先
のアドレスに書き換えるようになっている。又、コンピ
ュータの割込み制御機能においては、割込み発生時に、
まず、前記プログラムカウンタ内に格納されている前記
アドレス値は、例えば主記憶装置上のスタックエリアに
退避される。この後、当該プログラムカウンタ内には、
割込み処理プログラムが記憶されているアドレスを示す
アドレス値が書き込まれる。

【０００５】一方、前述のようなＣＰＵや、画像処理等
の所定のデータ処理を専用に行うもの（以降、これらを
総称して、プロセッサと称する）によるメモリアクセス
の際には、まず、プロセッサ側からアドレス信号や、読
み出し信号や書き込み信号等のアクセス制御信号を、ア
クセス対象となるメモリへと出力する。このようなアド
レス信号やアクセス制御信号が入力されると、そのメモ
リは、例えばワード線やビット線等を用いた所定のアド
レス指定手段にて、入力された前記アドレス信号に従っ
たメモリセルの選択等を行い、プロセッサ側からのアク
セスを可能とする。このようにして、メモリ側におい
て、プロセッサ側からのアクセスが可能となると、デー
タの読み出しや書き込みが行われる。

【０００６】なお、前述のように、アドレス信号やアク
セス制御信号をアクセス対象となるメモリへと出力した
後の、プロセッサが実際にメモリをアクセスするタイミ
ングを、以降、プロセッサアクセスタイミングと称す
る。又、アドレス信号やアクセス制御信号を入力した
後、アクセス対象となるメモリにおいてプロセッサ側か
らのアクセスが可能となるタイミング、即ちそのメモリ
に対して確実に読み出しや書き込みが可能となるタイミ
ングを、以降、アクセス可能タイミングと称する。

【０００７】プロセッサがメモリに対して、確実に読み
出しや書き込みのアクセスを行うためには、前記プロセ
ッサアクセスタイミングや前記アクセス可能タイミング
等に関するタイミング設計を行う必要がある。これは、
前記アクセス可能タイミング以前にプロセッサがメモリ
に対してアクセスしてしまうと、即ち、該アクセス可能
タイミングよりも前記プロセッサアクセスタイミングが
早くなってしまうと、所望のアドレスではないアドレス
にアクセスしてしまったり、その値が確定していないデ
ータを読み出してしまったりするためである。このた
め、プロセッサからのアクセスの際に、所望のアドレス
に対して正確にアクセスされるようにタイミング設計さ
れなければならない。

【０００８】例えば、プロセッサの１サイクル時間に比
べてメモリのアクセスサイクル時間が長い、プロセッサ
の動作に比べその動作が遅いメモリを用いる場合には、
該メモリへのアクセスの際に、該アクセスを行うプロセ
ッサの動作に対してウエイトを挿入するようにタイミン
グ設計することが、従来から行われている。このような
ウエイトサイクルの挿入の有無や挿入するウエイトサイ
クルの回数等、このようなメモリのタイミング設計は、
対象となるプロセッサに関する動作タイミングの仕様
や、対象となるメモリに関する動作タイミングの仕様に
基づいて行われる。特に、正確なアクセスを確実に行う
ために、このようなタイミング設計は、プロセッサの動
作タイミングの最悪条件や、アクセス対象となるメモリ
の動作タイミングの最悪条件、即ちこれらプロセッサや
メモリの最悪遅延値に従ってタイミング設計されるもの
である。

【０００９】

【発明が達成しようとする課題】近年、ＬＳＩ（large
scale integrated circuit）の設計技術や製造技術等、
様々なデジタル技術の進歩には目覚しいものがある。例
えば、近年においては、非常に高性能で、又非常に処理
速度が速いＣＰＵが１チップ化され、提供されるように
なっている。又、このようなＣＰＵの主記憶装置等とし
て用いられる半導体記憶装置についても、より高速アク
セスが可能なものが提供されるようになっており、１チ
ップ当りの記憶容量も格段に増加されている。

【００１０】しかしながら、このようにＣＰＵやメモリ
の性能が向上されていても、更に高性能で、又、安価な
ものが望まれるものとなっている。

【００１１】このため、発明者は、ＣＰＵ等のプロセッ
サ及びメモリを備えたデジタルデータ処理装置に関し
て、より高性能で、且つその構成がより単純で安価なも
のを提供すべく、実験結果に基づいた多くの検討を行っ
ている。この結果、発明者によって、プロセッサのメモ
リへのアクセスの際のタイミング設計において、改善さ
れるべき問題が見出された。即ち、このようなアクセス
に関する従来のタイミング設計では、前述のように最悪
条件での動作タイミング仕様に基づいてなされるため
に、又、特定のメモリに対するアクセスに関するタイミ
ング設計が一律になされてしまうために、不必要なウエ
イトサイクルが挿入されてしまうという問題が見出され
た。このような不必要なウエイトサイクルが挿入されて
しまうと、デジタルデータ処理装置の全体的な処理速度
が低下してしまう。

【００１２】本発明は、前記従来の問題点を解決するべ
くなされたもので、プロセッサがアドレス信号やアクセ
ス制御信号を出力してから、実際にメモリの内容の読み
出し、又はメモリへのデータの書き込みを行うまでの時
間を短縮することで、全体的な処理速度を向上すること
ができるプロセッサを提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明は、アドレス信号
やアクセス制御信号をアクセス対象となるメモリへ出力
し、メモリの内容の読み出し、又はメモリへのデータの
書き込みを行うメモリアクセスサイクルに、ウエイトサ
イクルを挿入することにより、該メモリアクセスサイク
ルを延長するウエイト機構を有するプロセッサにおい
て、メモリアクセスの際の、アドレス信号出力経路を判
別するアドレス信号出力経路判別回路と、前記アドレス
信号出力経路判別回路の判別結果に基づいて、アドレス
出力遅延時間の大小を判定し、該判定結果に従って、前
記メモリアクセスサイクルに挿入するウエイトサイクル
の回数を変えるウエイト回数変更回路とを備えたことに
より、前記課題を達成したものである。

【００１４】又、前記プロセッサにおいて、当該プロセ
ッサが実行中の命令のメモリ中でのアドレスを保持する
プログラムカウンタからのアドレス出力遅延時間が、読
み出された命令の実行に伴ってメモリからデータを読み
出したり、メモリへデータを書き込んだりする場合のア
ドレス出力遅延時間よりも短くなるように構成され、前
記アドレス信号出力経路判別回路が、メモリアクセスの
際のアドレス信号出力経路がプログラムカウンタからア
ドレスが出力される経路であるか否かを判別するもので
あることにより、同じく前記課題を達成したものであ
る。

【００１５】

【作用】前述の如く、本発明は、プロセッサのメモリに
対するデータアクセスの際のタイミング設計に着目して
なされたものである。即ち、前述のような不必要なウエ
イトサイクルの挿入があるという問題を見出してなされ
たものである。

【００１６】ＣＰＵ等のプロセッサと該プロセッサにて
アクセスされるメモリとにより構成されたデジタルデー
タ処理装置においては、そのプロセッサの処理速度を向
上させることで、当該デジタルデータ処理装置の全体的
な処理速度が向上されることが期待される。しかしなが
ら、当該デジタルデータ処理装置での処理時間におい
て、メモリアクセスに関する時間の比率は無視すること
ができないものである。従って、このようにプロセッサ
の処理速度を向上させたとしても、全体的な処理速度の
向上には限界があるものである。

【００１７】又、このようなデジタルデータ処理装置に
おいて、よりアクセス時間が短い、その動作が高速なメ
モリを用いることも考えられる。しかしながら、このよ
うなアクセス時間が短いものは高価なものであり、又、
このようなアクセス時間の短縮にも技術的な限界がある
ものである。

【００１８】従って、このようなプロセッサの処理速度
の向上や、メモリのアクセス時間の短縮とは全く異なる
点に基づいて、全体的な処理速度の向上を図ることは非
常に有効であると言える。例えば、タイミング設計の変
更で全体的な処理速度の向上を図ることは有効である。

【００１９】図７は、従来のプロセッサのメモリに対す
るデータアクセスに関するタイムチャートである。

【００２０】この図７のタイムチャートにおいて、時刻
t₁ から時刻 t₅ までが１つの読み出しサイクルであ
り、時刻 t₇ から時刻 t₁₁までが別の読み出しサイクル
である。これら読み出しサイクルは、プロセッサがメモ
リに対して、所望のアドレスのデータを読み出すという
ものである。このような読み出しサイクルや、書き込み
サイクル等、プロセッサにて行われる処理は、クロック
信号ＣＬＫに同期してなされている。該クロック信号Ｃ
ＬＫは、一定周期（一定周波数）のパルス信号である。

【００２１】又、この図７において、前記読み出しサイ
クルの開始後には、まず、読み出し信号ＲＤバーが出力
される。即ち、該読み出し信号ＲＤバーがＬ状態とな
る。該読み出し信号ＲＤは負論理であるので、定常時に
Ｈ状態であり、読み出し要求時にはＬ状態となる。

【００２２】該読み出し信号ＲＤバーが出力された後
に、その読み出しサイクルでのアクセス対象となるアド
レスを示すアドレス信号ＡＤが変化し始める。この図７
において、アドレス信号ＡＤ、又、データ信号Ｄの斜線
部分は、これらアドレス信号ＡＤ及びデータ信号Ｄが変
化している、その過渡状態を示す。

【００２３】このようなアドレス信号ＡＤの過渡状態の
後に、所望のアドレス信号ＡＤの出力が確定すると、該
確定から所定時間、即ち、読み出し対象となるメモリの
読み出しアクセス時間の後に、当該メモリの所望のアド
レスからのデータ信号Ｄが出力される。このデータ信号
Ｄの出力は、該データ信号Ｄの出力の過渡状態の後、入
力される確定したアドレス信号ＡＤに従った、所望のア
ドレスのデータに従って該データ信号Ｄの出力が確定す
るというものである。

【００２４】なお、前記読み出しアクセス時間は、前記
読み出し信号ＲＤや前記アドレス信号ＡＤの入力の後、
アクセス対象となるメモリの、所望のアドレスのデータ
の出力が確定するまでの時間である。即ち、該読み出し
アクセス時間は、主として、アクセス対象となるメモリ
内での、信号遅延時間である。

【００２５】発明者は、この図７に示されるタイムチャ
ートにおいて、前述のような２つの読み出しサイクルに
ついて、所望のデータ信号Ｄの出力が確定するまでの時
間の格差に着目している。この図７のタイムチャートに
おいて、時刻 t₁ から時刻 t ₅ までの読み出しサイクル
では、時刻 t₁ から時刻 t₃ までの１クロックサイクル
目までには、所望のデータ信号Ｄの出力は確定していな
い。即ち、時刻 t₁ から始まる読み出しサイクルでは、
所望のデータ信号Ｄの出力が確定するのが２クロックサ
イクル目に遅れ込んでしまい、時刻 t₃ 以降となってし
まっている。このため、読み出しサイクルを延長すべ
く、ほぼ１クロックサイクル分のウエイト信号ＷＡＩＴ
バーが挿入されている。これによって、時刻 t₁ から始
まる読み出しサイクルは、２クロックサイクル分のもの
に延長されている。

【００２６】一方、時刻 t₇ から始まる読み出しサイク
ルについては、所望のデータ信号Ｄの出力の確定は１ク
ロックサイクル目以内、即ち時刻 t₉ （時刻 t₃ に対応
する）以前となっている。この時刻 t₇ から始まる読み
出しサイクルについては、このように１クロックサイク
ル目以内で所望のデータ信号Ｄの出力が確定しているた
めに、１クロックサイクルの読み出しサイクルとして、
読み出しサイクルの短縮をすることも考えられる。即
ち、ウエイト信号ＷＡＩＴバーの入力を行わず、ウエイ
トサイクルの挿入をしないようにすることも可能であ
る。

【００２７】しかしながら、従来においては、ある１つ
のメモリに対しては、これに対するウエイトサイクルの
挿入の有無や、挿入されるウエイトサイクルの回数は一
律にされている。このため、前記図７の時刻 t₇ から始
まる読み出しサイクルの如く、不必要なウエイトサイク
ルが挿入されてしまうという問題がある。

【００２８】発明者は、このような問題に着目し、この
図７に示されるような読み出しサイクルにおいて、又、
書き込みサイクル等においても、どのようなときに不必
要なウエイトサイクルが挿入されてしまうか、即ち、ど
のようなときにウエイトサイクルの数を減少したり、あ
るいはウエイトサイクルの挿入をキャンセルできるか検
討している。

【００２９】例えば、この図７のタイムチャートにおい
て、時刻 t₁ から始まる読み出しサイクルでのアドレス
信号ＡＤの出力が確定する時期に比べ、時刻 t₇ から始
まる読み出しサイクルでのアドレス信号ＡＤの出力が確
定する時期が早くなっている。即ち、時刻 t₁ からの読
み出しサイクルでは、時刻 t₃ に近くなってから、即ち
１クロックサイクル目の終了間際になってから、そのア
ドレス信号ＡＤの出力が確定している。一方、時刻 t₇
から始まる読み出しサイクルでは、時刻 t₈ の直後、即
ち１クロックサイクル目の半ばの直後に、そのアドレス
信号ＡＤの出力が確定している。

【００３０】発明者は、更に、それぞれの読み出しサイ
クルや書き込みサイクルにおいて、このようにそれぞれ
のアドレス信号ＡＤの出力が確定する時期が異なる原因
を調査し、検討している。この結果、このような読み出
しサイクルや書き込みサイクルにおいて、そのアドレス
信号ＡＤの出力が確定する時期が相違するのは、それぞ
れの読み出しサイクルあるいは書き込みサイクルに用い
るアドレス信号の出力経路が、プロセッサ内にて異なる
ためであることが見出されている。

【００３１】例えば、前記図７の時刻 t₇ からの読み出
しサイクルでは、プロセッサ内のプログラムカウンタの
値によって、そのアドレス信号ＡＤが出力される。又、
例えば、前記図７の時刻 t₁ からの読み出しサイクルで
は、プロセッサ内の他のレジスタに記憶されるアドレス
値によって、そのアドレス信号ＡＤが出力される。この
ように各読み出しサイクルや書き込みサイクルのプロセ
ッサ内でのアドレス信号出力経路が異なると、その読み
出しサイクルや書き込みサイクルでのアドレス信号ＡＤ
の出力が確定する時期が異なってしまう。

【００３２】本発明は、このようにプロセッサ内でのア
ドレス信号出力経路の相違によって、各読み出しサイク
ル間でのアドレス信号ＡＤの出力が確定するまでの時期
に相違が出てしまうことに着目し、まず、そのメモリア
クセスの際のアドレス信号出力経路を判別し、この判別
に基づいてウエイトサイクルの挿入の有無や、挿入すべ
きウエイトサイクルの数を決定するようにしている。

【００３３】図１は、本発明の要旨を示すブロック図で
ある。

【００３４】この図１に示される如く、本発明のプロセ
ッサでは、アドレス信号出力経路判別回路１２と、ウエ
イト回数変更回路１４とを備える。又、必要に応じて、
更に、タイミング制御回路１６を備えるようにしてい
る。

【００３５】前記アドレス信号出力経路判別回路１２
は、メモリアクセスの際の、アドレス信号出力経路を判
別するものである。該アドレス信号出力経路判別回路１
２は、プロセッサがメモリに対してアクセスする際に、
このアクセスに用いるアドレス信号の出力元や出力経路
を判別し、例えばこれを判別結果Ｓ１として出力すると
いうものである。即ち、例えば、そのメモリアクセスに
用いるアドレス信号が、プログラムカウンタの値やスタ
ックポインタやインデックスレジスタ等の諸レジスタに
記憶されている値のいずれによるものか等を判別する。
あるいは、該アドレス信号出力経路判別回路１２は、同
一のアドレス信号元であっても、その経路の相違を判別
するものであってもよい。例えば、同じプログラムカウ
ンタの値を用いる場合であっても、アドレス信号として
出力するにあたって、あるレジスタ等に格納される値等
を加算する場合には、このような加算の有無を判別する
ものであってもよい。本発明は、該アドレス信号出力経
路判別回路１２を具体的に限定するものではないが、例
えば、プロセッサが実行する命令をデコードする前述の
ような命令デコーダの出力等を、該アドレス信号出力経
路判別回路１２として、あるいは該アドレス信号出力経
路判別回路１２の一部として用いることも可能である。
あるいは、該命令デコーダの出力に従った何らかの信号
を用いるものであってもよい。

【００３６】前記ウエイト回数変更回路１４は、前記ア
ドレス信号出力経路判別回路１２にて判別された前記ア
ドレス信号出力経路の判別結果に従って、今回のメモリ
アクセスでのアクセス可能タイミングの遅れの度合を判
定する。又、該ウエイト回数変更回路１４は、このよう
な前記アクセス可能タイミングの遅れの度合の判定に基
づいて、今回のアクセスでのウエイト回数を決定医す
る。即ち、このようなアクセス可能タイミングの遅れの
度合の判定に基づいて、ウエイトサイクルの挿入の有無
を決定したり、あるいは挿入されるウエイトサイクルの
回数を決定する。

【００３７】該ウエイト回数変更回路１４の出力するウ
エイト信号Ｓ２は、例えば、メモリアクセスに係る動作
タイミング等を制御する前記タイミング制御回路１６に
対して出力される。該タイミング制御回路１６は、前記
ウエイト信号Ｓ２の入力に従って、当該プロセッサのア
クセス動作にウエイトサイクルを挿入するタイミングの
制御等を行うものである。

【００３８】なお、本発明において、アドレス信号やア
クセス制御信号をアクセス対象となるメモリへと出力し
た後の、所定プロセッサアクセスタイミングとは、プロ
セッサが、所望のアドレスに記憶される内容がメモリか
ら出力されているものとして、データバス上等にあるデ
ータを取込むタイミングである。一方、前記アクセス可
能タイミングとは、プロセッサから入力されるアドレス
信号やアクセス制御信号に従って、所望のアドレスのデ
ータに対するメモリのアクセスが可能となるタイミング
である。例えば、読み出しサイクルでは、プロセッサか
らアドレス信号やアクセス制御信号が入力された後、所
望のアドレスに対応するメモリからの出力が確定するタ
イミングである。

【００３９】以上説明した通り、本発明によれば、前記
プロセッサアクセスタイミングと前記アクセス可能タイ
ミングとの時間関係をより正確に把握し、これに基づい
て、ウエイトサイクルの挿入の有無や、挿入するウエイ
トサイクルの回数を、よりきめ細かく決定することがで
きる。従って、従来のように、あるメモリに対して一律
にウエイトサイクルの有無やウエイトサイクルの数を決
めていたものに比べ、プロセッサがアドレス信号やアク
セス制御信号を出力してから、実際にメモリの内容の読
み出し、又はメモリへのデータの書き込みを行うまでの
時間を短縮することが可能である。従って、本発明によ
れば、そのプロセッサに係る全体的な処理速度を向上す
ることが可能である。この際にも、用いるメモリの高速
化等を行う必要はないので、一般的に低コストにて処理
速度の向上を図ることが可能である。

【００４０】なお、本発明は、前記アドレス信号出力経
路判別回路１２による前述のようなアドレス信号出力経
路の判別結果Ｓ１の、前記ウエイト回数変更回路１４へ
の伝達経路を具体的に限定するものではない。即ち、メ
モリアクセスの際のアドレス信号出力経路の判別結果に
基づいて、前記ウエイト回数変更回路１４が、ウエイト
サイクルの挿入の有無や、挿入するウエイトサイクルの
回数を決定するものであればよい。例えば、図２に示さ
れる、判別結果Ｓ１a 及びＳ１b の如く、前記タイミン
グ制御回路１６を経由して、前記アドレス信号出力経路
の判別結果を前記ウエイト回数変更回路１４へと入力す
るようにしてもよい。

【００４１】なお、本発明は、前記アドレス信号出力経
路判別回路１２と前記ウエイト回数変更回路１４とを備
えていればよく、他の構成について特に限定するもので
はない。しかしながら、発明者は、本発明の効果をより
優れたものとする構成も見出している。即ち、発明者
は、メモリに対するアクセス頻度において、プログラム
の実行に伴なって、その命令を順次読み出すためのメモ
リアクセスの頻度が多いことに着目している。例えば、
多くのレジスタを備えたプロセッサにおいては、このよ
うなレジスタを活用することで、演算対象等となるデー
タに関するメモリに対するアクセスを減少することがで
きる。この場合には、メモリアクセスは主として、プロ
グラムの実行に伴なってその命令を順次読み出す、読み
出しサイクルの頻度の比率が多くなる。発明者は、この
ような点に着目し、メモリに記憶されている命令をその
アドレス順に順次読み出す際のアドレス指定に用いるプ
ログラムカウンタから、アクセス対象となるメモリへの
アドレス信号出力経路を特に配慮して構成するようにす
る構成を見出している。即ち、このようなアドレス信号
出力経路の遅延時間が、読み出された命令の実行に伴っ
て、メモリに記憶されているデータをアクセスする際の
アドレス信号出力経路の遅延時間に比べて小さくなるよ
うに構成するというものである。又、このようにプログ
ラムカウンタからアクセス対象となるメモリへのアドレ
ス信号出力経路を、その遅延時間が短くなるように構成
した場合には、前記アドレス信号出力経路判別回路１２
は、そのメモリアクセスのアドレス信号出力経路が、前
記プログラムカウンタからアクセス対象となるメモリへ
のアドレス信号出力経路か否かを判別するものとなる。
本発明はこのような構成に限定されるものではないが、
このように構成した場合、メモリに対するアクセスでよ
り多く用いられるアドレス信号出力経路の遅延時間を小
さくすることができ、プロセッサが行う処理全体の速度
をより向上することができる。

【００４２】

【実施例】以下、図を用いて、本発明の実施例を詳細に
説明する。

【００４３】図３は、本発明が適用されたプロセッサの
実施例の構成を示すブロック図である。

【００４４】この図３に示されるプロセッサ１０は、１
６ビット幅のアドレスバス及び８ビット幅のデータバス
とでなるシステムバスを介して、メモリ６０に記憶され
ている命令を、そのアドレス順に順次読み出し、これを
実行する。又、このような命令の実行の際に、必要に応
じ、該プロセッサ１０は前記メモリ６０へと、データを
書き込んだり読み出したりする。

【００４５】該プロセッサ１０は、主な構成として、図
示されないＡＬＵと、プログラムカウンタ４２と、種々
のレジスタ４３a 及び４３b と、スタックポインタ４３
c と、命令デコーダ１２a と、タイミング制御回路１６
a とを備える。更に、該プロセッサ１０は、アドレス信
号を選択するセレクタ３２と、アドレス信号に関する論
理演算を行うコンビネーションロジック５２と、ウエイ
ト回数変更回路として用いられるセレクタ１４a とを備
える。

【００４６】前記プログラムカウンタ４２は、前記メモ
リ６０に予め記憶されている命令を、そのアドレス順に
順次読み出す際に、読み出される命令のアドレス指定を
行うものである。該プログラムカウンタは、１つの命令
が読み出され、又、これが実行されると、当該プログラ
ムカウンタ内に格納されているアドレス値がインクリメ
ントされる機能を備えている。又、該プログラムカウン
タは、ジャンプ命令実行時には、そのジャンプ先のアド
レス値が書き込まれる。

【００４７】前記レジスタ４３a 及び４３b は、前記Ａ
ＬＵにて行われる加算や減算等の演算の際に、演算対象
となる数値を格納したり、演算結果の数値を格納するた
め等に用いられる。又、これらレジスタ４３a 及び４３
b は、当該プロセッサ１０がデータのアクセスを行う際
のアドレス指定にも用いられている。前記スタックポイ
ンタ４３c は、前記メモリ６０内に設けられたスタック
エリアにおいて、アクセス対象となるデータのアドレス
指定に用いられる。

【００４８】これらレジスタ４３a 及び４３b 、又スタ
ックポインタ４３c をアドレス指定に用いる際には、前
述のコンビネーションロジック５２が用いられる。例え
ば、該コンビネーションロジック５２は、前記スタック
ポインタ４３c でのアドレス指定の際に、前記レジスタ
４３a や４３b 等による、指定されるアドレスの修飾等
の処理を行う。なお、前記プログラムカウンタ４２、前
記レジスタ４３a 及び４３b 、又、前記スタックポイン
タ４３c は、いずれも、１６ビットのデータ幅のもので
ある。

【００４９】前記命令デコーダ１２a は、当該プロセッ
サ１０にて実行する命令を解読するものである。又、本
実施例で用いられている該命令デコーダ１２a は、前記
タイミング制御回路１６a と共に、本発明が適用された
前記図１や前記図２のアドレス信号出力経路判別回路１
２としても機能している。

【００５０】即ち、これら命令デコーダ１２a 及びタイ
ミング制御回路１６a は、まず、前記プログラムカウン
タ４２からのアドレス信号出力経路によってアドレス信
号を出力するか、あるいは、これ以外のもの、例えば前
記レジスタ４３a や前記レジスタ４３b や前記スタック
ポインタ４３c によるアドレス信号出力経路にてアドレ
ス信号を得るものであるかを判別する。更に、前記レジ
スタ４３a や前記レジスタ４３b や前記スタックポイン
タ４３c によるアドレス信号出力経路と判別した場合、
これら命令デコーダ１２a 及びタイミング制御回路１６
a は、前記コンビネーションロジック５２内で行われる
演算内容を判別する（アドレス信号出力経路のより細か
い判別）。

【００５１】このようなアドレス信号出力経路の判別結
果に基づいて、前記タイミング制御回路１６a 及びセレ
クタ１４a は、本発明が適用された前記図１や前記図２
に示される前記ウエイト回数変更回路１４として動作
し、内部ウエイト信号ＷＴバーを発生する。まず、前記
タイミング制御回路１６a は、前述のようなアドレス信
号出力経路の判別結果に基づいて、「１クロックサイク
ル分のウエイトサイクルを挿入する」か、あるいは「ウ
エイトサイクルを全く挿入しない」かの判定を行い、こ
の判別結果を選択信号ＳＥＬ２として出力する。該選択
信号ＳＥＬ２は、ウエイトサイクル挿入と判定された場
合“０”となり、ウエイトサイクル挿入しないと判定し
た場合“１”となる。又、前記セレクタ１４a は、この
ような選択信号ＳＥＬ２に従って、又、外部から入力さ
れるウエイト信号ＷＡＩＴバーに従って、前記タイミン
グ制御回路１６a へと入力する内部ウエイト信号ＷＴバ
ーを出力する。該セレクタ１４a は、前記選択信号ＳＥ
Ｌ２が“０”となってウエイトサイクルを挿入する場合
には、前記ウエイト信号ＷＡＩＴバーを選択し、これを
前記内部ウエイト信号ＷＴバーとして前記タイミング制
御回路１６a へと出力する。一方、該セレクタ１４a
は、前記選択信号ＳＥＬ２が“１”となってウエイトを
挿入しない場合には、“１”の前記内部ウエイト信号Ｗ
Ｔバーを前記タイミング制御回路１６a へと出力する。

【００５２】なお、前記タイミング制御回路１６a は、
当該プロセッサ１０の前記メモリ６０に対するアクセス
等、当該プロセッサ１０の動作タイミングの制御を行
う。例えば、前記内部ウエイト信号ＷＴバーの入力に従
った、当該プロセッサ１０の前記メモリ６０に対するア
クセスの動作タイミングの制御を行う。又、該タイミン
グ制御回路１６a は、前記セレクタ３２を制御する選択
信号ＳＥＬも出力する。該選択信号ＳＥＬは、当該プロ
セッサ１０が前記プログラムカウンタ４２を用いて前記
メモリ６０に予め記憶されている命令を読み出す際に
は、“１”となる。一方、該選択信号ＳＥＬは、前記プ
ログラムカウンタ４２以外を用いたアドレス指定、例え
ば前記レジスタ４３a や４３b あるいは前記スタックポ
インタ４３cを用いたアドレス指定の際には、“０”と
なる。

【００５３】なお、本実施例において、前記プログラム
カウンタ４２によってアドレス指定する際にのみウエイ
トサイクルの挿入を禁止し、これ以外の場合、即ち前記
レジスタ４３a や４３b 又前記スタックポインタ４３c
を用いたアドレス指定等の際には必ずウエイトサイクル
を挿入するようにした場合には、前記選択信号ＳＥＬと
前記選択信号ＳＥＬ２とは全く同じものとなる。この場
合には、前記選択信号ＳＥＬにて、前記セレクタ１４a
を動作させるようにしてもよい。

【００５４】図４は、本第１実施例の読み出しアクセス
時のタイムチャートである。

【００５５】この図４においては、本発明が適用された
前記第１実施例のプロセッサ１０が前記メモリ６０に対
して読み出しアクセスを行っている、２つの読み出しサ
イクルのタイムチャートが示されている。即ち、時刻 t
₁ から時刻 t₃ までの１つの読み出しサイクルと、時刻
t₅ から時刻 t₉ までのもう１つの読み出しサイクルで
ある。

【００５６】時刻 t₁ からの読み出しサイクルは、前記
プログラムカウンタ４２及び前記セレクタ３２を経由す
るアドレス信号出力経路にてアドレス指定する命令取込
み、即ち前記メモリ６０に予め記憶されている１つの命
令の読み出しである。なお、このとき読み出された命令
は、「スタックポップ命令」であり、前記メモリ６０に
設けられたスタックエリアにおける、前記スタックポイ
ンタ４３c にてアドレス指定されるデータを１つ読み出
すという命令である。一方、時刻 t₅ からのもう１つの
読み出しサイクルは、前述のスタックポップ命令を実行
すべく、前記スタックポインタ４３c 及び前記コンビネ
ーションロジック５２及び前記セレクタ３２を経由する
アドレス信号出力経路にてアドレス指定する読み出しサ
イクルであり、即ちスタック読み出しを行うものであ
る。

【００５７】なお、時刻 t₃ から時刻 t₅ までの期間
は、時刻 t₁ から時刻 t₃ で読み込んだ命令（スタック
ポップ命令）を、前記命令デコータ１２a にて解読して
いる期間であり、前記メモリ６０に対するアクセスに関
してはアイドル状態となる。

【００５８】この図４のタイムチャートにおいて、ま
ず、前記命令取込みの読み出しサイクルでは、時刻 t₁
の後、比較的早い時期に、当該プロセッサ１０から前記
メモリ６０へ出力される、前記アドレス信号ＡＤの出力
が確定する。即ち、時刻 t₁ と時刻 t₂ とのほぼ中間の
時刻で、該アドレス信号ＡＤの出力が確定する。このよ
うなアドレス信号の出力の確定に従って、前記メモリ６
０から読み出されるデータ信号Ｄの出力も、時刻 t₃ 以
前に確定する。即ち、当該命令取込みが開始される時刻
t₁ から１クロックサイクル目の期間である該時刻 t₃
以前に、該データ信号Ｄの出力が確定する。従って、該
命令取込みの読み出しサイクルは、１クロックサイクル
で十分実行できるものである。このため、当該プロセッ
サ１０の外部からウエイト信号ＷＡＩＴバーの“０（ウ
エイトサイクル挿入）”が入力されても、前記タイミン
グ制御回路１６a に入力される前記内部ウエイト信号Ｗ
Ｔバーは“１（ウエイトサイクル挿入無し）”となって
いる。

【００５９】一方、時刻 t₅ から始まる前述のスタック
読み出しの読み出しサイクルでは、これに伴なった当該
プロセッサ１０から前記メモリ６０への前記アドレス信
号ＡＤの出力の確定時期は遅れてしまっている。

【００６０】即ち、前述の時刻 t₁ からの命令取込みの
読み出しサイクルでは、１／４クロックサイクル程度で
前記アドレス信号ＡＤの出力が確定していること比較し
て、時刻 t₅ からの該スタック読み出しの読み出しサイ
クルでは、該アドレス信号ＡＤの出力の確定は１／２ク
ロックサイクル程度まで遅れてしまっている。これは、
時刻 t₁ からの前記命令取込みの読み出しサイクルの際
には、前記プログラムカウンタ４２から直接前記セレク
タ３２を経由するアドレス信号出力経路であるのに対し
て、時刻 t₅ からの該スタック読み出しの読み出しサイ
クルの際には、比較的信号遅延が長い前記コンビネーシ
ョンロジック５２を経由してしまうためである。

【００６１】このため、時刻 t₅ からの該スタック読み
出しのサイクルでは、前記メモリ６０から出力されるデ
ータ信号Ｄの出力の確定の時期も遅れてしまい、当該ス
タック読み出しの開始された時刻 t₅ から２クロックサ
イクル目となってしまう、時刻 t₇ 以降となってしまっ
ている。本実施例においては、このようなスタック読み
出しの際には、前記タイミング制御回路１６a が出力す
る選択信号ＳＥＬ２が“０（ウエイト挿入）”となる。
従って、該選択信号ＳＥＬ２を入力する前記セレクタ１
４a は、“０（ウエイト挿入）”となっている当該プロ
セッサ１０の外部から入力されるウエイト信号ＷＡＩＴ
バーに従って、“０（ウエイト挿入）”の内部ウエイト
信号ＷＴを前記タイミング制御回路１６a へと出力す
る。

【００６２】従って、時刻 t₅ からの該スタック読み出
しの際の１クロックサイクルでは、該内部ウエイト信号
ＷＴバーが“０”となっているため、該スタック読み出
しは２クロックサイクル目へと延長される。又、この２
クロックサイクル目では、前記ウエイト信号ＷＡＩＴバ
ーも又内部ウエイト信号ＷＴバーも、いずれも“１（ウ
エイト挿入無し）”となる。従って、該スタック読み出
しは３クロックサイクル目までは延長されない。

【００６３】以上説明した通り、本第１実施例では、前
記プロセッサ１０から前記メモリ６０へのアクセスの際
に、一律にウエイトサイクルを挿入せず、よりきめ細か
くウエイト挿入の有無の判定を行っている。これによっ
て、プロセッサがアドレス信号やアクセス制御信号を出
力してから、実際にメモリの内容の読み出し、又はメモ
リへのデータの書き込みを行うまでの時間を短縮するこ
とで、全体的な処理速度を向上することが可能となって
いる。

【００６４】又、本第１実施例では、前記プログラムカ
ウンタ４２の出力は前記コンビネーションロジック５２
を経由せず直接前記セレクタ３２へと入力するようにし
ている。このようにすることによって、前記メモリ６０
に記憶されている命令の読み出し時における、該プロセ
ッサ１０から前記メモリ６０へのアドレス信号ＡＤの出
力の遅延を低減することができている。これに伴なっ
て、前記メモリ６０に記憶される命令の読み出し時にお
けるウエイトサイクル挿入を不要とすることができてい
る。前記プロセッサ１０における前記メモリ６０に対す
るアクセスにおいて、命令の読み出しに関するものの比
率が多くなっている。従って、このように命令読み出し
時におけるウエイト挿入を不要とすることで、プロセッ
サがアドレス信号やアクセス制御信号を出力してから、
実際にメモリの内容の読み出し、又はメモリへのデータ
の書き込みを行うまでの時間を短縮することで、全体的
な処理速度を向上することが可能となっている。

【００６５】図５は、本発明が適用された第２実施例の
プロセッサの主要部の構成を示すブロック図である。

【００６６】前記第２実施例のプロセッサは、前記第１
実施例のものとほぼ同一構成となっている。即ち、この
図５に示される、プログラムカウンタ４４と、レジスタ
４５a 〜４５d と、セレクタ３３a 〜３３c と、加算器
３６と、バッファ３７とに関する部分が異なっている。
なお、本第２実施例の前記セレクタ３３b 及び３３c及
び前記加算器３６は、前記第１実施例の前記コンビネー
ションロジック５２に相当するものである。又、前記セ
レクタ３３a は、前記セレクタ３２に相当するものであ
り、同じく前記選択信号ＳＥＬにて切換えられる。

【００６７】このような本第２実施例において、前記セ
レクタ３３a 〜３３c それぞれにおける、アドレス信号
の遅延時間は１n Ｓである。前記加算器３６におけるア
ドレス信号の遅延時間は、１６n Ｓである。前記バッフ
ァ３７におけるアドレス信号の遅延時間は、１０n Ｓで
ある。

【００６８】本第２実施例では、それぞれのアドレス信
号出力経路における、そのアドレス信号の合計遅延時間
は次の通りである。

【００６９】（１）前記プログラムカウンタ４４につい
て（前記セレクタ３３a 及び前記バッファ３７を経
由）：１＋１０＝１１n Ｓ （２）前記レジスタ４５a について（前記セレクタ３３
a 及び３３b 及び前記バッファ３７を経由）：２×１＋
１０＝１２n Ｓ （３）前記レジスタ４５b 及び４５c について（前記セ
レクタ３３a 〜３３c及び前記加算器３６及び前記バッ
ファ３７を経由）：３×１＋１６＋１０＝２９n Ｓ （４）レジスタ４５d について（前記加算器３６及び前
記セレクタ３３a 及び３３b 及び前記バッファ３７を経
由）：１６＋２×１＋１０＝２８n Ｓ

【００７０】上記の通り、本第２実施例においては、前
記プログラムカウンタ４４に関するアドレス信号出力経
路及び前記レジスタ４５a に関するアドレス信号出力経
路に比べて、前記レジスタ４５b 〜４５d それぞれに関
するアドレス信号出力経路に関するアドレス信号の遅延
時間は約２倍となっている。従って、本第２実施例で
は、前記プログラムカウンタ４４及び前記レジスタ４５
a それぞれに関するアドレス指定にて行われる前記メモ
リ６０へのアクセスの際には、ウエイトの挿入を行わな
いようにしている。一方、これ以外のアドレス信号出力
経路によるアドレス指定での前記メモリ６０へのアクセ
スの際、例えば前記レジスタ４５b 等によるアドレス指
定の際には、ウエイトの挿入を行うようにしている。

【００７１】なお、本第２実施例においても、前記メモ
リ６０に記憶される命令の読み出しに用いる前記プログ
ラムカウンタ４４に関するアドレス信号出力経路は、そ
の遅延時間が短くなるように構成されている。

【００７２】図６は、本発明が適用されたプロセッサの
第３実施例の主要部の構成を示すブロック図である。

【００７３】本第３実施例についても、その構成は前記
第１実施例とほぼ同一となっている。前記第１実施例と
比べて、本第３実施例の構成は、この図６に示されるプ
ログラムカウンタ４６と、レジスタ４７a 〜４７i と、
セレクタ３４a 〜３４i と、バッファ３８に関する部分
が異なっている。又、前記セレクタ３４b 〜３４i は、
前記コンビネーションロジック５２に相当するものであ
る。前記セレクタ３４a は、前記セレクタ３２に相当す
るものである。本第３実施例において、前記セレクタ３
４a 〜３４i でのアドレス信号の遅延時間は、１n Ｓで
ある。前記バッファ３８でのアドレス信号の遅延時間
は、１０n Ｓである。

【００７４】このような構成の本第３実施例において、
前記プログラムカウンタ４６及び前記レジスタ４７a 〜
４７i それぞれに関するアドレス信号出力経路での、そ
れぞれのアドレス信号の遅延時間の合計は次の通りであ
る。

【００７５】（１）前記プログラムカウンタ４６につい
て（前記セレクタ３４a 及び前記バッファ３８を経
由）：１＋１０＝１１n Ｓ （２）レジスタ４７a 〜４７i それぞれについて（前記
セレクタ３４b 〜３４i の該当するものを経由）：それ
ぞれ１６n Ｓ〜１２n Ｓ

【００７６】上記の通り、前記プログラムカウンタ４６
及び前記レジスタ４７a 〜４７i に関する前記アドレス
信号出力経路の遅延時間は、１１n Ｓから１６n Ｓで、
１nＳずつ異なっている。本第３実施例においては、そ
の制御回路構成をより簡潔なものとするため、その遅延
時間が最も短い前記プログラムカウンタ４６に関するア
ドレス信号出力経路を用いたアドレス指定を行う前記メ
モリ６０に対するアクセスの時のみ、ウエイトサイクル
の挿入をしないようにしている。これ以外の、前記レジ
スタ４７a 〜４７i それぞれに関するアドレス信号出力
経路を用いたアドレス指定による前記メモリ６０のアク
セスの際には、一律にウエイトサイクルの挿入を行うよ
うにしている。

【００７７】このようにすることで、比較的簡単なアド
レス信号出力経路の判別及び該判別に基づいた前記内部
ウエイト信号ＷＴバーの出力にて、プロセッサがアドレ
ス信号やアクセス制御信号を出力してから、実際にメモ
リの内容の読み出し、又はメモリへのデータの書き込み
を行うまでの時間を短縮することで、全体的な処理速度
を向上することができている。これは、メモリアクセス
の頻度が比較的多い前記プログラムカウンタ４６のアド
レス信号出力経路を用いたメモリアクセスについて、ウ
エイトサイクルを挿入しないことでそのアクセス時間を
短縮し、効果的に全体的な処理速度の向上を図ることが
できるためである。

【００７８】

【発明の効果】以上説明した通り、本発明によれば、ウ
エイトサイクル挿入の頻度や回数を減少することで、プ
ロセッサがアドレス信号やアクセス制御信号を出力して
から、実際にメモリの内容の読み出し、又はメモリへの
データの書き込みを行うまでの時間を短縮することで、
全体的な処理速度を向上することができるという優れた
効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の要旨を示すブロック図

【図２】本発明の要旨を示す第２のブロック図

【図３】本発明が適用された第１実施例のプロセッサの
構成を示すブロック図

【図４】前記第１実施例の動作を示すタイムチャート

【図５】本発明が適用された第２実施例のプロセッサの
主要部の構成を示すブロック図

【図６】本発明が適用された第３実施例のプロセッサの
主要部の構成を示すブロック図

【図７】従来のプロセッサのメモリに対する読み出しサ
イクルの動作を示すタイムチャート

【符号の説明】

１０…プロセッサ １２…アドレス信号出力経路判別回路 １２a …命令デコーダ １４…ウエイト回数変更回路 １４a …セレクタ（ウエイト回数変更回路の一部として
用いられるもの） １６…タイミング制御回路 １６a …タイミング制御回路（ウエイト回数変更回路と
しても機能する） ３２、３３a 〜３３c 、３４a 〜３４i …セレクタ ３６…加算器 ３７、３８…バッファ ４２、４４、４６…プログラムカウンタ ４３a 〜４３c 、４５a 〜４５d 、４７a 〜４７i …レ
ジスタ ６０…メモリ ＣＬＫ…クロック信号 ＲＤ…読み出し信号 ＡＤ…アドレス信号 Ｄ…データ信号 ＷＡＩＴ…ウエイト信号（プロセッサ外部からのもの） ＷＴバー…内部ウエイト信号 t₁ 〜 t₁₁…時刻

Claims (2)

【特許請求の範囲】
1. 【請求項１】アドレス信号やアクセス制御信号をアクセ
   ス対象となるメモリへ出力し、メモリの内容の読み出
   し、又はメモリへのデータの書き込みを行うメモリアク
   セスサイクルに、ウエイトサイクルを挿入することによ
   り、該メモリアクセスサイクルを延長するウエイト機構
   を有するプロセッサにおいて、 メモリアクセスの際の、アドレス信号出力経路を判別す
   るアドレス信号出力経路判別回路と、 前記アドレス信号出力経路判別回路の判別結果に基づい
   て、アドレス出力遅延時間の大小を判定し、該判定結果
   に従って、前記メモリアクセスサイクルに挿入するウエ
   イトサイクルの回数を変えるウエイト回数変更回路とを
   備えたことを特徴とするプロセッサ。
2. 【請求項２】請求項１において、 当該プロセッサが実行中の命令のメモリ中でのアドレス
   を保持するプログラムカウンタからのアドレス出力遅延
   時間が、読み出された命令の実行に伴ってメモリからデ
   ータを読み出したり、メモリへデータを書き込んだりす
   る場合のアドレス出力遅延時間よりも短くなるように構
   成され、 前記アドレス信号出力経路判別回路が、メモリアクセス
   の際のアドレス信号出力経路がプログラムカウンタから
   アドレスが出力される経路であるか否かを判別するもの
   であることを特徴とするプロセッサ。