JPH06296136A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH06296136A JPH06296136A JP5080661A JP8066193A JPH06296136A JP H06296136 A JPH06296136 A JP H06296136A JP 5080661 A JP5080661 A JP 5080661A JP 8066193 A JP8066193 A JP 8066193A JP H06296136 A JPH06296136 A JP H06296136A
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- JP
- Japan
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- capacitor
- circuit
- phase
- output
- loop filter
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 低い電源電圧でもロックアップ動作の高速化
を図るとともにリップルを可及的に小さくする。 【構成】 ２個のコンデンサＣ1 ，Ｃ2 からなり、２個
のコンデンサの少なくとも一方が位相比較手段からのパ
ルス電流を受けるコンデンサ回路と、位相比較手段の位
相比較のタイミングより第１の遅延時間遅れたタイミン
グでパルス電流を受けるコンデンサの充電電位をサンプ
リングしてホールドするサンプルホールド回路６ａと、
サンプリングのタイミングより第２の遅延時間遅れたタ
イミングで動作してコンデンサ回路の一方のコンデンサ
を放電させる放電手段６ｂと、を有しているサンプルホ
ールドループフィルタを、ループフィルタとして備えて
いることを特徴とする。
を図るとともにリップルを可及的に小さくする。 【構成】 ２個のコンデンサＣ1 ，Ｃ2 からなり、２個
のコンデンサの少なくとも一方が位相比較手段からのパ
ルス電流を受けるコンデンサ回路と、位相比較手段の位
相比較のタイミングより第１の遅延時間遅れたタイミン
グでパルス電流を受けるコンデンサの充電電位をサンプ
リングしてホールドするサンプルホールド回路６ａと、
サンプリングのタイミングより第２の遅延時間遅れたタ
イミングで動作してコンデンサ回路の一方のコンデンサ
を放電させる放電手段６ｂと、を有しているサンプルホ
ールドループフィルタを、ループフィルタとして備えて
いることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路に関するもの
で、特に高速ロックアップ特性が要求される周波数シン
セサイザに使用されるものである。
で、特に高速ロックアップ特性が要求される周波数シン
セサイザに使用されるものである。
【０００２】
【従来の技術】従来の周波数シンセサイザ用ＰＬＬ回路
の構成を図６に示す。このＰＬＬ回路は、基準信号発生
回路２、分周器４、リップルフィルタ８、電圧制御発振
器（以下、ＶＣＯともいう）１０、分周器１２、位相比
較器１４、およびループフィルタ９０を有している。基
準信号発生回路２は所定周波数（例えばコードレス電話
の場合は２１．２５ＭＨｚ）の基準信号を発生する。分
周器４は基準信号発生回路２からの基準信号を分周す
る。又、分周器１２はＶＣＯ１０の出力信号を分周す
る。位相比較器１４は分周器４と分周器１２の出力信号
の位相を比較し、位相差に応じた幅のパルス状の電流信
号を出力する。
の構成を図６に示す。このＰＬＬ回路は、基準信号発生
回路２、分周器４、リップルフィルタ８、電圧制御発振
器（以下、ＶＣＯともいう）１０、分周器１２、位相比
較器１４、およびループフィルタ９０を有している。基
準信号発生回路２は所定周波数（例えばコードレス電話
の場合は２１．２５ＭＨｚ）の基準信号を発生する。分
周器４は基準信号発生回路２からの基準信号を分周す
る。又、分周器１２はＶＣＯ１０の出力信号を分周す
る。位相比較器１４は分周器４と分周器１２の出力信号
の位相を比較し、位相差に応じた幅のパルス状の電流信
号を出力する。
【０００３】このパルス電流信号は、そのピーク値は一
定であるがパルス幅が位相差に比例したものとなってい
る。このためパルス電流の平均値は位相差に比例し、位
相差が零のときパルス電流の大きさは零となっている。
ループフィルタ９０はコンデンサＣR 、ＣF と、抵抗Ｒ
F とからなっている。コンデンサＣR はコンデンサＣF
および抵抗ＲF からなる直列回路と並列に接続されてい
る。そして位相比較器１４からのパルス電流はループフ
ィルタ９０によって平均化され、この平均値に応じた電
圧信号がループフィルタ９０から出力される。このルー
プフィルタ９０の出力電圧はリップルフィルタ８によっ
て平滑化され、平滑化された電圧信号がＶＣＯ１０に送
られる。ＶＣＯ１０はリップルフィルタ８の出力に基づ
いて位相差が零となるような周波数のパルス信号を出力
する。
定であるがパルス幅が位相差に比例したものとなってい
る。このためパルス電流の平均値は位相差に比例し、位
相差が零のときパルス電流の大きさは零となっている。
ループフィルタ９０はコンデンサＣR 、ＣF と、抵抗Ｒ
F とからなっている。コンデンサＣR はコンデンサＣF
および抵抗ＲF からなる直列回路と並列に接続されてい
る。そして位相比較器１４からのパルス電流はループフ
ィルタ９０によって平均化され、この平均値に応じた電
圧信号がループフィルタ９０から出力される。このルー
プフィルタ９０の出力電圧はリップルフィルタ８によっ
て平滑化され、平滑化された電圧信号がＶＣＯ１０に送
られる。ＶＣＯ１０はリップルフィルタ８の出力に基づ
いて位相差が零となるような周波数のパルス信号を出力
する。
【０００４】
【発明が解決しようとする課題】このような従来のＰＬ
Ｌ回路においては、ループの安定性を確保するために、
ループフィルタ９０のコンデンサＣR の容量をコンデン
サＣF の容量よりも十分に小さく設計する必要がある。
このため通常、コンデンサＣR の容量はコンデンサＣF
の容量の1/10〜1/20程度に設計される。又、ロックアッ
プ動作、すなわち位相差を零となるようにする動作の高
速化が要求される場合には、電流を大きく、すなわちコ
ンデンサＣF の容量を小さく設計する必要がある。した
がってコンデンサＣR の容量は小さなものとなるが、コ
ンデンサＣR の容量が小さいとループフィルタ９０の出
力電圧のリップルが大きくなる。例えば、１．９ＧＨｚ
のデジタルコードレス電話用ＰＬＬ回路においては計算
上、リップル電圧が８Ｖにも達する。このような場合、
電源電圧を高くする必要があり、電源電圧が低いと、リ
ップル電圧が位相比較器１４でクリップされ、理論通り
の高速ロックアップ特性が得られない。
Ｌ回路においては、ループの安定性を確保するために、
ループフィルタ９０のコンデンサＣR の容量をコンデン
サＣF の容量よりも十分に小さく設計する必要がある。
このため通常、コンデンサＣR の容量はコンデンサＣF
の容量の1/10〜1/20程度に設計される。又、ロックアッ
プ動作、すなわち位相差を零となるようにする動作の高
速化が要求される場合には、電流を大きく、すなわちコ
ンデンサＣF の容量を小さく設計する必要がある。した
がってコンデンサＣR の容量は小さなものとなるが、コ
ンデンサＣR の容量が小さいとループフィルタ９０の出
力電圧のリップルが大きくなる。例えば、１．９ＧＨｚ
のデジタルコードレス電話用ＰＬＬ回路においては計算
上、リップル電圧が８Ｖにも達する。このような場合、
電源電圧を高くする必要があり、電源電圧が低いと、リ
ップル電圧が位相比較器１４でクリップされ、理論通り
の高速ロックアップ特性が得られない。
【０００５】したがって、従来のＰＬＬ回路を電源電圧
の低いシステムに用いる場合には、ロックアップの高速
化に限界があり、又リップル電圧によってＶＣＯ１０の
出力にスプリアスが発生し易いという問題がある。
の低いシステムに用いる場合には、ロックアップの高速
化に限界があり、又リップル電圧によってＶＣＯ１０の
出力にスプリアスが発生し易いという問題がある。
【０００６】本発明は上記事情を考慮してなされたもの
であって、低い電源電圧でもロックアップ動作の高速化
を図ることができるとともにリップルを可及的に小さく
することのできるＰＬＬ回路を提供することを目的とす
る。
であって、低い電源電圧でもロックアップ動作の高速化
を図ることができるとともにリップルを可及的に小さく
することのできるＰＬＬ回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明によるＰＬＬ回路
は、基準信号と入力信号との位相の比較を所定のタイミ
ング毎に行って、位相差に比例した幅のパルス電流を出
力する位相比較手段と、２個のコンデンサからなり、前
記２個のコンデンサの少なくとも一方が前記パルス電流
を受けるコンデンサ回路と、前記位相比較手段の位相比
較のタイミングより第１の遅延時間遅れたタイミングで
前記パルス電流を受ける前記コンデンサの充電電位をサ
ンプリングしてホールドするサンプルホールド回路と、
前記サンプリングのタイミングより第２の遅延時間遅れ
たタイミングで動作して前記コンデンサ回路の一方のコ
ンデンサを放電させる放電手段と、を有しているサンプ
ルホールドループフィルタと、前記サンプルホールドさ
れた電位を平滑するリップルフィルタと、このリップル
フィルタの出力に基づいて前記位相差が零となるような
周波数のパルス信号を出力する周波数発振手段と、この
周波数発振手段の出力を分周して分周した信号を前記入
力信号として前記位相比較手段に与える分周手段と、を
備えていることを特徴とする。
は、基準信号と入力信号との位相の比較を所定のタイミ
ング毎に行って、位相差に比例した幅のパルス電流を出
力する位相比較手段と、２個のコンデンサからなり、前
記２個のコンデンサの少なくとも一方が前記パルス電流
を受けるコンデンサ回路と、前記位相比較手段の位相比
較のタイミングより第１の遅延時間遅れたタイミングで
前記パルス電流を受ける前記コンデンサの充電電位をサ
ンプリングしてホールドするサンプルホールド回路と、
前記サンプリングのタイミングより第２の遅延時間遅れ
たタイミングで動作して前記コンデンサ回路の一方のコ
ンデンサを放電させる放電手段と、を有しているサンプ
ルホールドループフィルタと、前記サンプルホールドさ
れた電位を平滑するリップルフィルタと、このリップル
フィルタの出力に基づいて前記位相差が零となるような
周波数のパルス信号を出力する周波数発振手段と、この
周波数発振手段の出力を分周して分周した信号を前記入
力信号として前記位相比較手段に与える分周手段と、を
備えていることを特徴とする。
【０００８】
【作用】このように構成された本発明のＰＬＬ回路によ
れば、位相比較手段からの電流パルスがコンデンサ回路
で充電され、コンデンサに充電された電位が、位相比較
タイミングから第１の遅延時間遅れたタイミングでサン
プルホールド回路によってサンプルホールドされ、更に
サンプリングのタイミングから第２の遅延時間遅れたタ
イミングでコンデンサ回路の一方のコンデンサが放電手
段によって放電される。これにより、サンプルホールド
ループフィルタから出力される電位にはリップルが発生
せず、リップルが電源電圧により制限されるという問題
も発生しないため、低い電源電圧でもロックアップの高
速化が可能となる。
れば、位相比較手段からの電流パルスがコンデンサ回路
で充電され、コンデンサに充電された電位が、位相比較
タイミングから第１の遅延時間遅れたタイミングでサン
プルホールド回路によってサンプルホールドされ、更に
サンプリングのタイミングから第２の遅延時間遅れたタ
イミングでコンデンサ回路の一方のコンデンサが放電手
段によって放電される。これにより、サンプルホールド
ループフィルタから出力される電位にはリップルが発生
せず、リップルが電源電圧により制限されるという問題
も発生しないため、低い電源電圧でもロックアップの高
速化が可能となる。
【０００９】
【実施例】本発明によるＰＬＬ回路の一実施例の構成を
図１に示す。この実施例のＰＬＬ回路は、図６に示す従
来のＰＬＬ回路において、ループフィルタ９０の代わり
にサンプルホールドループフィルタ（以下、Ｓ／Ｈルー
プフィルタともいう）６を設けたものである。このＳ／
Ｈループフィルタ６はサンプルホールド回路（以下、Ｓ
／Ｈ回路ともいう）６ａと、スイッチ６ｂと、コンデン
サＣ1 ，Ｃ2 とを備えている。コンデンサＣ1 の一端は
位相比較器１４の出力端に接続され、その他端はコンデ
ンサＣ2 の一端に接続されている。又、コンデンサＣ2
の他端は接地されている。スイッチ６ｂはコンデンサＣ
2 と並列に接続されている。そして、Ｓ／Ｈ回路６ａの
サンプルホールド動作およびスイッチ６ｂの開閉動作は
分周器４の出力信号に基づいて行われる。
図１に示す。この実施例のＰＬＬ回路は、図６に示す従
来のＰＬＬ回路において、ループフィルタ９０の代わり
にサンプルホールドループフィルタ（以下、Ｓ／Ｈルー
プフィルタともいう）６を設けたものである。このＳ／
Ｈループフィルタ６はサンプルホールド回路（以下、Ｓ
／Ｈ回路ともいう）６ａと、スイッチ６ｂと、コンデン
サＣ1 ，Ｃ2 とを備えている。コンデンサＣ1 の一端は
位相比較器１４の出力端に接続され、その他端はコンデ
ンサＣ2 の一端に接続されている。又、コンデンサＣ2
の他端は接地されている。スイッチ６ｂはコンデンサＣ
2 と並列に接続されている。そして、Ｓ／Ｈ回路６ａの
サンプルホールド動作およびスイッチ６ｂの開閉動作は
分周器４の出力信号に基づいて行われる。
【００１０】次に本実施例にかかるＳ／Ｈループフィル
タ６の動作を図２を参照して説明する。
タ６の動作を図２を参照して説明する。
【００１１】今、時刻ｔ1 において、分周器４の出力信
号の位相と分周器１２の出力信号の位相が位相比較器１
４によって比較される。この時、ＰＬＬ回路はロック状
態にある、すなわち分周器４の出力信号の位相と分周器
１２の出力信号の位相とが一致しているので、位相比較
器１４の出力信号（電流パルス信号）ｉは零となってい
る。一方、サンプルホールド回路６ａのサンプルホール
ド動作及びスイッチ６ｂの開閉動作は、分周器４の出力
信号に基づいて行われるが、位相比較器１４の位相比較
動作により各々τ1 時間およびτ1 ＋τ2 時間遅れて行
われる。このため、時刻ｔ1 からτ1 時間経過した時刻
ｔ2 において、位相比較器１４の出力に比例した電圧ｖ
1 がサンプルホールド回路６ａによってサンプリングさ
れ、電圧信号ｖ2 としてリップルフィルタ８に送られ
る。一方、時刻ｔ2 からτ2 時間経過した時刻ｔ3 にお
いて、スイッチ６ｂが閉じられ、これによりコンデンサ
Ｃ1およびＣ2 はスイッチ６ｂが閉じられている間、放
電する。時刻ｔ1 〜ｔ4 迄の期間、ＰＬＬ回路はロック
しているので、ｖ1 ＝ｖ2 ＝０となり、リップルフィル
タ８の出力も零となる。したがってＶＣＯ１０は分周器
１２の出力が変化しないように分周器１２を制御する。
号の位相と分周器１２の出力信号の位相が位相比較器１
４によって比較される。この時、ＰＬＬ回路はロック状
態にある、すなわち分周器４の出力信号の位相と分周器
１２の出力信号の位相とが一致しているので、位相比較
器１４の出力信号（電流パルス信号）ｉは零となってい
る。一方、サンプルホールド回路６ａのサンプルホール
ド動作及びスイッチ６ｂの開閉動作は、分周器４の出力
信号に基づいて行われるが、位相比較器１４の位相比較
動作により各々τ1 時間およびτ1 ＋τ2 時間遅れて行
われる。このため、時刻ｔ1 からτ1 時間経過した時刻
ｔ2 において、位相比較器１４の出力に比例した電圧ｖ
1 がサンプルホールド回路６ａによってサンプリングさ
れ、電圧信号ｖ2 としてリップルフィルタ８に送られ
る。一方、時刻ｔ2 からτ2 時間経過した時刻ｔ3 にお
いて、スイッチ６ｂが閉じられ、これによりコンデンサ
Ｃ1およびＣ2 はスイッチ６ｂが閉じられている間、放
電する。時刻ｔ1 〜ｔ4 迄の期間、ＰＬＬ回路はロック
しているので、ｖ1 ＝ｖ2 ＝０となり、リップルフィル
タ８の出力も零となる。したがってＶＣＯ１０は分周器
１２の出力が変化しないように分周器１２を制御する。
【００１２】次に時刻ｔ1 からＴR （＝１／ＦR ）時間
経過した時刻ｔ4 から時刻ｔ22（＝ｔ4 ＋３・ＴR ）ま
で位相誤差Δθが一定であると仮定する。ここでＦR は
分周器４の出力周波数である。時刻ｔ4 になると、分周
器４の出力信号の位相と、分周器１２の出力信号の位相
が位相比較器１４によって比較される。この時、位相比
較器１４から高さがＫP で幅がΔθのパルス電流ｉが出
力される。このパルス電流ｉによってコンデンサＣ1 お
よびＣ2 は充電され、コンデンサＣ1 の一端の電位ｖ1
は零から増加し、時刻ｔ5 （＝ｔ4 ＋Δθ）においてＶ
1 となる。ここでＶ1 は Ｖ1 ＝Ｃ1 ＋Ｃ2 ／Ｃ1 ・Ｃ2 ・ＫP ・Δθ／ＦR である。そしてコンデンサＣ1 の一端の電位ｖ1 は時刻
ｔ8 （＝ｔ4 ＋τ2 ）までＶ1 に保たれる。時刻ｔ
6 （＝ｔ4 ＋τ1 ）になると、上記電位ｖ1 はサンプル
ホールド回路６ａによってサンプリングされ、サンプル
ホールド回路６ａの出力ｖ2 は急激に上昇し、サンプリ
ング動作が終了する時刻ｔ7 には、出力ｖ2 はｖ1 （＝
Ｖ1 ）に一致した値となる。その後時刻ｔ8 になると、
スイッチ６ｂがオンすることにより電位ｖ1 は低下し、
この電位の低下はスイッチ６ｂがオフする時刻ｔ9 まで
続く。そして、時刻ｔ10（＝ｔ4 ＋ＴR ）になると、位
相比較器１４によって位相比較動作が行われ、高さがＫ
P 、幅がΔθのパルス電流ｉが位相比較器１４から出力
される。このため、電位ｖ1 は上昇し、この電位ｖ1 の
上昇はパルス電流ｉが零となる時刻ｔ11まで続く。時刻
ｔ10からτ1 時間経過した時刻ｔ12（＞ｔ11）になる
と、サンプルホールド回路６ａによって電位ｖ1 がサン
プリングされ、これによりサンプルホールド回路６ａの
出力ｖ2 は上昇し、この電位ｖ1 の上昇はサンプリング
が終了する時刻ｔ13まで続く。そして、時刻ｔ12からτ
2 時間経過した時刻ｔ14になると、スイッチ６ｂがオン
することにより、電位ｖ1 は低下し、この電位ｖ1 の低
下はスイッチ６ｂがオフする時刻ｔ15まで続く。時刻ｔ
10からＴR 時間経過した時刻ｔ16（＝ｔ10＋ＴR ）にな
ると、位相比較器１４によって位相比較動作が行われ、
高さがＫP 、幅がΔθのパルス電流ｉが位相比較器１４
から出力される。これにより電位ｖ1 は上昇し、この電
位ｖ1 の上昇はパルス電流ｉが零となる時刻ｔ17まで続
く。時刻ｔ16からτ1 時間経過した時刻ｔ18（＞ｔ17）
になると、サンプルホールド回路６ａによって電位ｖ1
がサンプリングされ、これによりサンプルホールド回路
６ａの出力ｖ2 はサンプリングが終了する時刻ｔ19まで
上昇する。そして、時刻ｔ18からτ2 時間経過したｔ20
になると、スイッチ６ｂがオンすることにより電位ｖ1
は低下し、この電位ｖ1 の低下はスイッチ６ｂがオフす
る時刻ｔ21まで続く。
経過した時刻ｔ4 から時刻ｔ22（＝ｔ4 ＋３・ＴR ）ま
で位相誤差Δθが一定であると仮定する。ここでＦR は
分周器４の出力周波数である。時刻ｔ4 になると、分周
器４の出力信号の位相と、分周器１２の出力信号の位相
が位相比較器１４によって比較される。この時、位相比
較器１４から高さがＫP で幅がΔθのパルス電流ｉが出
力される。このパルス電流ｉによってコンデンサＣ1 お
よびＣ2 は充電され、コンデンサＣ1 の一端の電位ｖ1
は零から増加し、時刻ｔ5 （＝ｔ4 ＋Δθ）においてＶ
1 となる。ここでＶ1 は Ｖ1 ＝Ｃ1 ＋Ｃ2 ／Ｃ1 ・Ｃ2 ・ＫP ・Δθ／ＦR である。そしてコンデンサＣ1 の一端の電位ｖ1 は時刻
ｔ8 （＝ｔ4 ＋τ2 ）までＶ1 に保たれる。時刻ｔ
6 （＝ｔ4 ＋τ1 ）になると、上記電位ｖ1 はサンプル
ホールド回路６ａによってサンプリングされ、サンプル
ホールド回路６ａの出力ｖ2 は急激に上昇し、サンプリ
ング動作が終了する時刻ｔ7 には、出力ｖ2 はｖ1 （＝
Ｖ1 ）に一致した値となる。その後時刻ｔ8 になると、
スイッチ６ｂがオンすることにより電位ｖ1 は低下し、
この電位の低下はスイッチ６ｂがオフする時刻ｔ9 まで
続く。そして、時刻ｔ10（＝ｔ4 ＋ＴR ）になると、位
相比較器１４によって位相比較動作が行われ、高さがＫ
P 、幅がΔθのパルス電流ｉが位相比較器１４から出力
される。このため、電位ｖ1 は上昇し、この電位ｖ1 の
上昇はパルス電流ｉが零となる時刻ｔ11まで続く。時刻
ｔ10からτ1 時間経過した時刻ｔ12（＞ｔ11）になる
と、サンプルホールド回路６ａによって電位ｖ1 がサン
プリングされ、これによりサンプルホールド回路６ａの
出力ｖ2 は上昇し、この電位ｖ1 の上昇はサンプリング
が終了する時刻ｔ13まで続く。そして、時刻ｔ12からτ
2 時間経過した時刻ｔ14になると、スイッチ６ｂがオン
することにより、電位ｖ1 は低下し、この電位ｖ1 の低
下はスイッチ６ｂがオフする時刻ｔ15まで続く。時刻ｔ
10からＴR 時間経過した時刻ｔ16（＝ｔ10＋ＴR ）にな
ると、位相比較器１４によって位相比較動作が行われ、
高さがＫP 、幅がΔθのパルス電流ｉが位相比較器１４
から出力される。これにより電位ｖ1 は上昇し、この電
位ｖ1 の上昇はパルス電流ｉが零となる時刻ｔ17まで続
く。時刻ｔ16からτ1 時間経過した時刻ｔ18（＞ｔ17）
になると、サンプルホールド回路６ａによって電位ｖ1
がサンプリングされ、これによりサンプルホールド回路
６ａの出力ｖ2 はサンプリングが終了する時刻ｔ19まで
上昇する。そして、時刻ｔ18からτ2 時間経過したｔ20
になると、スイッチ６ｂがオンすることにより電位ｖ1
は低下し、この電位ｖ1 の低下はスイッチ６ｂがオフす
る時刻ｔ21まで続く。
【００１３】時刻ｔ16からＴR 時間経過した時刻ｔ22に
なると、位相比較器１４によって位相比較動作が行われ
るが、ＰＬＬ回路がロック状態となるため、位相比較器
１４の出力電流ｉは零となり、電位ｖ1 は上昇せず一定
に保たれることになる。そして、時刻ｔ22からτ1 時間
経過した時刻ｔ23になると、サンプルホールド回路６ａ
によって電位ｖ1 の値がサンプリングされる。すると、
サンプリングホールド回路６ａの出力ｖ2 は低下し、こ
の電位ｖ2 の低下はサンプリングの終了する時刻ｔ24ま
で続き、それ以降電位ｖ2 の値はｖ1 （＝Ｖ2 ）に等し
くなる。ここでＶ2 は、位相誤差が一定の期間をｔ（＝
ｔ22−Ｔ4 ）とすると、 Ｖ2 ＝ＫP ・Δθ・ｔ／Ｃ1 と表わされる。
なると、位相比較器１４によって位相比較動作が行われ
るが、ＰＬＬ回路がロック状態となるため、位相比較器
１４の出力電流ｉは零となり、電位ｖ1 は上昇せず一定
に保たれることになる。そして、時刻ｔ22からτ1 時間
経過した時刻ｔ23になると、サンプルホールド回路６ａ
によって電位ｖ1 の値がサンプリングされる。すると、
サンプリングホールド回路６ａの出力ｖ2 は低下し、こ
の電位ｖ2 の低下はサンプリングの終了する時刻ｔ24ま
で続き、それ以降電位ｖ2 の値はｖ1 （＝Ｖ2 ）に等し
くなる。ここでＶ2 は、位相誤差が一定の期間をｔ（＝
ｔ22−Ｔ4 ）とすると、 Ｖ2 ＝ＫP ・Δθ・ｔ／Ｃ1 と表わされる。
【００１４】以上述べたように、電位ｖ1 には小さなリ
ップルが発生するが、電位ｖ2 にはサンプルホールドの
ためのリップルは発生しない。また、電位ｖ2 は電位ｖ
1 のピーク値をホールドしたものであり、電位ｖ2 はリ
ップルフィルタ８を介してＶＣＯ１０に加えられる電圧
であるから、ｖ1 ，ｖ2 はＶＣＯ１０の動作範囲内の電
圧となり、従来と異なりＶＣＯ１０の入力電圧よりも大
きなピーク電圧は発生しない。これにより、ＶＣＯ１０
の設計が適切であれば、低い電源電圧でもロックアップ
の高速化が可能となる。また、上記Ｓ／Ｈループフィル
タ６においては抵抗が用いられていないため、抵抗によ
る熱雑音の発生がなく、Ｓ／Ｎ比が良いという利点があ
る。
ップルが発生するが、電位ｖ2 にはサンプルホールドの
ためのリップルは発生しない。また、電位ｖ2 は電位ｖ
1 のピーク値をホールドしたものであり、電位ｖ2 はリ
ップルフィルタ８を介してＶＣＯ１０に加えられる電圧
であるから、ｖ1 ，ｖ2 はＶＣＯ１０の動作範囲内の電
圧となり、従来と異なりＶＣＯ１０の入力電圧よりも大
きなピーク電圧は発生しない。これにより、ＶＣＯ１０
の設計が適切であれば、低い電源電圧でもロックアップ
の高速化が可能となる。また、上記Ｓ／Ｈループフィル
タ６においては抵抗が用いられていないため、抵抗によ
る熱雑音の発生がなく、Ｓ／Ｎ比が良いという利点があ
る。
【００１５】次に、上記実施例におけるコンデンサ
Ｃ1 ，Ｃ2 の各々の容量Ｃ1 ，Ｃ2 を決定する方法を説
明する。まず上記実施例のＳ／Ｈループフィルタ６を理
想的なＰＬＬ回路のループフィルタと比較する。この理
想的なＰＬＬ回路は、図６に示す従来のＰＬＬ回路にお
いて、デジタル位相比較器１４を理想位相比較器に置換
えたものである。そしてこの理想位相比較器は、入力の
位相差に比例した直流電流を出力する。したがって、図
２に示した場合と同様に、ロック状態の後に位相誤差一
定の状態が時間ｔだけ続く場合を考える。この場合の理
想ＰＬＬ回路のループフィルタの動作のタイミングチャ
ートを図３に示す。ロック状態から位相誤差一定の状態
に入ると、理想位相比較器から一定の電流ｉ（＝ＫP ・
Δθ）が流れ、これによりループフィルタ９０の出力電
位ｖはＶ1 ′（＝ｉ・ＲF ）になる。その後、ループフ
ィルタ９０の出力電位ｖは一定の割合で上昇を続け、位
相誤差一定の状態が終了するとともに出力電位ｖは
Ｖ2 ′（＝ｉ・ｔ／ＣF ）となる。図２に示す電位値Ｖ
1 ，Ｖ2 を Ｖ1 ＝Ｖ1 ′ Ｖ2 ＝Ｖ2 ′ とおくことにより、 Ｃ1 ＝ＣF Ｃ2 ＝ＣF ／（ＣF ・ＲF ・ＦR −１） として求められる。ここでＣF は理想ＰＬＬ回路のルー
プフィルタ（図６に示すループフィルタ９０と同）のコ
ンデンサＣF の容量であり、ＲF はループフィルタの抵
抗ＲF の抵抗値である。
Ｃ1 ，Ｃ2 の各々の容量Ｃ1 ，Ｃ2 を決定する方法を説
明する。まず上記実施例のＳ／Ｈループフィルタ６を理
想的なＰＬＬ回路のループフィルタと比較する。この理
想的なＰＬＬ回路は、図６に示す従来のＰＬＬ回路にお
いて、デジタル位相比較器１４を理想位相比較器に置換
えたものである。そしてこの理想位相比較器は、入力の
位相差に比例した直流電流を出力する。したがって、図
２に示した場合と同様に、ロック状態の後に位相誤差一
定の状態が時間ｔだけ続く場合を考える。この場合の理
想ＰＬＬ回路のループフィルタの動作のタイミングチャ
ートを図３に示す。ロック状態から位相誤差一定の状態
に入ると、理想位相比較器から一定の電流ｉ（＝ＫP ・
Δθ）が流れ、これによりループフィルタ９０の出力電
位ｖはＶ1 ′（＝ｉ・ＲF ）になる。その後、ループフ
ィルタ９０の出力電位ｖは一定の割合で上昇を続け、位
相誤差一定の状態が終了するとともに出力電位ｖは
Ｖ2 ′（＝ｉ・ｔ／ＣF ）となる。図２に示す電位値Ｖ
1 ，Ｖ2 を Ｖ1 ＝Ｖ1 ′ Ｖ2 ＝Ｖ2 ′ とおくことにより、 Ｃ1 ＝ＣF Ｃ2 ＝ＣF ／（ＣF ・ＲF ・ＦR −１） として求められる。ここでＣF は理想ＰＬＬ回路のルー
プフィルタ（図６に示すループフィルタ９０と同）のコ
ンデンサＣF の容量であり、ＲF はループフィルタの抵
抗ＲF の抵抗値である。
【００１６】したがって、従来の場合と同様にしてルー
プフィルタ９０のコンデンサＣF の容量ＣF と抵抗ＲF
の抵抗値ＲF を求めた後、上述の式を用いてコンデンサ
Ｃ1，Ｃ2 の各々の容量を求めることができる。
プフィルタ９０のコンデンサＣF の容量ＣF と抵抗ＲF
の抵抗値ＲF を求めた後、上述の式を用いてコンデンサ
Ｃ1，Ｃ2 の各々の容量を求めることができる。
【００１７】次にＳ／Ｈループフィルタの他の具体例を
図４に示す。図４（ａ）に示すＳ／Ｈループフィルタに
おいては、コンデンサＣ1 ，Ｃ2 は直列に接続され、ス
イッチ６ｂはコンデンサＣ1 と並列に接続されている。
図４（ｂ）に示すＳ／Ｈループフィルタにおいては、コ
ンデンサＣ1 ，Ｃ2 は並列に接続され、スイッチ６ｂは
コンデンサＣ2 と直列に接続されている。図４（ｃ）に
示すＳ／Ｈループフィルタは図４（ｂ）に示すＳ／Ｈル
ープフィルタと同様の構成となっているが、図４（ｂ）
に示すＳ／Ｈループフィルタにおいては接地側にスイッ
チ６ｂが設けられているのに対して図４（ｃ）に示すＳ
／Ｈループフィルタにおいては接地側にコンデンサＣ2
が設けられている。
図４に示す。図４（ａ）に示すＳ／Ｈループフィルタに
おいては、コンデンサＣ1 ，Ｃ2 は直列に接続され、ス
イッチ６ｂはコンデンサＣ1 と並列に接続されている。
図４（ｂ）に示すＳ／Ｈループフィルタにおいては、コ
ンデンサＣ1 ，Ｃ2 は並列に接続され、スイッチ６ｂは
コンデンサＣ2 と直列に接続されている。図４（ｃ）に
示すＳ／Ｈループフィルタは図４（ｂ）に示すＳ／Ｈル
ープフィルタと同様の構成となっているが、図４（ｂ）
に示すＳ／Ｈループフィルタにおいては接地側にスイッ
チ６ｂが設けられているのに対して図４（ｃ）に示すＳ
／Ｈループフィルタにおいては接地側にコンデンサＣ2
が設けられている。
【００１８】次に、ＰＬＬ回路の定常モード（ロック状
態）と高速モード（ロックアップ状態）でループフィル
タの定数を変えることのできるＳ／Ｈループフィルタの
具体例を図５（ａ），（ｂ），（ｃ）に示す。通常、高
速モードではループフィルタの定数は小、位相比較器の
ゲインは大であり、定常モードではループフィルタの定
数は大、位相比較器のゲインは小として使用されるた
め、図５（ａ），（ｂ），（ｃ）に示すいずれの場合で
も高速モードではスイッチ６ｃをＯＮ，定常モードでは
スイッチ６ｃをＯＦＦとして使用する。なお、図５
（ｃ）においてはスイッチ６ｂ1 と６ｂ2 は開閉動作に
おいて同期するものとする。
態）と高速モード（ロックアップ状態）でループフィル
タの定数を変えることのできるＳ／Ｈループフィルタの
具体例を図５（ａ），（ｂ），（ｃ）に示す。通常、高
速モードではループフィルタの定数は小、位相比較器の
ゲインは大であり、定常モードではループフィルタの定
数は大、位相比較器のゲインは小として使用されるた
め、図５（ａ），（ｂ），（ｃ）に示すいずれの場合で
も高速モードではスイッチ６ｃをＯＮ，定常モードでは
スイッチ６ｃをＯＦＦとして使用する。なお、図５
（ｃ）においてはスイッチ６ｂ1 と６ｂ2 は開閉動作に
おいて同期するものとする。
【００１９】なお、上記実施例においては、サンプルホ
ールド回路６ａおよびスイッチ６ｂは分周器４の出力信
号に基づいて動作していたが、分周器１２の出力信号に
基づいて動作するようにしても上記実施例と同様の効果
を得ることができる。
ールド回路６ａおよびスイッチ６ｂは分周器４の出力信
号に基づいて動作していたが、分周器１２の出力信号に
基づいて動作するようにしても上記実施例と同様の効果
を得ることができる。
【００２０】
【発明の効果】以上述べたように本発明によれば、低い
電源電圧でもロックアップの高速動作を図ることができ
るとともに、リップルを可及的に小さくすることができ
る。
電源電圧でもロックアップの高速動作を図ることができ
るとともに、リップルを可及的に小さくすることができ
る。
【図１】本発明によるＰＬＬ回路の一実施例の構成を示
すブロック図。
すブロック図。
【図２】本発明にかかるＳ／Ｈループフィルタの動作を
説明するタイミングチャート。
説明するタイミングチャート。
【図３】理想ＰＬＬ回路のループフィルタの動作を説明
するタイミングチャート。
するタイミングチャート。
【図４】本発明にかかるＳ／Ｈループフィルタの具体例
を示す回路図。
を示す回路図。
【図５】ループフィルタの定数を切換えることのできる
Ｓ／Ｈループフィルタの具体例を示す回路図。
Ｓ／Ｈループフィルタの具体例を示す回路図。
【図６】従来のＰＬＬ回路の構成を示すブロック図。
２ 基準信号発生回路 ４ 分周器 ６ Ｓ／Ｈループフィルタ ６ａ サンプルホールド回路 ６ｂ スイッチ Ｃ1 ，Ｃ2 コンデンサ ８ リップルフィルタ １０ 電圧制御発振器 １２ 分周器 １４ 位相比較器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9182−5Ｊ Ｈ０３Ｌ 7/10 Ａ
Claims (1)
- 【請求項１】基準信号と入力信号との位相の比較を所定
のタイミング毎に行って、位相差に比例した幅のパルス
電流を出力する位相比較手段と、 ２個のコンデンサからなり、前記２個のコンデンサの少
なくとも一方が前記パルス電流を受けるコンデンサ回路
と、前記位相比較手段の位相比較のタイミングより第１
の遅延時間遅れたタイミングで前記パルス電流を受ける
前記コンデンサの充電電位をサンプリングしてホールド
するサンプルホールド回路と、前記サンプリングのタイ
ミングより第２の遅延時間遅れたタイミングで動作して
前記コンデンサ回路の一方のコンデンサを放電させる放
電手段と、を有しているサンプルホールドループフィル
タと、 前記サンプルホールドされた電位を平滑するリップルフ
ィルタと、 このリップルフィルタの出力に基づいて前記位相差が零
となるような周波数のパルス信号を出力する周波数発振
手段と、 この周波数発振手段の出力を分周して分周した信号を前
記入力信号として前記位相比較手段に与える分周手段
と、 を備えていることを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5080661A JPH06296136A (ja) | 1993-04-07 | 1993-04-07 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5080661A JPH06296136A (ja) | 1993-04-07 | 1993-04-07 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06296136A true JPH06296136A (ja) | 1994-10-21 |
Family
ID=13724552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5080661A Pending JPH06296136A (ja) | 1993-04-07 | 1993-04-07 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06296136A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413470B1 (ko) * | 2002-04-08 | 2004-01-03 | 엘지전자 주식회사 | 양자화 장치의 ｐｌｌ 필터 안정화 장치 |
-
1993
- 1993-04-07 JP JP5080661A patent/JPH06296136A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413470B1 (ko) * | 2002-04-08 | 2004-01-03 | 엘지전자 주식회사 | 양자화 장치의 ｐｌｌ 필터 안정화 장치 |
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