JPH06295291A - Multiprocessor semiconductor integrated circuit device - Google Patents

Multiprocessor semiconductor integrated circuit device

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JPH06295291A
JPH06295291A JP5080470A JP8047093A JPH06295291A JP H06295291 A JPH06295291 A JP H06295291A JP 5080470 A JP5080470 A JP 5080470A JP 8047093 A JP8047093 A JP 8047093A JP H06295291 A JPH06295291 A JP H06295291A
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JP
Japan
Prior art keywords
signal
central processing
count value
cpus
processing units
Prior art date
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Pending
Application number
JP5080470A
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Japanese (ja)
Inventor
Akira Sugawa
明 須川
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
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Publication of JPH06295291A publication Critical patent/JPH06295291A/en
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Abstract

PURPOSE:To suppress the increase of the chip area and to realize the cooperative operation between plural CPUs by providing the device with a means which detects the abnormality of execution of control programs in CPUs to send an abnormality signal to CPUs. CONSTITUTION:Plural CPUs 14 and 22 and the means which detects the abnormality of execution of control programs in CPUs to send the abnormality signal to CPUs are provided. That is, counters 15 and 23 make signals and in the case of which are sent to latches 16 and 24, different in the case of normalcy abnormality of execution of control programs in CPUs, and a fail counter 18 sends the abnormality signal if one of CPUs 14 and 22 is abnormally operated. Since one fail counter 18 is provided for two CPUs 14 and 22, the increase of the chip area is suppressed. Further, latches 16 and 24 are provided and signals stored there are supplied to CPUs 14 and 22 to recognize the abnormally operating CPU.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、中央演算処理装置(以
下、CPUと記す)を例えば2つ備えたマルチプロセッ
サ半導体集積回路装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiprocessor semiconductor integrated circuit device having, for example, two central processing units (hereinafter referred to as CPUs).

【0002】[0002]

【従来の技術とその課題】従来、例えば2個のCPUを
備えたワンチップ・マイクロコンピュータは、図4に示
すように、CPU1及びCPU2のそれぞれについて別
個独立した回路構成であった。即ち、CPU1の出力側
にはCPU1の制御プログラムが暴走した場合にCPU
1の制御プログラムの暴走制御を行うフェイルカウンタ
2を接続し、同様にCPU2の出力側にはCPU2の制
御プログラムが暴走した場合にCPU2の制御プログラ
ムの暴走制御を行うフェイルカウンタ5を接続した構成
であり、それぞれのCPUにて独立して暴走時の制御が
行われていた。尚、各フェイルカウンタ2,5の出力側
は各CPU1,4へフィードバックされる。
2. Description of the Related Art Conventionally, a one-chip microcomputer provided with, for example, two CPUs has a separate circuit configuration for each of CPU1 and CPU2, as shown in FIG. That is, if the control program of the CPU 1 runs out of control on the output side of the CPU 1,
The fail counter 2 for controlling the runaway of the control program 1 is connected to the output side of the CPU 2, and the fail counter 5 for controlling the runaway of the control program of the CPU 2 is connected to the output side of the CPU 2. Yes, each CPU independently controlled the runaway. The output side of each fail counter 2, 5 is fed back to each CPU 1, 4.

【0003】このように2個のCPUを備えた従来のワ
ンチップ・マイクロコンピュータにおいては、各CPU
毎にフェイルカウンタを設けておりフェイルカウンタの
数が多くなることによるチップ面積の増大という問題点
があるとともに、一方のCPUが暴走状態にあっても他
方のCPUはそれを認識することができず、暴走状態に
あるCPUの例えば代行を上記他方のCPUが行えない
という、両CPU間で協調した動作が行えないという問
題点もある。本発明はこのよな問題点を解決するために
なされたもので、チップ面積増大を抑え、複数CPU間
で協調動作が可能なマルチプロセッサCPUを提供する
ことを目的とする。
In the conventional one-chip microcomputer having two CPUs, each CPU is
Since a fail counter is provided for each, there is a problem that the chip area increases due to an increase in the number of fail counters, and even if one CPU is in a runaway state, the other CPU cannot recognize it. However, there is also a problem that the other CPU cannot perform, for example, acting on behalf of a CPU in a runaway state, and cooperative operation between the two CPUs cannot be performed. The present invention has been made to solve such a problem, and an object of the present invention is to provide a multiprocessor CPU that suppresses an increase in chip area and enables cooperative operation among a plurality of CPUs.

【0004】[0004]

【課題を解決するための手段】本発明は、複数の中央演
算処理装置と、上記中央演算処理装置の出力側に接続さ
れ、接続される中央演算処理装置の少なくとも一つにお
ける制御プログラムの実行が異常になったことを検出し
異常信号を上記各中央演算処理装置へ送出する検出手段
と、を備えたことを特徴とする。
According to the present invention, a plurality of central processing units and an execution of a control program in at least one of the central processing units connected to the output side of the central processing unit are connected. Detection means for detecting an abnormality and sending an abnormality signal to each of the central processing units.

【0005】[0005]

【作用】このように構成することで検出手段は、複数の
CPUに対して一つ設けることからチップ面積の増大を
抑えるように作用する。
With this structure, the detecting means is provided for each of the plurality of CPUs, and therefore acts to suppress the increase in the chip area.

【0006】上記検出手段は、各中央演算処理装置の出
力側にそれぞれ接続され、各中央演算処理装置が正常動
作しているときには一定時間間隔にて所定信号を互いに
同期して送出する複数の第1の信号送出手段と、それぞ
れの上記第1の信号送出手段の出力側がすべて接続さ
れ、上記第1の信号送出手段のすべてから一定信号が供
給されたときのみクリア信号を送出する第2の信号送出
手段と、上記第2の信号送出手段の出力側に接続され、
上記各中央演算処理装置において制御プログラムが正常
に実行されていることで上記クリア信号が供給される場
合には計数動作による計数値をクリアし異常信号を送出
せず、一方上記中央演算処理装置の少なくとも一つにお
いて制御プログラムが異常に実行されていることで上記
クリア信号が供給されない場合には計数動作を続行し該
計数動作による計数値が設定計数値に到達した時点で異
常信号を上記各中央演算処理装置へ送出する第3の信号
送出手段と、を備え、上記第1の信号送出手段の出力側
と上記第2の信号送出手段の入力側との間に接続され、
上記第1の信号送出手段が送出する信号を格納しその格
納した信号を上記各中央演算処理装置へ送出する格納手
段を備えることもできる。
The detecting means are connected to the output sides of the respective central processing units, and when the central processing units are operating normally, a plurality of first signals are sent out in synchronization with each other at predetermined time intervals. No. 1 signal sending means and all of the output sides of the respective first signal sending means are connected, and the second signal sends out the clear signal only when a constant signal is supplied from all of the first signal sending means. A transmitting means and an output side of the second signal transmitting means,
When the clear signal is supplied because the control program is normally executed in each of the central processing units, the count value by the counting operation is cleared and no abnormal signal is sent, while the central processing unit When the clear signal is not supplied because the control program is abnormally executed in at least one of them, the counting operation is continued, and when the count value by the counting operation reaches the set count value, the abnormality signal is output to each of the central portions. Third signal sending means for sending to the arithmetic processing unit, and is connected between the output side of the first signal sending means and the input side of the second signal sending means,
A storage means for storing the signal transmitted by the first signal transmission means and transmitting the stored signal to each of the central processing units may be provided.

【0007】このように構成することで第1の信号送出
手段は、CPUにおける制御プログラムの実行が正常で
ある場合と異常である場合とで格納手段へ送出する信号
を異ならせる。よって格納手段から各CPUへ格納信号
が送出されることで各CPUはいずれのCPUにおいて
制御プログラムの実行が異常であるのかを認識すること
ができる。
With this arrangement, the first signal sending means makes the signals sent to the storing means different depending on whether the execution of the control program in the CPU is normal or abnormal. Therefore, by sending a storage signal from the storage means to each CPU, each CPU can recognize in which CPU the execution of the control program is abnormal.

【0008】[0008]

【実施例】本発明のマルチプロセッサ半導体集積回路装
置における一実施例を図を参照し以下に説明する。図1
はCPUを2つ備えた場合のマルチプロセッサ半導体集
積回路装置を示している。CPU14のWACLR信号
出力端子は、第1の信号送出手段に相当する、カウンタ
15の入力端子Dに接続され、又、CPU14のCK信
号出力端子はカウンタ15の入力端子CKに接続され
る。同様に、CPU22のWBCLR信号出力端子は、
第1の信号送出手段に相当する、カウンタ23の入力端
子Dに接続され、CPU22のCK信号出力端子はカウ
ンタ23の入力端子CKに接続される。これらのカウン
タ15及び23は、CPU14,22から供給されるク
ロック信号を計数し、該計数動作による計数値をCPU
14,22からWACLR信号、WBCLR信号が供給
された時点で上記計数値をクリアし、クリアすることで
例えばハイ(H)レベルの信号を送出する。尚、CPU
14,22から送出されるクロック信号は互いに同期し
たものである。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a multiprocessor semiconductor integrated circuit device of the present invention will be described below with reference to the drawings. Figure 1
Shows a multiprocessor semiconductor integrated circuit device provided with two CPUs. The WACLR signal output terminal of the CPU 14 is connected to the input terminal D of the counter 15, which corresponds to the first signal sending means, and the CK signal output terminal of the CPU 14 is connected to the input terminal CK of the counter 15. Similarly, the WBCLR signal output terminal of the CPU 22 is
The CK signal output terminal of the CPU 22 is connected to the input terminal D of the counter 23, which corresponds to the first signal transmitting means, and the CK signal output terminal of the CPU 22 is connected to the input terminal CK of the counter 23. These counters 15 and 23 count the clock signals supplied from the CPUs 14 and 22, and the count value obtained by the counting operation is counted by the CPU.
When the WACLR signal and the WBCLR signal are supplied from 14 and 22, the above-mentioned count value is cleared, and by clearing the count value, for example, a high (H) level signal is transmitted. In addition, CPU
The clock signals sent from 14 and 22 are synchronized with each other.

【0009】上記WACLR信号及びWBCLR信号
は、CPU14,22において制御プログラムが例えば
1msec/1実行の割合で行われている場合(以下、
このような場合を“正常に動作”と呼ぶ)には、所定時
間間隔毎、例えば1msec毎に送出され、一方1実行
が上記1msecにて終了しないような場合(以下、こ
のような場合を“異常な動作”あるいは“暴走”と呼
ぶ)には、送出されない。したがって、CPU14,2
2が正常に動作している場合には、カウンタ15,23
の出力端子Qからは所定時間間隔にてH、ロー(L)の
信号が送出されるが、CPU14もしくは22又はCP
U14及び22が異常に動作している場合には、カウン
タ15,23の出力端子QからはHもしくはLの信号が
送出され続ける。尚、カウンタ15,23の計数値は、
後述するAND回路17の出力信号により強制的にクリ
アされる。
The WACLR signal and the WBCLR signal are used when the control program is executed in the CPUs 14 and 22 at a rate of, for example, 1 msec / 1 (hereinafter,
Such a case is referred to as "normal operation", and is sent at a predetermined time interval, for example, every 1 msec, while one execution is not completed within the above 1 msec (hereinafter, such a case is referred to as " Called "abnormal operation" or "runaway"). Therefore, the CPU 14, 2
2 is operating normally, the counters 15 and 23
An H or low (L) signal is sent from the output terminal Q of the CPU at a predetermined time interval.
When U14 and 22 are operating abnormally, H or L signals are continuously output from the output terminals Q of the counters 15 and 23. The count values of the counters 15 and 23 are
It is forcibly cleared by the output signal of the AND circuit 17 described later.

【0010】カウンタ15の出力端子Qは、ラッチ16
を介して第2の信号送出手段に相当する2入力のAND
回路17の一入力端子に接続され、カウンタ23の出力
端子Qは、ラッチ24を介して第2の信号送出手段に相
当する2入力のAND回路17の他の入力端子に接続さ
れる。したがって、ラッチ16にはカウンタ15が送出
した出力信号が格納され、ラッチ24にはカウンタ23
が送出した出力信号が格納される。ラッチ16における
格納信号の出力端子はCPU14のWASTA入力端子
及びCPU22のWASTA入力端子に接続され、ラッ
チ24における格納信号の出力端子はCPU14のWB
STA入力端子及びCPU22のWBSTA入力端子に
接続される。
The output terminal Q of the counter 15 is connected to the latch 16
2-input AND corresponding to the second signal transmitting means via
The output terminal Q of the counter 23 is connected to one input terminal of the circuit 17, and the other input terminal of the two-input AND circuit 17 corresponding to the second signal transmitting means is connected via the latch 24. Therefore, the latch 16 stores the output signal sent from the counter 15, and the latch 24 stores the counter 23.
The output signal sent by is stored. The output terminal of the stored signal in the latch 16 is connected to the WASTA input terminal of the CPU 14 and the WASTA input terminal of the CPU 22, and the output terminal of the stored signal in the latch 24 is the WB of the CPU 14.
It is connected to the STA input terminal and the WBSTA input terminal of the CPU 22.

【0011】上述したようにCPU14,22が送出す
るクロック信号は同期が取られていることから、ラッチ
16,24は、CPU14,22が正常に動作している
場合には、CPU14,22へ互いに同期した同じ信号
を送出することになるが、CPU14,22が異常に動
作している場合にはラッチ16,24から各CPUへ送
出される信号レベルはそれぞれ異なることになる。又、
ラッチ16,24を設けその格納信号を各CPUへ供給
するようにしたことから、CPU14,22のそれぞれ
はラッチ16及びラッチ24の両方の格納信号を認識す
ることができ、CPU14,22は互いにいずれのCP
Uにて異常動作をしているのかを認識することができ
る。
As described above, since the clock signals sent from the CPUs 14 and 22 are synchronized, the latches 16 and 24 send the CPUs 14 and 22 to each other when the CPUs 14 and 22 are operating normally. Although the same synchronized signals are sent out, when the CPUs 14 and 22 are operating abnormally, the signal levels sent from the latches 16 and 24 to the respective CPUs are different. or,
Since the latches 16 and 24 are provided so that the stored signals are supplied to the respective CPUs, the CPUs 14 and 22 can recognize the stored signals of both the latches 16 and 24, and the CPUs 14 and 22 will not recognize each other. CP
It is possible to recognize whether U is performing an abnormal operation.

【0012】AND回路17には、上述したように、C
PU14,22が正常動作しているときにはラッチ1
6,24のそれぞれから、同期しかつ同じレベルの信号
が供給されることから、AND回路17はCPU14,
22が正常動作しているときのみHレベルのクリア信号
を送出する。
In the AND circuit 17, as described above, the C
Latch 1 when the PUs 14 and 22 are operating normally
Since the signals of 6 and 24 are supplied in synchronism and at the same level, the AND circuit 17 causes the CPU 14,
An H level clear signal is sent only when 22 is operating normally.

【0013】AND回路17の出力側は、第3の信号送
出手段に相当するフェイルカウンタ18の入力端子D1
に接続される。フェイルカウンタ18は、図2に示す構
成からなる。即ち、フェイルカウンタ18は、接続され
るタイマ回路33から供給されるクロック信号の計数動
作を行い、該計数動作による計数値をAND回路17の
出力信号が供給されることでクリアする計数手段に相当
するカウンタ30と、選択回路25を介してCPU1
4,22のいずれかにより計数値が設定可能である、設
定計数値格納手段に相当するコンペア32と、上記カウ
ンタ30及び上記コンペア32の出力側が接続され、カ
ウンタ30から供給される計数値とコンペア32から供
給される設定計数値との比較を行い、カウンタ30から
供給される計数値が上記設定計数値を越えたときには、
CPU14もしくは22又はCPU14及び22が異常
動作していることを示す異常信号を送出するコンパレー
タ31とを備えている。
The output side of the AND circuit 17 has an input terminal D1 of a fail counter 18 corresponding to the third signal sending means.
Connected to. The fail counter 18 has the configuration shown in FIG. That is, the fail counter 18 corresponds to a counting unit that performs a counting operation of the clock signal supplied from the connected timer circuit 33 and clears the count value obtained by the counting operation by the output signal of the AND circuit 17. Through the counter 30 and the selection circuit 25
4, the counter 32 can set the count value, and corresponds to the set count value storage means, and the counter 30 and the output side of the compare 32 are connected to each other and compare with the count value supplied from the counter 30. 32 is compared with the set count value supplied from 32, and when the count value supplied from the counter 30 exceeds the set count value,
It is provided with a comparator 31 which sends out an abnormal signal indicating that the CPU 14 or 22 or the CPUs 14 and 22 are operating abnormally.

【0014】このようなフェイルカウンタ18におい
て、上述したようにAND回路17はCPU14,22
がともに正常動作しているときのみ例えばHレベルのク
リア信号を送出するので、カウンタ30の計数値は所定
時間毎にクリアされカウンタ30の計数値がコンペア3
2の設定計数値を越えフェイルカウンタ18が異常信号
を送出することはない。一方、CPU14,22が異常
動作しているときにはカウンタ30の計数値がクリアさ
れないことから計数値はカウントアップされ、該計数値
が上記設定計数値を越える場合が生じる。したがってC
PU14もしくは22、又はCPU14及び22が異常
動作しているときにはフェイルカウンタ18は異常信号
を送出する。
In such a fail counter 18, as described above, the AND circuit 17 includes the CPUs 14 and 22.
Since a clear signal of H level is transmitted only when both are normally operating, the count value of the counter 30 is cleared every predetermined time, and the count value of the counter 30 is compared with the compare 3 value.
The fail counter 18 does not send an abnormal signal when the set count value of 2 is exceeded. On the other hand, since the count value of the counter 30 is not cleared when the CPUs 14 and 22 are abnormally operating, the count value is counted up, and the count value may exceed the set count value. Therefore C
When the PU 14 or 22 or the CPUs 14 and 22 are operating abnormally, the fail counter 18 sends an abnormal signal.

【0015】尚、選択回路25は図3に示す構成からな
り、CPU14にてコンペア32へ設定計数値を設定す
る場合には、CPU14から例えばHレベルのCPA信
号が送出され、CPU22からLレベルのCPB信号が
送出されることでAND回路34からHレベルの信号が
AND回路35へ送出され、CPU14からAND回路
35へ供給されるCPADATE信号に対応してAND
回路35からコンペア32へ信号が供給される。CPU
22にて設定計数値を設定する場合も上述した場合と同
様である。
The selection circuit 25 has the configuration shown in FIG. 3, and when the CPU 14 sets the set count value to the compare 32, for example, an H level CPA signal is sent from the CPU 14 and the CPU 22 outputs an L level signal. When the CPB signal is transmitted, an H level signal is transmitted from the AND circuit 34 to the AND circuit 35, and the AND is performed corresponding to the CPADATE signal supplied from the CPU 14 to the AND circuit 35.
A signal is supplied from the circuit 35 to the compare 32. CPU
The case of setting the set count value at 22 is similar to the above case.

【0016】フェイルカウンタ18の出力側は、CPU
14,22への上記異常信号の供給をマスクするマスク
手段26を介してCPU14,22のそれぞれに接続さ
れる。マスク手段26は図示する回路構成からなる。即
ち、2入力のAND回路11の一入力端子にはフェイル
カウンタ18から上記異常信号が供給され、AND回路
11の他の入力端子にはラッチ16に接続されるCPU
14のWASTA端子から信号が供給される。3入力の
AND回路12の入力端子には、フェイルカウンタ18
から上記異常信号が供給され、CPU14のWAMSK
信号出力端子からWAMSK信号が供給され、AND回
路11の出力信号が反転して供給される。このようなA
ND回路11,12の出力側は、OR回路13を介して
CPU14のWAINT入力端子に接続される。
The output side of the fail counter 18 is a CPU
It is connected to each of the CPUs 14 and 22 through a mask means 26 that masks the supply of the abnormal signal to the CPUs 14 and 22. The mask means 26 has the circuit configuration shown in the figure. That is, the abnormal signal is supplied from the fail counter 18 to one input terminal of the 2-input AND circuit 11, and the CPU connected to the latch 16 to the other input terminal of the AND circuit 11.
A signal is supplied from 14 WASTA terminals. The fail counter 18 is connected to the input terminal of the 3-input AND circuit 12.
The above-mentioned abnormality signal is supplied from the WAMSK of the CPU 14
The WAMSK signal is supplied from the signal output terminal, and the output signal of the AND circuit 11 is inverted and supplied. A like this
The output sides of the ND circuits 11 and 12 are connected to the WAIT input terminal of the CPU 14 via the OR circuit 13.

【0017】同様に、CPU22について、2入力のA
ND回路19の一入力端子にはフェイルカウンタ18か
ら上記異常信号が供給され、AND回路19の他の入力
端子にはラッチ24に接続されるCPU22のWBST
A端子から信号が供給される。3入力のAND回路20
の入力端子には、フェイルカウンタ18から上記異常信
号が供給され、CPU22のWBMSK信号出力端子か
らWBMSK信号が供給され、AND回路19の出力信
号が反転して供給される。このようなAND回路19,
20の出力側は、OR回路21を介してCPU22のW
BINT入力端子に接続される。
Similarly, for the CPU 22, a 2-input A
The abnormal signal is supplied from the fail counter 18 to one input terminal of the ND circuit 19, and the WBST of the CPU 22 connected to the latch 24 to the other input terminal of the AND circuit 19.
A signal is supplied from the A terminal. 3-input AND circuit 20
The abnormal signal is supplied from the fail counter 18 to the input terminal of, and the WBMSK signal is supplied from the WBMSK signal output terminal of the CPU 22, and the output signal of the AND circuit 19 is inverted and supplied. Such an AND circuit 19,
The output side of 20 is the W of the CPU 22 via the OR circuit 21.
Connected to BINT input terminal.

【0018】このように構成されるマスク手段26は、
例えばCPU14が絶対に異常動作しないような場合や
異常動作してもよいような場合等のとき、例えばCPU
14からWAMSK信号を送出することでフェイルカウ
ンタ18から上記異常信号が送出されてもCPU14に
は上記異常信号が供給されないことになる。
The mask means 26 thus constructed is
For example, when the CPU 14 never operates abnormally or may operate abnormally, for example, the CPU
By sending the WAMSK signal from 14, the fail signal is not supplied to the CPU 14 even if the fail signal is sent from the fail counter 18.

【0019】以上のように構成されるマルチプロセッサ
半導体集積回路装置における動作を以下に説明する。ま
ず、各CPU14,22が正常に動作している場合を説
明する。CPU14及び22は、例えばプログラムの1
実行を1msec以内に処理するものとする。例えばC
PU14が上記1msec以内にてプログラムを処理し
ている場合には、カウンタ15は約1msec毎にCP
U14から供給されるWACLR信号にて定期的に計数
値をクリアし、カウンタ15は計数値がクリアされたと
きに例えばHレベルの信号を送出するので、カウンタ1
5はH,Lレベルの信号をラッチ16を介してAND回
路17へ定期的に送出する。これらの動作はCPU22
についても同じである。
The operation of the multiprocessor semiconductor integrated circuit device configured as described above will be described below. First, a case where the CPUs 14 and 22 are operating normally will be described. The CPUs 14 and 22 are, for example, programs 1
Execution shall be processed within 1 msec. For example, C
When the PU 14 is processing the program within the above 1 msec, the counter 15 displays the CP about every 1 msec.
Since the count value is periodically cleared by the WACLR signal supplied from U14, and the counter 15 sends an H level signal, for example, when the count value is cleared, the counter 1
5 periodically sends out H and L level signals to the AND circuit 17 through the latch 16. These operations are performed by the CPU 22
Is the same.

【0020】CPU14及び22から送出されるクロッ
ク信号、並びにカウンタ15及び23から送出される信
号は同期が取られていることから、AND回路17には
ラッチ16,24を介して定期的にHレベルの信号が同
時に供給され、よってAND回路17は定期的にHレベ
ルのクリア信号をフェイルカウンタ18を構成するカウ
ンタ30へ送出する。カウンタ30は、上記クリア信号
の供給によりカウントアップしている計数値が定期的に
クリアされるので、コンパレータ31においてカウンタ
30から供給される計数値がコンペア32から供給され
る設定計数値を越えることはなく、コンパレータ31は
異常信号をCPU14及び22へ送出することはない。
Since the clock signals sent from the CPUs 14 and 22 and the signals sent from the counters 15 and 23 are synchronized, the AND circuit 17 is periodically set to the H level via the latches 16 and 24. Are simultaneously supplied, so that the AND circuit 17 periodically sends out an H level clear signal to the counter 30 constituting the fail counter 18. The counter 30 periodically clears the count value that is being counted up by the supply of the clear signal, so that the count value supplied from the counter 30 in the comparator 31 exceeds the set count value supplied from the compare 32. In other words, the comparator 31 does not send an abnormal signal to the CPUs 14 and 22.

【0021】次に、CPU14,22のどちらか一方、
あるいは両方が異常動作をしている場合について、CP
U14が異常動作している場合を例として説明する。
又、フェイルカウンタ18内のコンペア32には例えば
5msecの設定計数値のデータが格納されているとす
る。CPU14においてあるプログラム実行が上記5m
secを越えて処理されている場合、処理が終了しない
ことからCPU14からカウンタ15へはWACLR信
号が送出されず、カウンタ15では計数動作による計数
値がカウントアップされ続ける。よってカウンタ15は
例えばLレベルの信号を送出し続けるので、AND回路
17はHレベルのクリア信号をフェイルカウンタ18に
備わるカウンタ30へ送出することはない。
Next, one of the CPUs 14 and 22
Or if both are operating abnormally, CP
A case where U14 is operating abnormally will be described as an example.
Further, it is assumed that the compare 32 in the fail counter 18 stores data of a set count value of 5 msec, for example. The program execution in the CPU 14 is 5 m above
When the processing is performed for more than sec, the CPU14 does not send the WACLR signal to the counter 15 because the processing does not end, and the counter 15 continues to count up the count value by the counting operation. Therefore, the counter 15 continues to send the L-level signal, for example, and the AND circuit 17 does not send the H-level clear signal to the counter 30 provided in the fail counter 18.

【0022】したがって、カウンタ30では計数動作に
よる計数値がカウントアップされ続け、その値がコンパ
レータ31へ供給される。よってコンパレータ31は、
カウンタ30から供給される計数値がコンペア32から
供給されている“5msec”の値を越えた時点で異常
信号をCPU14及び22へ送出する。ここで、CPU
14等がWAMSK信号、WBMSK信号をマスク手段
26へ送出していない場合には上記異常信号がCPU1
4及び22へ供給される。尚、WAMSK等を送出して
いるCPUに対しては上記異常信号はマスクされ供給さ
れない。
Therefore, the counter 30 continues to count up the count value by the counting operation, and the value is supplied to the comparator 31. Therefore, the comparator 31
When the count value supplied from the counter 30 exceeds the value of "5 msec" supplied from the compare 32, an abnormal signal is sent to the CPUs 14 and 22. Where the CPU
When the 14 or the like does not send the WAMSK signal and the WBMSK signal to the mask means 26, the above-mentioned abnormal signal is sent to the CPU 1
4 and 22. The above-mentioned abnormal signal is masked and not supplied to the CPU that is sending WAMSK or the like.

【0023】又、ラッチ16はカウンタ15の出力信号
であるLレベルの信号をCPU14及び22へ送出して
いるので、CPU14及び22はともにCPU14が異
常動作していることを認識することができる。したがっ
てCPU14及び22は、CPU14が異常動作してい
ることに対して、それぞれ適切な処置をとることができ
る。
Further, since the latch 16 sends the L level signal which is the output signal of the counter 15 to the CPUs 14 and 22, both the CPUs 14 and 22 can recognize that the CPU 14 is operating abnormally. Therefore, the CPUs 14 and 22 can take appropriate measures against the abnormal operation of the CPU 14.

【0024】このように本実施例のマルチプロセッサ半
導体集積回路装置では、2つのCPU14,22に対し
て一つのフェイルカウンタ18を設けたことより、チッ
プ面積の増大を抑えることができ、さらにラッチ16,
24を設けその格納信号をCPU14,22に供給する
ようにしたので、CPU14,22は互いに異常動作し
ているCPUを認識することができ、異常動作に対して
各CPUが協調性をもって適切に対応することができ
る。
As described above, in the multiprocessor semiconductor integrated circuit device of this embodiment, since one fail counter 18 is provided for the two CPUs 14 and 22, the increase of the chip area can be suppressed, and the latch 16 is further provided. ,
Since 24 is provided and the stored signal is supplied to the CPUs 14 and 22, the CPUs 14 and 22 can recognize the CPUs that are abnormally operating, and each CPU appropriately and cooperatively responds to the abnormal operation. can do.

【0025】尚、上記動作説明はCPU14が異常動作
した場合を例に取ったが、CPU22あるいはCPU1
4及び22の両方が異常動作した場合についても同様に
本装置は動作する。
In the above description of the operation, the case where the CPU 14 operates abnormally is taken as an example, but the CPU 22 or the CPU 1
The present apparatus operates similarly when both 4 and 22 are abnormally operated.

【0026】又、上記実施例では、CPUは2つの場合
を示しているが、これに限るものではなく3つ以上設け
られる場合についても上記実施例と同様に回路構成がな
され、同様に動作させることができる。この場合の回路
構成例としては、CPUの出力側にカウンタ15に示す
カウンタ、ラッチ16に示すラッチが接続され、該ラッ
チの出力側はAND回路17へ接続される。又、CPU
の入力側にはマスク手段を設けることができる。
In the above embodiment, two CPUs are shown. However, the present invention is not limited to this, and when three or more CPUs are provided, the circuit configuration is the same as in the above embodiment and the CPUs operate in the same manner. be able to. As an example of the circuit configuration in this case, a counter shown in the counter 15 and a latch shown in the latch 16 are connected to the output side of the CPU, and the output side of the latch is connected to the AND circuit 17. Also, CPU
A mask means can be provided on the input side of.

【0027】[0027]

【発明の効果】以上詳述したように本発明によれば、複
数のCPUに対して一つの検出手段を設けるようにした
ことから、チップ面積の増大を抑えることができる。
As described in detail above, according to the present invention, since one detecting means is provided for a plurality of CPUs, it is possible to suppress an increase in chip area.

【0028】又、本発明は請求項3に示す構成を備え、
さらに請求項4に示す構成を備えることもでき、このよ
うな構成によれば、第1の信号送出手段は、CPUにお
ける制御プログラムの実行が正常である場合と異常であ
る場合とで格納手段へ送出する信号を異ならせ、よって
格納手段から各CPUへ格納信号が送出されることで各
CPUはいずれのCPUにおいて制御プログラムの実行
が異常であるのかを認識することができる。
Further, the present invention comprises the structure shown in claim 3,
Furthermore, the configuration according to claim 4 may be provided, and according to such a configuration, the first signal transmission means is stored in the storage means depending on whether the execution of the control program in the CPU is normal or abnormal. By differentiating the signals to be sent out, so that the storing signal is sent out from the storing means to each CPU, each CPU can recognize in which CPU the execution of the control program is abnormal.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明のマルチプロセッサ半導体集積回路装
置の一実施例における構成を示す回路図である。
FIG. 1 is a circuit diagram showing a configuration of an embodiment of a multiprocessor semiconductor integrated circuit device of the present invention.

【図2】 図1に示すフェイルカウンタの一構成例を示
すブロック図である。
FIG. 2 is a block diagram showing a configuration example of a fail counter shown in FIG.

【図3】 図1に示す選択回路の一構成例を示す論理回
路図である。
FIG. 3 is a logic circuit diagram showing a configuration example of a selection circuit shown in FIG.

【図4】 従来のデュアルプロセッサの構成を示すブロ
ック図である。
FIG. 4 is a block diagram showing a configuration of a conventional dual processor.

【符号の説明】[Explanation of symbols]

14…CPU、15…カウンタ、16…ラッチ、17…
AND回路、18…フェイルカウンタ、22…CPU、
23…カウンタ、24…ラッチ、25…選択回路、26
…マスク手段、30…カウンタ、31…コンパレータ、
32…コンペア。
14 ... CPU, 15 ... Counter, 16 ... Latch, 17 ...
AND circuit, 18 ... Fail counter, 22 ... CPU,
23 ... Counter, 24 ... Latch, 25 ... Selection circuit, 26
... masking means, 30 ... counter, 31 ... comparator,
32 ... Compare.

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 複数の中央演算処理装置と、 上記中央演算処理装置の出力側に接続され、接続される
中央演算処理装置の少なくとも一つにおける制御プログ
ラムの実行が異常になったことを検出し異常信号を上記
各中央演算処理装置へ送出する検出手段と、を備えたこ
とを特徴とするマルチプロセッサ半導体集積回路装置。
1. A plurality of central processing units and an output side of the central processing unit, which detects that the execution of a control program in at least one of the connected central processing units is abnormal. A multiprocessor semiconductor integrated circuit device, comprising: detection means for sending an abnormal signal to each of the central processing units.
【請求項2】 上記検出手段の出力側と上記各中央演算
処理装置の入力側との間に接続され、上記中央演算処理
装置への上記異常信号の供給をマスクするマスク手段を
備えた請求項1記載のマルチプロセッサ半導体集積回路
装置。
2. A mask means connected between the output side of the detecting means and the input side of each of the central processing units to mask the supply of the abnormal signal to the central processing units. 1. The multiprocessor semiconductor integrated circuit device according to 1.
【請求項3】 上記検出手段は、 各中央演算処理装置の出力側にそれぞれ接続され、各中
央演算処理装置が正常動作しているときには一定時間間
隔にて所定信号を互いに同期して送出する複数の第1の
信号送出手段と、 それぞれの上記第1の信号送出手段の出力側がすべて接
続され、上記第1の信号送出手段のすべてから一定信号
が供給されたときのみクリア信号を送出する第2の信号
送出手段と、 上記第2の信号送出手段の出力側に接続され、上記各中
央演算処理装置において制御プログラムが正常に実行さ
れていることで上記クリア信号が供給される場合には計
数動作による計数値をクリアし異常信号を送出せず、一
方上記中央演算処理装置の少なくとも一つにおいて制御
プログラムが異常に実行されていることで上記クリア信
号が供給されない場合には計数動作を続行し該計数動作
による計数値が設定計数値に到達した時点で異常信号を
上記各中央演算処理装置へ送出する第3の信号送出手段
と、を備えた請求項1又は2記載のマルチプロセッサ半
導体集積回路装置。
3. The plurality of detecting means are respectively connected to the output sides of the respective central processing units, and when the central processing units are operating normally, a plurality of predetermined signals are transmitted in synchronization with each other at a constant time interval. The first signal transmitting means and the output sides of the respective first signal transmitting means are all connected, and the clear signal is transmitted only when a constant signal is supplied from all the first signal transmitting means. Connected to the output side of the second signal sending means of the second signal sending means, and when the clear signal is supplied by the normal execution of the control program in each of the central processing units, the counting operation is performed. The clear signal is supplied when the control program is abnormally executed in at least one of the central processing units, while the count value is cleared and the abnormal signal is not transmitted. If not, the third signal sending means is provided for continuing the counting operation and sending an abnormal signal to each of the central processing units when the count value obtained by the counting operation reaches the set count value. Alternatively, the multiprocessor semiconductor integrated circuit device according to item 2.
【請求項4】 上記第1の信号送出手段の出力側と上記
第2の信号送出手段の入力側との間に接続され、上記第
1の信号送出手段が送出する信号を格納しその格納した
信号を上記各中央演算処理装置へ送出する格納手段を備
えた、請求項3記載のマルチプロセッサ半導体集積回路
装置。
4. A signal which is connected between an output side of the first signal sending means and an input side of the second signal sending means and which stores and stores a signal sent by the first signal sending means. 4. The multiprocessor semiconductor integrated circuit device according to claim 3, further comprising storage means for sending a signal to each of said central processing units.
【請求項5】 上記第3の信号送出手段は、 上記第2の信号送出手段の出力側に接続され、上記第2
の信号送出手段から上記クリア信号が供給されるまで計
数動作を続行し、上記クリア信号が供給されることで上
記計数動作による計数値をクリアする計数手段と、 上記各中央演算処理装置のいずれかの出力側に接続さ
れ、上記いずれかの中央演算処理装置にて設定可能な設
定計数値を格納する設定計数値格納手段と、 上記計数手段及び上記設定計数値格納手段の出力側に接
続され、上記計数手段から供給される計数値と上記設定
計数値格納手段から供給される設定計数値とを比較しこ
れらが一致したときには上記異常信号を送出する比較手
段と、を備えた請求項3記載のマルチプロセッサ半導体
集積回路装置。
5. The third signal sending means is connected to the output side of the second signal sending means, and the second signal sending means is connected to the output side of the second signal sending means.
Either the counting means for continuing the counting operation until the clear signal is supplied from the signal sending means, and clearing the count value by the counting operation by supplying the clear signal, and the central processing unit Connected to the output side of, and connected to the output side of the counting means and the setting count value storage means, setting count value storage means for storing the set count value that can be set in any one of the central processing unit, 4. The comparing means for comparing the count value supplied from the counting means with the set count value supplied from the set count value storage means, and sending out the abnormal signal when they match each other. Multiprocessor semiconductor integrated circuit device.
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