JPH06295262A - メモリアクセス制御回路 - Google Patents
メモリアクセス制御回路Info
- Publication number
- JPH06295262A JPH06295262A JP10501893A JP10501893A JPH06295262A JP H06295262 A JPH06295262 A JP H06295262A JP 10501893 A JP10501893 A JP 10501893A JP 10501893 A JP10501893 A JP 10501893A JP H06295262 A JPH06295262 A JP H06295262A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- access
- bank
- chip select
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 アクセスアドレスが特定範囲に片寄って発生
される場合、特定メモリバンクが集中的にアクセスされ
ることによる発熱を防止する。 【構成】 アドレス発生回路１０からのアクセスアドレ
スの下位ビットをチップセレクト信号発生用アドレス１
２としてデコーダ２０へ入力する。デコーダ２０により
各メモリバンク４０〜４３のチップセレクト信号３０〜
３３を発生する。アクセスアドレスの残余の上位ビット
をバンク内アドレス１１として各メモリバンク４０〜４
３へ入力する。 【効果】 アクセスアドレスが特定範囲に片寄っている
時には、下位アドレスは常時変化するので、チップセレ
クト信号もイネーブル状態がそれに伴って変化し、特定
バンクへのアクセス集中はない。
される場合、特定メモリバンクが集中的にアクセスされ
ることによる発熱を防止する。 【構成】 アドレス発生回路１０からのアクセスアドレ
スの下位ビットをチップセレクト信号発生用アドレス１
２としてデコーダ２０へ入力する。デコーダ２０により
各メモリバンク４０〜４３のチップセレクト信号３０〜
３３を発生する。アクセスアドレスの残余の上位ビット
をバンク内アドレス１１として各メモリバンク４０〜４
３へ入力する。 【効果】 アクセスアドレスが特定範囲に片寄っている
時には、下位アドレスは常時変化するので、チップセレ
クト信号もイネーブル状態がそれに伴って変化し、特定
バンクへのアクセス集中はない。
Description
【０００１】
【産業上の利用分野】本発明はメモリアクセス制御回路
に関し、特に半導体ランダムアクセスメモリを使用した
メモリ装置のアクセスシステムに関するものである。
に関し、特に半導体ランダムアクセスメモリを使用した
メモリ装置のアクセスシステムに関するものである。
【０００２】
【従来の技術】従来のこの種のメモリアクセス制御回路
は、図３に示す様に、アドレス発生回路１０から発生さ
れたアクセスアドレスのうち、例えば上位２ビット１１
をチップセレクト信号３０〜３３のためのアドレス信号
としてアドレスデコーダ２０へ入力し、残余の下位ビッ
ト１２はバンク内アドレスとして各メモリバンク４０〜
４３へ入力する構成となっている。
は、図３に示す様に、アドレス発生回路１０から発生さ
れたアクセスアドレスのうち、例えば上位２ビット１１
をチップセレクト信号３０〜３３のためのアドレス信号
としてアドレスデコーダ２０へ入力し、残余の下位ビッ
ト１２はバンク内アドレスとして各メモリバンク４０〜
４３へ入力する構成となっている。
【０００３】尚、本例では、メモリバンクを４個とし、
これ等４個のメモリバンクの一つを選択してイネーブル
状態とするチップセレクト信号３０〜３３を生成する上
位アドレス信号１１を２ビット（ＡＤ１０，ＡＤ１１）
としており、残余の下位ビット１２は１０ビット（ＡＤ
０〜ＡＤ９）としているが、これは説明の簡単化のため
の例示である。
これ等４個のメモリバンクの一つを選択してイネーブル
状態とするチップセレクト信号３０〜３３を生成する上
位アドレス信号１１を２ビット（ＡＤ１０，ＡＤ１１）
としており、残余の下位ビット１２は１０ビット（ＡＤ
０〜ＡＤ９）としているが、これは説明の簡単化のため
の例示である。
【０００４】図４は図３のアドレス発生回路１０を具体
的に示したメモリアクセス制御回路の例であり、図３と
同等部分は同一符号にて示す。アクセスアドレス発生回
路１０は一般にＣＰＵ１を主構成要素としており、ＣＰ
Ｕ１から生成されるアクセスアドレスはアドレスレジス
タ２に一時格納される。このアドレスレジスタ２内の上
位２ビット１１がアドレスデコーダ２０へ入力され、チ
ップセレクト信号３０〜３３を生成するために用いら
れ、下位１０ビット１２がメモリ４００の各バンク内ア
ドレスとして用いられる。
的に示したメモリアクセス制御回路の例であり、図３と
同等部分は同一符号にて示す。アクセスアドレス発生回
路１０は一般にＣＰＵ１を主構成要素としており、ＣＰ
Ｕ１から生成されるアクセスアドレスはアドレスレジス
タ２に一時格納される。このアドレスレジスタ２内の上
位２ビット１１がアドレスデコーダ２０へ入力され、チ
ップセレクト信号３０〜３３を生成するために用いら
れ、下位１０ビット１２がメモリ４００の各バンク内ア
ドレスとして用いられる。
【０００５】
【発明が解決しようとする課題】この様なランダムアク
セスメモリはコンピュータの主記憶として用いられ、ア
ドレス発生回路は図４に示す如く一般にＣＰＵ（プロセ
ッサ）である。このプロセッサが実行するプログラムの
命令及びデータは、一般にアドレスに対して局在性（片
寄り）が存在する。従って、プロセッサがプログラムを
実行する場合には、特定のアドレス範囲のメモリ素子の
みを集中的にアクセスすることになる。また、この特定
のアドレス範囲は実行するプログラムにより夫々異なる
ために、ハードウェア設計時に確定しないことになる。
セスメモリはコンピュータの主記憶として用いられ、ア
ドレス発生回路は図４に示す如く一般にＣＰＵ（プロセ
ッサ）である。このプロセッサが実行するプログラムの
命令及びデータは、一般にアドレスに対して局在性（片
寄り）が存在する。従って、プロセッサがプログラムを
実行する場合には、特定のアドレス範囲のメモリ素子の
みを集中的にアクセスすることになる。また、この特定
のアドレス範囲は実行するプログラムにより夫々異なる
ために、ハードウェア設計時に確定しないことになる。
【０００６】ここで、メモリアクセス制御回路は、図
３，４にて示した如くアクセスアドレスの上位ビットを
デコードしてアクセスすべきメモリバンクの選択を行っ
ており、上述の様にアクセスの局在性がある場合には上
位ビットのアドレスはほとんど変化することがない。従
って、特定のメモリバンクのみが集中的にアクセスされ
ることになる。特に、ソフトウェアが小さなループを繰
返し実行される様な場合にはアクセスアドレスの範囲は
図４のループ４０１を小さくした範囲となってしまう。
３，４にて示した如くアクセスアドレスの上位ビットを
デコードしてアクセスすべきメモリバンクの選択を行っ
ており、上述の様にアクセスの局在性がある場合には上
位ビットのアドレスはほとんど変化することがない。従
って、特定のメモリバンクのみが集中的にアクセスされ
ることになる。特に、ソフトウェアが小さなループを繰
返し実行される様な場合にはアクセスアドレスの範囲は
図４のループ４０１を小さくした範囲となってしまう。
【０００７】一般に、半導体メモリはアクセス時の消費
電力が非アクセス時のそれに比べて大きいので、集中的
にアクセスを受けるメモリバンクのみが著しく発熱す
る。このことは、当該メモリバンクの信頼性を低下させ
ることになる。
電力が非アクセス時のそれに比べて大きいので、集中的
にアクセスを受けるメモリバンクのみが著しく発熱す
る。このことは、当該メモリバンクの信頼性を低下させ
ることになる。
【０００８】そこで、これを防止すべくメモリバンクの
発熱による温度上昇を抑圧するために、冷却手段を設け
る必要があるが、集中的にアクセスを受けるメモリバン
クを特定することは、実行プログラム毎に異なり特定で
きないので、全メモリバンクに対して最大効率の冷却手
段を設ける様予め設計しておく必要が生じる。
発熱による温度上昇を抑圧するために、冷却手段を設け
る必要があるが、集中的にアクセスを受けるメモリバン
クを特定することは、実行プログラム毎に異なり特定で
きないので、全メモリバンクに対して最大効率の冷却手
段を設ける様予め設計しておく必要が生じる。
【０００９】本発明の目的は、アクセスアドレスが特定
のアドレス範囲に局在性を有する様な場合にも、特定メ
モリバンクのみにアクセスが集中することがないように
し、メモリの発熱の均等化を図ったメモリアクセス制御
回路を提供することである。
のアドレス範囲に局在性を有する様な場合にも、特定メ
モリバンクのみにアクセスが集中することがないように
し、メモリの発熱の均等化を図ったメモリアクセス制御
回路を提供することである。
【００１０】
【課題を解決するための手段】本発明によれば、各々が
複数のメモリ素子群からなる複数のメモリをアクセスす
るメモリアクセス制御回路であって、アクセスアドレス
の下位ビットに応じて前記複数のメモリの１つを選択的
にイネーブル状態とする手段と、前記アクセスアドレス
の上位ビットに応じてイネーブル状態とされたメモリ内
のメモリ素子を選択する手段とを含むことを特徴とする
メモリアクセス制御回路が得られる。
複数のメモリ素子群からなる複数のメモリをアクセスす
るメモリアクセス制御回路であって、アクセスアドレス
の下位ビットに応じて前記複数のメモリの１つを選択的
にイネーブル状態とする手段と、前記アクセスアドレス
の上位ビットに応じてイネーブル状態とされたメモリ内
のメモリ素子を選択する手段とを含むことを特徴とする
メモリアクセス制御回路が得られる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳述する。
つつ詳述する。
【００１２】図１は本発明の実施例のシステムブロック
図であり、図３と同等部分は同一符号にて示している。
本例でも、メモリバンクを４個としている。本発明で
は、図１に示す如く、アドレス発生回路１０から発生さ
れたアクセスアドレスのうち、例えば下位２ビットＡＤ
０，ＡＤ１をチップセレクト信号発生用アドレス１２と
してアドレスデコーダ２０へ入力し、残余の上位１０ビ
ットＡＤ２〜ＡＤ１１をバンク内アドレス１１として各
メモリバンク４０〜４３へ供給するようにしている。
図であり、図３と同等部分は同一符号にて示している。
本例でも、メモリバンクを４個としている。本発明で
は、図１に示す如く、アドレス発生回路１０から発生さ
れたアクセスアドレスのうち、例えば下位２ビットＡＤ
０，ＡＤ１をチップセレクト信号発生用アドレス１２と
してアドレスデコーダ２０へ入力し、残余の上位１０ビ
ットＡＤ２〜ＡＤ１１をバンク内アドレス１１として各
メモリバンク４０〜４３へ供給するようにしている。
【００１３】アドレスデコーダ２０は下位２ビットのチ
ップセレクト信号発生用アドレス１２を入力として、４
つのチップセレクト信号３０〜３３を生成する。すなわ
ち、（ＡＤ１，ＡＤ０）＝（０，０），（０，１），
（１，０），（１，１）の各組合せに応じてメモリバン
ク選択用のチップセレクト信号３０〜３３のいずれか１
つをイネーブル化するのである。
ップセレクト信号発生用アドレス１２を入力として、４
つのチップセレクト信号３０〜３３を生成する。すなわ
ち、（ＡＤ１，ＡＤ０）＝（０，０），（０，１），
（１，０），（１，１）の各組合せに応じてメモリバン
ク選択用のチップセレクト信号３０〜３３のいずれか１
つをイネーブル化するのである。
【００１４】各メモリバンク４０〜４３は対応するチッ
プセレクト信号３０〜３３がイネーブルとなったときに
アクセス（読み書き）可能状態となり、そのメモリバン
クはそのとき入力される上位アドレス信号１１により特
定されるバンク内メモリ素子のデータがアクセスされ
る。
プセレクト信号３０〜３３がイネーブルとなったときに
アクセス（読み書き）可能状態となり、そのメモリバン
クはそのとき入力される上位アドレス信号１１により特
定されるバンク内メモリ素子のデータがアクセスされ
る。
【００１５】図２は図１のブロックのアドレス発生回路
を具体的に示したメモリアクセス制御回路の例であり、
他の図と同等部分は同一符号により示す。アドレス発生
回路１０はＣＰＵ１と、このＣＰＵ１により発生される
アクセスアドレスを一時格納するアドレスレジスタ２
と、このレジスタ２の出力のビット配列を入替えるビッ
トマッピング部３と、このビットマッピング部３により
ビット入替えがなされたアクセスアドレスを一時格納す
る第２のアドレスレジスタ４とからなっている。
を具体的に示したメモリアクセス制御回路の例であり、
他の図と同等部分は同一符号により示す。アドレス発生
回路１０はＣＰＵ１と、このＣＰＵ１により発生される
アクセスアドレスを一時格納するアドレスレジスタ２
と、このレジスタ２の出力のビット配列を入替えるビッ
トマッピング部３と、このビットマッピング部３により
ビット入替えがなされたアクセスアドレスを一時格納す
る第２のアドレスレジスタ４とからなっている。
【００１６】ビットマッピング部３は第１のアドレスレ
ジスタ２のビット順を逆にして第２のアドレスレジスタ
４へ入力する。すなわち、第１のレジスタ２のＭＳＢを
第２のレジスタ４のＬＳＢへ、第１のレジスタ２のＬＳ
Ｂを第２のレジスタ４のＭＳＢへ、……という具合であ
る。
ジスタ２のビット順を逆にして第２のアドレスレジスタ
４へ入力する。すなわち、第１のレジスタ２のＭＳＢを
第２のレジスタ４のＬＳＢへ、第１のレジスタ２のＬＳ
Ｂを第２のレジスタ４のＭＳＢへ、……という具合であ
る。
【００１７】こうすることにより、ＣＰＵ１から生成さ
れたアクセスアドレスの下位２ビットがチップセレクト
信号発生用アドレス１１としてアドレスデコーダ２０へ
入力され、残余の上位１０ビットがメモリ４００のバン
ク内アドレス１２として各メモリバンク４０〜４３へ入
力されることになる。
れたアクセスアドレスの下位２ビットがチップセレクト
信号発生用アドレス１１としてアドレスデコーダ２０へ
入力され、残余の上位１０ビットがメモリ４００のバン
ク内アドレス１２として各メモリバンク４０〜４３へ入
力されることになる。
【００１８】こうすることにより、ＣＰＵ１から生成さ
れるアクセスアドレスが特定範囲に局在化している場合
にも、通常、下位アドレスは常時変化しているのでアド
レスデコーダ２０により出力されるチップセレクト信号
３０〜３３のイネーブルされる割合は略均一化され、図
２の４０２で示す様にアクセス箇所の変化はバンク間に
亘って均等化されるのである。
れるアクセスアドレスが特定範囲に局在化している場合
にも、通常、下位アドレスは常時変化しているのでアド
レスデコーダ２０により出力されるチップセレクト信号
３０〜３３のイネーブルされる割合は略均一化され、図
２の４０２で示す様にアクセス箇所の変化はバンク間に
亘って均等化されるのである。
【００１９】尚、上記実施例においては、メモリ４００
として４個のメモリバンクを用いているがその個数は特
に限定されるものではなく、またメモリバンクのみなら
ず、一般に各々が複数メモリ素子からなるメモリのブロ
ックを複数設けて構成したメモリ回路に広く適用される
ものである。
として４個のメモリバンクを用いているがその個数は特
に限定されるものではなく、またメモリバンクのみなら
ず、一般に各々が複数メモリ素子からなるメモリのブロ
ックを複数設けて構成したメモリ回路に広く適用される
ものである。
【００２０】
【発明の効果】以上のべた如く、本発明によれば、メモ
リアクセスに局在性がある場合においても、特定のメモ
リ部分のみがアクセスされるのを防止できるので、メモ
リの発熱状態が均一化され、メモリ冷却手段の設計が容
易になるという効果がある。
リアクセスに局在性がある場合においても、特定のメモ
リ部分のみがアクセスされるのを防止できるので、メモ
リの発熱状態が均一化され、メモリ冷却手段の設計が容
易になるという効果がある。
【図１】本発明の実施例のシステムブロック図である。
【図２】図１のブロックの詳細回路例図である。
【図３】従来のメモリアクセス制御回路のシステムブロ
ック図である。
ック図である。
【図４】図３のブロックの詳細回路例図である。
１ ＣＰＵ ２，４ アドレスレジスタ ３ アドレスビットマッピング部 １０ アドレス発生回路 １１ チップセレクト信号発生用アドレス信号 １２ メモリバンク内アドレス ２０ アドレスデコーダ ３０〜３３ チップセレクト信号 ４０〜４３ メモリバンク
Claims (1)
- 【請求項１】 各々が複数のメモリ素子群からなる複数
のメモリをアクセスするメモリアクセス制御回路であっ
て、アクセスアドレスの下位ビットに応じて前記複数の
メモリの１つを選択的にイネーブル状態とする手段と、
前記アクセスアドレスの上位ビットに応じてイネーブル
状態とされたメモリ内のメモリ素子を選択する手段とを
含むことを特徴とするメモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10501893A JPH06295262A (ja) | 1993-04-07 | 1993-04-07 | メモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10501893A JPH06295262A (ja) | 1993-04-07 | 1993-04-07 | メモリアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295262A true JPH06295262A (ja) | 1994-10-21 |
Family
ID=14396328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10501893A Pending JPH06295262A (ja) | 1993-04-07 | 1993-04-07 | メモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06295262A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003203477A (ja) * | 2001-11-21 | 2003-07-18 | Hynix Semiconductor Inc | メモリ装置、その制御方法及びメモリサブシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51126731A (en) * | 1975-04-25 | 1976-11-05 | Hitachi Ltd | Address select system of storage system. |
-
1993
- 1993-04-07 JP JP10501893A patent/JPH06295262A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51126731A (en) * | 1975-04-25 | 1976-11-05 | Hitachi Ltd | Address select system of storage system. |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003203477A (ja) * | 2001-11-21 | 2003-07-18 | Hynix Semiconductor Inc | メモリ装置、その制御方法及びメモリサブシステム |
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