JPH06291290A

JPH06291290A - 不揮発性半導体記憶装置及びその製造方法

Info

Publication number: JPH06291290A
Application number: JP6010247A
Authority: JP
Inventors: Yasushi Okuda; 寧奥田; Yoshinori Kotake; 義則小竹; Ichiro Nakao; 一郎中尾; Yohei Ichikawa; 洋平市川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-02-02
Filing date: 1994-02-01
Publication date: 1994-10-18
Anticipated expiration: 2014-03-31
Also published as: JP2876974B2

Abstract

(57)【要約】【構成】各不揮発性メモリセルが環状チャネル２と環
状浮遊ゲート９とを有し、ソース領域４は各メモリセル
に共通になっている。制御ゲート８は、第２ゲート絶縁
層６を介して浮遊ゲート９に容量結合される。浮遊ゲー
ト９は、制御ゲート８の持つ開口部内壁に設けられたサ
イドウォール形状を有している。【効果】素子分離を設けずとも隣接するメモリセル間
で電気的干渉が生じず、チャネル幅の広いメモリセルを
有する高集積の不揮発性半導体記憶装置を提供する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
及びその製造方法に関し、特に、電気的に書き込み／消
去可能な不揮発性半導体記憶装置及びその製造方法に関
する。

【０００２】

【従来の技術】不揮発性半導体記憶装置として、ＥＰＲ
ＯＭ及びＥＥＰＲＯＭが広く使用されている。図１１
は、従来のフラッシュ型ＥＥＰＲＯＭの一部断面を示し
ている。このＥＥＰＲＯＭは、チャネル領域（ｐ型拡散
層）２、ｎ型ドレイン領域３及びソース領域４が形成さ
れたｐ型シリコン基板１と、シリコン基板１上に形成さ
れた制御ゲート電極８及び浮遊ゲート電極９と、を備え
ている。浮遊ゲート電極９とシリコン基板１との間には
第１ゲート絶縁層５が設けられ、浮遊ゲート電極９と制
御ゲート電極８との間には第２ゲート絶縁層６が設けら
れている。これらの電極８及び９は、シリコン酸化膜１
０により覆われている。ビットライン１２は、シリコン
酸化膜１０に設けられたコンタクトホールを介してドレ
イン領域３に接続するようしてシリコン酸化膜１０上を
走っている。

【０００３】図１１には、不揮発性半導体記憶装置の一
つの不揮発性のメモリセル（又はメモリセルトランジス
タ）が示されているが、現実には、多数のメモリセルが
シリコン基板１上に存在する。各メモリセルは、シリコ
ン基板１の所定領域に形成されたＬＯＣＯＳ等の素子分
離膜１５により電気的に分離されている。

【０００４】不揮発性半導体記憶装置への情報の記憶
は、浮遊ゲート電極９の電荷の蓄積／非蓄積によって達
成される。浮遊ゲート電極９の電荷の蓄積／非蓄積はト
ランジスタの反転閾値の大きさに影響を与えるため、記
憶情報はドレイン電流の大小によって読み出される。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
従来技術は、次のような問題を有している。

【０００６】浮遊ゲート電極９への電荷の注入または放
出動作を行うとき、制御ゲート電極８やビットライン１
２には比較的高い電位が与えられる。このため、隣接す
るメモリセルの間において、ワードライン（制御ゲート
電極８）／素子分離膜１５／シリコン基板１という寄生
ＭＯＳ構造が形成される結果、シリコン基板１の表面に
伝導チャネルが形成されることがある。そのような伝導
チャネルは、隣接するメモリトランジスタの分離を破壊
する。素子分離を維持するためには、素子分離膜１５を
厚く、しかも、広くする必要がある。このようなこと
は、メモリトランジスタの高集積化に反することであ
る。

【０００７】また、一般に、読み出し速度の向上のため
にはトランジスタの動作電流（例えばドレイン電流）を
増加する必要がある。しかし、従来の不揮発性半導体記
憶装置において、さらなる微細化のためにトランジスタ
のチャネル幅を縮小すると、動作電流が低下してしま
う。

【０００８】更に、上述の構成によれば、メモリセルト
ランジスタ間の反転閾値電圧（Ｖｔ）に大きさのバラツ
キが発生しやすい。そのため、消去動作前に一括書き込
みを行ったり、消去動作（あるいは書き込み動作）と閾
値電圧の検証を繰り返す（ベリファイ動作）必要があ
る。このことは、消去（あるいは書き込み）に要する時
間を長くする。

【０００９】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、隣接メモリ
セルトランジスタ間の電気的分離が確保され、しかも、
メモリセルを微細化／高集積化することのできる不揮発
性半導体記憶装置、及びその製造方法を提供することに
ある。

【００１０】本発明の他の目的は、読み出し速度が向上
し、消去時間の短縮された不揮発性半導体記憶装置、及
びその製造方法を提供することにある。

【００１１】

【課題を解決するための手段】本発明による不揮発性半
導体メモリセルは、上面を有する第１導電型半導体基板
と、該半導体基板の該上面に形成された第１導電型環状
チャネル領域と、該半導体基板の該上面のうち該環状チ
ャネル領域に囲まれた領域内に形成された第２導電型ド
レイン領域と、該半導体基板の該上面のうち該環状チャ
ネル領域の外側に形成された第２導電型ソース領域と、
該環状チャネル領域と該ドレイン領域との境界を覆うよ
うにして該半導体基板の上面に形成された第１ゲート絶
縁層と、該第１ゲート絶縁層上に形成された環状浮遊ゲ
ート電極と、該環状浮遊ゲート電極の表面に形成された
第２ゲート絶縁層と、該第２ゲート絶縁層を介して該環
状浮遊ゲート電極に容量結合された制御ゲート電極であ
って、該半導体基板から電気的に絶縁分離された制御ゲ
ート電極と、を備えており、そのことにより上記目的が
達成される。

【００１２】ある実施例では、前記制御ゲート電極は、
前記環状浮遊ゲート電極の上面を覆っている。

【００１３】ある実施例では、前記環状浮遊ゲート電極
は、前記制御ゲート電極の上面の少なくとも一部と開口
部の内側面とを覆っている。

【００１４】ある実施例では、前記環状浮遊ゲート電極
は、前記制御ゲート電極開口部の内側面上に設けられた
サイドウォールである。

【００１５】好ましい実施例では、前記環状チャネル領
域と前記ソース領域との境界を覆うようにして前記半導
体基板の上面に形成された第３ゲート絶縁層であって、
該半導体基板と前記制御ゲート電極とを絶縁分離するた
めの第３ゲート絶縁層を更に備えており、該制御ゲート
電極は、該第３ゲート絶縁層を介して、該境界と対向し
ている。

【００１６】好ましい実施例では、前記第１ゲート絶縁
層が前記第３ゲート絶縁層よりも薄い。

【００１７】本発明による不揮発性半導体記憶装置は、
上面を有する第１導電型半導体基板と、該半導体基板の
該上面に設けられたメモリセルアレイ領域と、該メモリ
セルアレイ領域に配列された複数の不揮発性メモリセル
と、該複数の不揮発性メモリセルを相互接続するための
ワードライン及びビットラインと、を備えた不揮発性半
導体記憶装置であって、該複数の不揮発性メモリセイの
各々は、該半導体基板の該上面に形成された第１導電型
環状チャネル領域と、該半導体基板の該上面のうち該環
状チャネル領域に囲まれた領域内に形成された第２導電
型ドレイン領域と、該半導体基板の該上面のうち該環状
チャネル領域の外側に形成された第２導電型ソース領域
と、該環状チャネル領域と該ドレイン領域との境界を覆
うようにして該半導体基板の上面に形成された環状第１
ゲート絶縁層と、該環状第１ゲート絶縁層上に形成され
た環状浮遊ゲート電極と、該環状浮遊ゲート電極の表面
に形成された第２ゲート絶縁層と、該第２ゲート絶縁層
を介して該環状浮遊ゲート電極に容量結合された制御ゲ
ート電極であって、該半導体基板から電気的に絶縁分離
された制御ゲート電極と、を備えており、該複数の不揮
発性メモリセルの少なくとも一部は、該ソース領域を共
有しており、該複数のワードラインの各々は、その一部
に該制御ゲート電極を含んでおり、そのことにより上記
目的が達成される。

【００１８】ある実施例では、前記制御ゲート電極は、
前記環状浮遊ゲート電極の上面を覆っている。

【００１９】ある実施例では、前記環状浮遊ゲート電極
が、前記制御ゲート電極の上面の少なくとも一部と開口
部の内側面とを覆っている。

【００２０】ある実施例では、前記環状浮遊ゲート電極
が、前記制御ゲート電極開口部の内側面上に設けられた
サイドウォールである。

【００２１】好ましい実施例では、前記環状チャネル領
域と前記ソース領域との境界を覆うようにして前記半導
体基板の上面に形成された第３ゲート絶縁層であって、
該半導体基板と前記制御ゲート電極とを絶縁分離するた
めの第３ゲート絶縁層を更に備えており、該制御ゲート
電極は、該第３ゲート絶縁層を介して、該境界と対向し
ている。

【００２２】好ましい実施例では、前記メモリセルを分
離するための素子分離領域が前記メモリセルアレイ領域
内に設けられていない。

【００２３】好ましい実施例では、前記複数ワードライ
ンの各々のうち前記制御ゲート電極以外の部分と、前記
半導体基板との間に、絶縁膜が設けられており、該絶縁
膜は、前記第３ゲート絶縁層よりも厚い。

【００２４】本発明による不揮発性半導体記憶装置の製
造方法であって、該製造方法は、第１導電型半導体基板
の上面にソース領域となるべき第２導電型拡散層を形成
する工程と、第３ゲート絶縁層となるべき第１絶縁層を
該半導体基板上に形成する工程と、制御ゲート電極とな
る第１導電膜を該第１絶縁層上に堆積する工程と、該第
１導電膜及び該第１絶縁層をパターニングし、それによ
って該制御ゲート電極の外側形状を得る工程と、該パタ
ーニングされた第１導電性膜を覆うように、第２絶縁層
を該半導体基板上に堆積する工程と、該パターニングさ
れた第１導電性膜と該第１及び第２絶縁層とに開口部を
設け、それによって、該半導体基板の一部を露出すると
ともに、該第１絶縁層から該第３ゲート絶縁層を形成す
る工程と、該半導体基板のうち該開口部を介して露出す
る部分に、チャネル領域となる第１導電型拡散層を形成
する工程と、第１ゲート絶縁層を開口部内の該半導体基
板上に形成し、第２ゲート絶縁層を該第１導電層上に形
成する工程と、該第１ゲート絶縁層上に環状浮遊ゲート
電極を形成する工程と、該チャネル領域となる第１導電
型拡散層の一部に該浮遊ゲート電極の開口部を介して第
２導電型不純物をドープし、それによってドレイン領域
となる第２導電型拡散層を形成する工程と、を包含し、
そのことにより上記目的が達成される。

【００２５】ある実施例では、前記環状浮遊ゲート電極
を形成する工程は、該環状遊ゲート電極となる第２導電
膜を前記半導体基板上堆積する工程と、該第２導電膜を
異方性エッチング法によりエッチバックすることによ
り、前記第１導電層の前記開口部の内壁面上に該第２導
電層の一部を残置させ、それによって環状浮遊ゲート電
極を形成する工程と、を包含している。

【００２６】ある実施例では、ドレイン領域となる前記
第２導電型拡散層を形成した後、前記環状遊ゲート電極
の内側面上にサイドウォール絶縁層を形成する工程をさ
らに包含している。

【００２７】好ましい実施例では、前記第１ゲート絶縁
層及び前記第２ゲート絶縁層が同時に形成される。

【００２８】本発明による不揮発性半導体記憶装置の他
の製造方法は、第１導電型半導体基板の上面にチャネル
領域となるべき第１導電型拡散層を形成する工程と、第
１ゲート絶縁層となる第１絶縁層を該半導体基板上に形
成する工程と、浮遊ゲート電極となる第１導電膜を該第
１絶縁層上に堆積する工程と、該第１導電膜及び該第１
絶縁層をパターニングし、それによって、該浮遊ゲート
電極の外側形状を得る工程と、該パターニングされた第
１導電性膜上に第２ゲート絶縁層を形成し、該半導体基
板上に第３ゲート絶縁層を形成する工程と、該パターニ
ングされた第１導電性膜を覆うように、第２導電層を該
半導体基板上に堆積する工程と、該パターニングされた
第１導電性膜を覆うように、第２絶縁層を該半導体基板
上に堆積する工程と、該第２絶縁層、該第２導電層、該
第１導電層及び該第１絶縁層をパターニングし、それに
よって、開口部を有する環状浮遊ゲート電極と制御ゲー
ト電極とを得る工程と、該制御ゲート電極をマスクとし
て第２導電型不純物を該半導体基板中にドープし、それ
によってソース領域及びドレイン領域を形成する工程
と、を包含し、そのことにより上記目的が達成される。

【００２９】ある実施例では、前記ソース領域及びドレ
イン領域を形成する工程の後、前記環状浮遊ゲート電極
及び制御ゲート電極の開口部の内側面上にサイドウォー
ル絶縁層を形成する工程をさらに包含している。

【００３０】好ましい実施例では、前記第２ゲート絶縁
層及び前記第３ゲート絶縁層が同時に形成される。

【００３１】

【作用】本発明による不揮発性半導体メモリセルは、半
導体基板の上面に形成された環状チャネル領域と、環状
チャネル領域に囲まれた領域内に形成されたドレイン領
域と、環状チャネル領域の外側に形成されたソース領域
とを備えている。チャネル領域の形状として、このよう
な環状構造を採用したことにより、各メモリセルにおけ
る実効的なチャネル幅を増加させ、それによってソース
領域とドレイン領域との間を流れる電流（ドレイン電
流）を増加させることができる。不揮発性メモリセル内
の記憶情報は、ドレイン電流によって検出されることと
なるため、ドレイン電流の増加は、読み出し速度を向上
させる。

【００３２】本発明では、浮遊ゲート電極も環状構造を
有しており、かつ、この浮遊ゲート電極は、第１ゲート
絶縁層を介して、環状チャネル領域とドレイン領域との
境界（ドレイン接合）に対向している。この結果、浮遊
ゲート電極はドレイン接合に対して効果的に電界を及ぼ
すことができる。

【００３３】環状浮遊ゲート電極の表面には第２ゲート
絶縁層が形成され、この第２ゲート絶縁層を介して浮遊
ゲート電極に容量結合されるように制御ゲート電極が設
けられている。各メモリセルの制御ゲート電極は、各メ
モリセルを相互接続するワードラインの一部としてワー
ドラインと一体的形成され得る。

【００３４】本発明によれば、上述の構成を採用したこ
とにより、隣接する不揮発性メモリセル間に素子分離領
域を設けることが不要となる。また、隣接するメモリセ
ル間で寄生ＭＯＳトランジスタを介した電気的干渉が生
じない。

【００３５】環状浮遊ゲート電極と制御ゲート電極との
配置関係として種々の構成が採用され得、容量結合の程
度が調整され得る。また、環状浮遊ゲート電極を制御ゲ
ート電極に設けた開口部の内側面上にサイドウォールと
して設ければ、自己整合的に環状浮遊ゲート電極を形成
することが可能となり、製造工程が簡略化され、かつ、
微細なメモリセルを歩留りよく得ることができる。

【００３６】また、制御ゲート電極を環状チャネル領域
とソース領域との境界（ソース接合）に第３ゲート絶縁
層を介して対向するように設けることにより、制御ゲー
ト電極からソース接合に対して電界を効率的に及ぼし、
メモリセルトランジスタの反転閾値電圧（Ｖｔ）を制御
することができるので、消去動作（あるいは書き込み動
作）におけるＶｔのバラツキを抑制することが可能にな
り、ベリファイ動作が不要になる。

【００３７】

【実施例】以下に、本発明を実施例について説明する。

【００３８】（実施例１）図１（ａ）及び（ｂ）並びに
図２及び図３を参照しながら、以下に、本発明による不
揮発性半導体記憶装置の第１の実施例を説明する。これ
らの図は、本不揮発性半導体記憶装置のメモリセルアレ
イ領域の一部を示している。

【００３９】本実施例では、半導体基板として、ｐ型の
シリコン基板１を使用している。ｐ型のシリコン基板１
の上面には、図３に最も明瞭に示されるように、複数の
ｐ型の環状チャネル領域２と、各々が環状チャネル領域
２に囲まれた複数のｎ型のドレイン領域（直径：約０．
９μｍ）３と、環状チャネル領域２の外側に形成された
共通のｎ型のソース領域４と、が形成されている。本実
施例では、チャネル長を０．３μｍに、チャネル幅を
３．１４μｍ（＝０．５μｍ×２π）に設定している。

【００４０】本実施例の不揮発性半導体記憶装置は、メ
モリセルアレイ領域において、ドレイン領域３の数に対
応する数の不揮発性メモリセル（メモリセルトランジス
タ）を含んでおり、また、図示されていない領域におい
て、これらの不揮発性メモリセルを駆動するための駆動
回路等の周辺回路を含んでいる。

【００４１】図１（ｂ）に示されるように、シリコン基
板１の上面には、環状チャネル領域２とドレイン領域３
との境界（ｐｎ接合）を覆うようにして、環状第１ゲー
ト絶縁層（厚さ：１０ｎｍ）５が形成されている。この
環状第１ゲート絶縁層５上には、環状浮遊ゲート電極
（基板１の上面に平行に測った厚さ：約２００ｎｍ）９
が形成されている。環状浮遊ゲート電極９の外側面に
は、第２ゲート絶縁層（厚さ：２０ｎｍ）６が形成され
ている。

【００４２】シリコン基板１上に形成された第３ゲート
絶縁層（厚さ：３０ｎｍ）７上には、制御ゲート電極８
が設けられている。制御ゲート電極８は、第２ゲート絶
縁層６によって、環状浮遊ゲート電極９から絶縁されて
いる。言い替えると、制御ゲート電極８は、第２ゲート
絶縁層６を介して、環状浮遊ゲート電極９に容量結合さ
れている。

【００４３】図２は、制御ゲート電極８及び浮遊ゲート
電極９等の平面レイアウトを示している。図２からわか
るように、各不揮発性メモリセルの制御ゲート電極８
は、ワードラインの一部としてワードラインと一体化し
ており、環状浮遊ゲート電極９の外側面を囲んでいる。
各環状浮遊ゲート電極９と、それを囲む制御ゲート電極
８との間には、前述したように、絶縁分離のための第２
ゲート絶縁層６（図２において不図示）が設けられてい
る。

【００４４】隣接する一対のワードラインは、図２に示
されていない領域（メモリセルアレイ領域外）におい
て、電気的に相互接続されていてもよい。その場合、メ
モリセルアレイ領域において、一対のワードラインとの
間にスペースを設ける必要はなくなる。そのため、各対
のワードラインを１本のワードラインとするような平面
レイアウトを採用し、それによって集積度をより向上さ
せてもよい。

【００４５】図１（ｂ）に示されるように、制御ゲート
電極８上にはシリコン酸化膜（厚さ：３５０ｎｍ）１０
が設けられており、環状浮遊ゲート電極９の内側面はサ
イドウォール絶縁膜（厚さ：２５０ｎｍ）１１に覆われ
ている。シリコン酸化膜１０及びサイドウォール絶縁膜
１１は、制御ゲート電極８及び環状浮遊ゲート電極９
を、ビットライン１２から電気的に分離する（図１
（ａ）及び（ｂ）参照）。

【００４６】なお、制御ゲート電極８は、図３における
環状チャネル領域２とソース領域４との境界部分（シリ
コン基板１の上面におけるｐｎ接合部分）に、第３ゲー
ト絶縁層７を介して、対向している。

【００４７】以下に、本実施例の動作方法を説明する。
メモリセルに情報を書き込むとき、ビットライン１２、
ワードライン（制御ゲート電極８）、及びシリコン基板
１に対して、それぞれ、５ボルト、−８ボルト、０ボル
トの電圧を印加する。メモリセルの情報を消去するとき
は、ビットライン１２、ワードライン（制御ゲート電極
８）、及びシリコン基板１に対して、それぞれ、−８ボ
ルト、８ボルト、−８ボルトの電圧を印加する。書き込
み／消去動作時に、ソース領域４は浮遊状態に置かれ
る。メモリセルから情報を読み出すときは、ビットライ
ン１２、ワードライン（制御ゲート電極８）、ソース領
域４及びシリコン基板１に対して、それぞれ、１ボル
ト、３ボルト、０ボルト及び０ボルトの電圧を印加す
る。情報の読み出し動作時、ソース領域４とドレイン領
域３との間流れるドレイン電流が検出される。

【００４８】上述の構成から以下の効果が得られる。（１）各トランジスタを分離するための絶縁分離領域
（例えば、ＬＯＣＯＳ領域）が不要である。このため、
限られた領域内に、多数のトランジスタを高い密度にて
集積することができる。

【００４９】（２）各トランジスタのチャネル幅は、
環状チャネル領域２の平均円周の長さによって定まるた
め、ひとつのトランジスタの占有面積に対して相対的に
長いチャネル幅が得られる。

【００５０】（３）第３ゲート絶縁層７の厚さを調整
することにより、制御ゲート電極８から環状チャネル領
域２へ及ぼす電界効果を高精度にて制御することができ
るので、消去動作（あるいは書き込み動作）におけるＶ
ｔのバラツキを抑制することが可能になり、ベリファイ
動作が不要になる。

【００５１】（４）第１ゲート絶縁層５が第３ゲート
絶縁層７よりも薄いので、書き込み／消去時おいて電荷
移動が容易に行われるため、効率的な書き込み／消去が
実行される。一方、第３ゲート絶縁層７に作用する電界
は相対的に小さくなり、書き込み／消去動作による第３
ゲート絶縁層７の劣化が防止される。

【００５２】以下に、図４（ａ）から（ｅ）を参照しな
がら、本実施例の製造方法を説明する。

【００５３】まず、ｐ型不純物が低濃度にドープされた
シリコン基板１のメモリセルアレイ領域に対して、リン
（Ｐ）イオンを注入し、それによって、図４（ａ）に示
されるように、ｎ型ソース領域４となるべきｎ⁺型拡散
層４’を形成する。注入条件の一例は、加速エネルギ４
０ｋｅＶ、ドーズ量２×１０¹⁴ｃｍ^-2である。

【００５４】次に、シリコン基板１の上面を熱酸化（例
えば、９００℃でパイロ酸化）することによって、シリ
コン基板１の上面に第３ゲート絶縁層７となるべき酸化
膜（厚さ：３０ｎｍ）７’を形成する。その酸化膜７’
上にＣＶＤ法により多結晶シリコン膜（厚さ：３５０ｎ
ｍ）８’を堆積した後、その多結晶シリコン膜８’に不
純物（例えばリン）をドープし、それによって、多結晶
シリコン膜８’に高い導電性を与える。

【００５５】次に、制御ゲート電極８の外側面の形状及
び位置を規定するためのパターンを有するレジスト層１
３を、フォトリソグラフィ技術によって、多結晶シリコ
ン膜８’上に形成する。このレジスト層１３をマスクと
して、異方性エッチング（例えば、ＲＩＥ）法によっ
て、多結晶シリコン膜８’及び酸化膜７’の露出部分を
選択的にエッチング除去する。こうして、図４（ｂ）に
示されるように、制御ゲート電極（ワードライン）８及
び第３ゲート絶縁層７の外形が形成される。ただし、こ
の段階では、制御ゲート電極８の中に開口部はまだ形成
されてない。

【００５６】レジスト１３を除去したあと、シリコン酸
化膜（厚さ：３５０ｎｍ）１０を多結晶シリコン膜８’
を覆うようにシリコン基板１上の全面に堆積する。

【００５７】この後、多結晶シリコン膜８’の開口部
（ドレイン領域３に対応）を規定するパターンを有する
レジスト層１４を、フォトリソグラフィ技術によって、
シリコン酸化膜１０上に形成する。レジスト層１４をマ
スクとして、異方性エッチングによって、シリコン酸化
膜１０及び多結晶シリコン膜８’の露出部分を選択的に
エツチング除去し、多結晶シリコン膜８’中に開口部を
形成し、シリコン基板１のドレイン領域３となるべき領
域を露出させる。

【００５８】こうして、図４（ｃ）に示されるように、
上面がシリコン酸化膜１０に覆われ、かつ、開口部を有
する制御ゲート電極８が得られる。

【００５９】この後、シリコン基板１の上面において露
出する部分（複数の円盤状部分）に、ｐ型イオンを注入
し、それによって、まず、チャネル領域（ｐ型拡散層）
２を形成する。このとき、ソース領域４となるｎ⁺型拡
散層の層厚よりもチャネル領域２の層厚が厚くなるよう
に、ボロンイオンの注入条件を調整する。チャネル領域
２は、ｐ型のシリコン基板１と電気的に接続されるよう
に形成される。チャネル領域２の形成のためには、例え
ば、１×１０¹⁵ｃｍ^-2のボロンイオンを５０ｋｅＶで注
入した後、１×１０¹⁵ｃｍ^-2のＢＦ₂イオンを４０ｋｅ
Ｖで注入すれば良い。

【００６０】この後、シリコン基板１及びゲート電極８
の露出表面を同時に熱酸化（８００℃でパイロ酸化）す
ることにより、第１ゲート絶縁層（厚さ：１０ｎｍ）５
と第２ゲート絶縁層（厚さ：２０ｎｍ）６とを形成す
る。次に、浮遊ゲート電極９となる導電性多結晶シリコ
ン膜をＣＶＤ法によりシリコン基板１上の全面に堆積し
た後、この多結晶シリコン膜及び第１ゲート絶縁層５を
ＲＩＥ法によりエッチバックし、それによって、環状の
浮遊ゲート電極９を（マスク工程なしに）形成する。図
４（ｄ）に示されるように、このエッチバックによっ
て、上記多結晶シリコン膜はシリコン酸化膜１０上から
完全に取り除かれ、その結果、各環状浮遊ゲート電極９
は相互に電気的に分離されることとなる。また、制御ゲ
ート電極８の開口部の内部においては、開口部の内壁部
近傍を除いて、ｐ型拡散層２の表面が露出されることと
なる。

【００６１】次に、チャネル領域２の露出表面に対して
ヒ素（Ａｓ）イオンを注入することにより、ｎ⁺型のド
レイン領域３を開口部に対して自己整合的に形成する。
このとき、ドレイン領域３の層厚が、チャネル領域の厚
さよりも薄くなるように、注入条件が調整される。例え
ば、１×１０¹⁶ｃｍ^-2のヒ素が３０ｋｅＶで注入され
る。

【００６２】次に、側壁酸化膜１１になるべきシリコン
酸化膜（厚さ：２５０ｎｍ）をシリコン基板１上の全面
にＣＶＤ法によって堆積した後、このシリコン酸化膜を
異方性エッチング法を用いてエッチバックし、それによ
って、図４（ｅ）に示されるような側壁酸化膜１１を形
成する。この側壁酸化膜１１は、環状浮遊ゲート電極９
の内側面を完全に覆い、かつ、ドレイン領域３とビット
ライン１２（図４（ｅ）において不図示）との安定なコ
ンタクトを確保する構造を有している。

【００６３】この後、メタライゼーション工程によっ
て、図１（ａ）及び（ｂ）に示されるビットライン１２
が形成される。各ビットライン１２は、図１（ａ）の横
方向に沿って配列されたトランジスタの複数のドレイン
領域を、不図示の周辺回路に接続する。ビットライン１
２としては、ＴｉＮ／Ａｌ構造を有するものが好まし
い。また、ドレイン領域３上にビットライン１２を直接
コンタクトさせる前に、例えば、Ｗ／ＴｉＮ／Ｔｉ構造
の高融点構造を用いて開口部を埋め込んでもよい。

【００６４】図４（ａ）から（ｅ）に示されるよう方法
は、下記の効果を達成する。（１）浮遊ゲート電極９及び側壁酸化膜１１が、膜堆
積及びマスク無しのエッチバックにより、制御ゲート電
極８の開口部に対して自己整合的に形成される。その結
果、浮遊ゲート電極９及び側壁酸化膜１１を形成するた
めの、フォトリソグラフィ工程におけるマスク合わせが
不要となる。

【００６５】（２）環状浮遊ゲート電極９となる多結
晶シリコン膜の厚さを調整することにより、チャネル長
さ（ソース領域４とドレイン領域３との間隔）が制御さ
れる。その結果、上記方法によれば、フォトリソグラフ
ィの解像限界を越えてチャネル長を微細化することがで
きる。

【００６６】（３）側壁酸化膜１１となるシリコン酸
化膜の厚さを調整することにより、ドレインコンタクト
領域（各ドレイン領域３と対応するビットライン１２と
がコンタクトする領域）のサイズが制御される。その結
果、上記方法によれば、フォトリソグラフィの解像限界
を越えてドレインコンタクト領域を微細化することがで
きる。

【００６７】（実施例２）図５、図６及び図７を参照し
ながら、以下に、本発明による不揮発性半導体記憶装置
の第２の実施例を説明する。これらの図は、本不揮発性
半導体記憶装置のメモリセルアレイ領域の一部を示して
いる。第１の実施例の構成要素に対応する第２の実施例
の構成要素には、第１の実施例の参照番号と共通の参照
番号が付されている。

【００６８】本実施例でも、半導体基板として、ｐ型の
シリコン基板１を使用している。ｐ型のシリコン基板１
の上面には、図７に最も明瞭に示されるように、複数の
開口部を有するｐ型のチャネル領域２と、チャネル領域
２の開口部内に形成された複数のｎ型のドレイン領域
（直径：０．６μｍ）３と、チャネル領域２の外側に形
成されたｎ型ソース領域４とが形成されている。図５に
おいて、複数個のソース領域４は分離されて示されてい
るが、これらのソース領域４は、共通の電位を持つよう
に、図示されていない領域において連続していてもよ
い。

【００６９】本実施例の不揮発性半導体記憶装置は、第
１の実施例と同様に、メモリセルアレイ領域において、
ドレイン領域３の数に対応する数の不揮発性メモリセル
を含んでおり、また、図示されていない領域において、
これらの不揮発性メモリセルを駆動するための駆動回路
等の周辺回路を含んでいる。

【００７０】図５に示されるように、シリコン基板１の
上面には、チャネル領域２とドレイン領域３との境界
（ｐｎ接合）を覆うようにして、環状の第１ゲート絶縁
層（厚さ：１０ｎｍ）５が形成されている。この環状第
１ゲート絶縁層５上には、環状浮遊ゲート電極（厚さ：
２００ｎｍ）９が形成されている。環状浮遊ゲート電極
９の表面には、第２ゲート絶縁層６が形成されている。

【００７１】図５に示されるように、シリコン基板１上
に形成された第３ゲート絶縁層７及び第２ゲート絶縁層
６上には、制御ゲート電極８が設けられている。このよ
うに、制御ゲート電極８は、第２ゲート絶縁層６を介し
て、環状浮遊ゲート電極９の外側面及び上面を覆ってい
る。すなわち、制御ゲート電極８は、第２ゲート絶縁層
６を介して、環状浮遊ゲート電極９に容量結合されてい
る。

【００７２】図６は、制御ゲート電極８及び浮遊ゲート
電極９等の平面レイアウトを示している。各制御ゲート
電極８は、ワードラインの一部としてワードラインと一
体化しており、環状浮遊ゲート電極９を完全に覆ってい
る。各環状浮遊ゲート電極９と、それを覆う制御ゲート
電極８との間には、前述したように、絶縁分離のための
第２ゲート絶縁層６（図６において不図示）が設けられ
ている。

【００７３】図５に示されるように、制御ゲート電極８
上にはシリコン酸化膜（厚さ：３５０ｎｍ）１０が設け
られており、シリコン酸化膜１０、制御ゲート電極８及
び環状浮遊ゲート電極９の内側面には、サイドウォール
絶縁膜（厚さ：２５０ｎｍ）１１が設けられている。

【００７４】なお、制御ゲート電極８は、図７における
チャネル領域２とソース領域４との境界部分を、第３ゲ
ート絶縁層７を介して、覆っている。

【００７５】以下に、図８（ａ）から（ｄ）を参照しな
がら、本実施例の製造方法を説明する。

【００７６】まず、ｐ型不純物が低濃度にドープされた
シリコン基板１のメモリセルアレイ領域の全面に対し
て、ボロン（Ｂ）イオンを注入し、それによって、図８
（ａ）に示されるように、チャネル領域２となるｐ型拡
散層２’を形成する。このｐ型拡散層２’の表面におけ
る不純物濃度を調整することにより、トランジスタの閾
値が調整される。また、このｐ型拡散層２’の一部は、
のちに、パンチスルーストップとしても機能する。閾値
電圧制御のためとして、２×１０¹³ｃｍ^-2のボロンを４
０ｋｅＶで注入し、パンチスルーストップ形成のためと
して、１×１０¹³ｃｍ^-2のボロンを８０ｋｅＶで注入し
た。

【００７７】次に、シリコン基板１の上面を熱酸化（９
００℃でパイロ酸化）することによって、シリコン基板
１の上面に第１ゲート絶縁層５となるべき酸化膜（厚
さ：１０ｎｍ）５’を形成する。その酸化膜上にＣＶＤ
法により多結晶シリコン膜（厚さ：２００ｎｍ）９’を
堆積した後、その多結晶シリコン膜９’に不純物（例え
ばリン）をドープし、それによって、多結晶シリコン膜
９’に高い導電性を与える。

【００７８】次に、浮遊ゲート電極９の外側面の形状及
び位置を規定するためのパターンを有するレジスト層１
３を、フォトリソグラフィ技術によって、多結晶シリコ
ン膜９’上に形成する。このレジスト層１３をマスクと
して、異方性エッチング（例えば、ＲＩＥ）法によっ
て、多結晶シリコン膜９’及び酸化膜５’の露出部分を
選択的にエッチング除去する。こうして、図８（ｂ）に
示されるように、浮遊ゲート電極９と第１ゲート絶縁層
５とが形成される。

【００７９】レジスト１３を除去したあと、熱酸化によ
り第２ゲート絶縁層６及び第３ゲート絶縁層７を同時形
成する。これらの絶縁膜は、酸化膜／窒化膜／酸化膜
（ＯＮＯ）構造（酸化膜換算厚さ：２５ｎｍ）を有して
いても良い。

【００８０】次に、制御ゲート電極８となるべき多結晶
シリコン膜（厚さ：２５０ｎｍ）とシリコン酸化膜１０
となるべきシリコン酸化膜（厚さ：３５０ｎｍ）とを浮
遊ゲート電極９を覆うようにシリコン基板１上の全面に
堆積する。

【００８１】この後、制御ゲート電極８の形状を規定す
るパターンを有するレジスト層１４を、フォトリソグラ
フィ技術によって、酸化シリコン膜上に形成する。レジ
スト層１４をマスクとして、ＲＩＥ法によって、シリコ
ン酸化膜及び多結晶シリコン膜の露出部分を選択的にエ
ツチング除去することによって、図８（ｃ）に示される
ように、制御ゲート電極８及びシリコン酸化膜１０が形
成される（図６参照）。このエッチングにより、シリコ
ン基板１のドレイン領域３及びソース領域４となるべき
領域とが露出する。

【００８２】この後、シリコン基板１の上面において露
出する部分に、ヒ素（Ａｓ）イオンを注入し、それによ
って、ドレイン領域３及びソース領域４を制御ゲート電
極８に対して自己整合的に形成する。このとき、ドレイ
ン領域３及びソース領域４の層厚がｐ型拡散領域２’の
層厚よりも厚くなるように、ヒ素イオンの注入条件を調
整する。例えば、４×１０¹⁵ｃｍ^-2のヒ素を３０ｋｅＶ
で注入する。形成されたドレイン領域３及びソース領域
４の形状は、図７に示されるものとなる。

【００８３】この後、酸化膜をＣＶＤ法によりシリコン
基板１上の全面に堆積した後、この酸化膜をＲＩＥ法に
よりエッチバックし、それによって、制御ゲート電極８
及び浮遊ゲート電極９に設けた開口部の内壁内にサイド
ウォール絶縁膜１１を形成し、併せて、各制御ゲート電
極８間を絶縁膜により埋め込む。こうして、図８（ｄ）
に示される構造が得られる。

【００８４】この後、図５に示されるように、ｎ型多結
晶シリコン膜からなるビットライン引出し電極１１をド
レイン領域３上に形成した後、ＢＰＳＧ膜（厚さ：６０
０ｎｍ）を堆積し、８５０℃で３０分の間、リフローを
行う。その後、メタライゼーション工程によって、図５
に示されるビットライン１２が形成される。各ビットラ
イン１２は、図６及び図７の横方向に沿って配列された
トランジスタの複数のドレイン領域３を、不図示の周辺
回路に接続する。

【００８５】図８（ａ）から（ｄ）に示されるよう方法
は、下記の効果を提供する。（１）ドレイン領域３とソース領域４とが同時に、制
御ゲート電極８に対して自己整合的に形成される。

【００８６】（２）横方向拡散により、ドレイン領域
３とチャネル領域２との間接合（ドレイン接合）は、第
１ゲート絶縁層５の真下に移動し、その結果、第１ゲー
ト絶縁層５を介して浮遊ゲート電極９に対向する。

【００８７】（３）同様に、横方向拡散により、ソー
ス領域４とチャネル領域２との間接合（ソース接合）
は、第３ゲート絶縁層７の真下に移動し、その結果、第
３ゲート絶縁層７を介して制御ゲート電極８に対向す
る。

【００８８】（実施例３）図９を参照しながら、以下
に、本発明による不揮発性半導体記憶装置の第３の実施
例を説明する。図９は、本不揮発性半導体記憶装置のメ
モリセルアレイ領域の一部を示している。本実施例の構
成は、後述する点を除いて、第１の実施例の構成と実質
的に同じである。第２の実施例の構成要素に対応する第
４の実施例の構成要素には、第１の実施例の参照番号と
共通の参照番号が付されている。

【００８９】以下、第１の実施例と異なる部分について
のみ説明する。本実施例の不揮発性半導体記憶装置にお
いては、浮遊ゲート電極９が環状制御ゲート電極８の側
壁上だけではなく、その上面上にも形成されている。す
なわち、制御ゲート電極８は、環状浮遊ゲート電極９に
より覆われ、その結果、制御ゲート電極８と浮遊ゲート
電極９との間の対向面積が増加し、両者間の容量結合の
程度が強くなっている。このため、制御ゲート電極８に
与えるべき書き込み／消去電圧をより低下させることが
可能となる。

【００９０】（実施例４）図１０を参照しながら、以下
に、本発明による不揮発性半導体記憶装置の第４の実施
例を説明する。図１０は、本不揮発性半導体記憶装置の
メモリセルアレイ領域の一部を示している。本実施例の
構成は、後述する点を除いて、第２の実施例の構成と実
質的に同じである。第２の実施例の構成要素に対応する
第３の実施例の構成要素には、第２の実施例の参照番号
と共通の参照番号が付されている。

【００９１】以下、第２の実施例と異なる部分について
のみ説明する。本実施例の不揮発性半導体記憶装置にお
いては、ワードラインのうち、制御ゲート電極８として
機能しない部分（すなわち、制御ゲート電極８を相互接
続する配線部分）の下に、シリコン酸化膜１５が選択的
に設けられている。このシリコン酸化膜１５の厚さは、
第１ゲート絶縁層５の厚さよりも充分に厚く（例えば、
１００ｎｍ以上）設定される。その結果、シリコン基板
１とワードラインとの間の寄生容量が低減される。寄生
容量の低減は、動作速度の向上を招く。シリコン酸膜１
５は、不図示の周辺回路領域に素子分離（例えば、ＬＯ
ＣＯＳ）を形成する際に、同時に形成され得る。そのよ
うにすれば、製造工程数を増加する必要はない。

【００９２】

【発明の効果】本発明によれば、隣接する不揮発性メモ
リセル間で寄生ＭＯＳトランジスタを介した電気的干渉
が生じない。このため、不揮発性メモリセルの高集積化
を進めながらも、電気的干渉に起因する誤動作を回避す
ることができる。また、不揮発性メモリセル間に素子分
離領域を設けないため、高い密度で不揮発性メモリセル
を集積化することができる。また、環状構造を採用する
ことにより、不揮発性メモリセルの占有面積を縮小しな
がら、実効的なチャネル幅を十分に大きさに確保するこ
とができる。このため、メモリセルトランジスタの動作
電流を高く維持することができる。このため、不揮発性
メモリセルからの情報の読み出し速度を低下させずに、
不揮発性メモリセルの占有面積を縮小することができ
る。

【００９３】本発明の製造方法によれば、微細な不揮発
性メモリセルを有する不揮発性半導体記憶装置を、高い
精度で製造することができる。マスク工程をできる限り
省略し、自己整合的なプロセスを採用することにより、
製造工程の簡略化がはかられた結果、高い歩留りにて高
集積不揮発性半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】（ａ）は、本発明による不揮発性半導体記憶装
置を示す平面図、（ｂ）は、（ａ）のＢ−Ｂ線断面図

【図２】図１の不揮発性半導体記憶装置のゲート電極の
レイアウトを示すための平面図

【図３】図１の不揮発性半導体記憶装置のソース、チャ
ネル及びドレイン領域のレイアウトを示すための平面図

【図４】図１の不揮発性半導体記憶装置の製造工程を示
す工程断面図

【図５】本発明による他の不揮発性半導体記憶装置の断
面図

【図６】図５の不揮発性半導体記憶装置のゲート電極レ
イアウトを示す平面図

【図７】図５の不揮発性半導体記憶装置のソース、チャ
ネル及びドレイン領域のレイアウトを示すための平面図

【図８】図５の不揮発性半導体記憶装置の製造工程を示
す工程断面図

【図９】本発明による更に他の不揮発性半導体記憶装置
の断面図

【図１０】本発明による更に他の不揮発性半導体記憶装
置の断面図

【図１１】従来の不揮発性半導体記憶装置（フラッシュ
ＥＥＰＲＯＭ）の断面図

【符号の説明】

１ｐ型シリコン基板２ｐ型拡散層３ｎ型ドレイン領域４ｎ型ソース領域５第１ゲート絶縁層６第２ゲート絶縁層７第３ゲート絶縁層８制御ゲート電極９浮遊ゲート電極１０シリコン酸化膜１１側壁酸化膜１２ビットライン１３レジスト層１４レジスト層１５素子分離膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者市川洋平大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】上面を有する第１導電型半導体基板と、該半導体基板の該上面に形成された第１導電型環状チャ
ネル領域と、該半導体基板の該上面のうち該環状チャネル領域に囲ま
れた領域内に形成された第２導電型ドレイン領域と、該半導体基板の該上面のうち該環状チャネル領域の外側
に形成された第２導電型ソース領域と、該環状チャネル領域と該ドレイン領域との境界を覆うよ
うにして該半導体基板の上面に形成された第１ゲート絶
縁層と、該第１ゲート絶縁層上に形成された環状浮遊ゲート電極
と、該環状浮遊ゲート電極の表面に形成された第２ゲート絶
縁層と、該第２ゲート絶縁層を介して該環状浮遊ゲート電極に容
量結合された制御ゲート電極であって、該半導体基板か
ら電気的に絶縁分離された制御ゲート電極と、を備えた
不揮発性半導体メモリセル。
【請求項２】前記制御ゲート電極が、前記環状浮遊ゲー
ト電極の上面を覆っている、請求項１に記載の不揮発性
半導体メモリセル。
【請求項３】前記環状浮遊ゲート電極が、前記制御ゲー
ト電極の上面の少なくとも一部と開口部の内側面とを覆
っている、請求項１に記載の不揮発性半導体メモリセ
ル。
【請求項４】前記環状浮遊ゲート電極が、前記制御ゲー
ト電極開口部の内側面上に設けられたサイドウォールで
ある、請求項１に記載の不揮発性半導体メモリセル。
【請求項５】前記環状チャネル領域と前記ソース領域と
の境界を覆うようにして前記半導体基板の上面に形成さ
れた第３ゲート絶縁層であって、該半導体基板と前記制
御ゲート電極とを絶縁分離するための第３ゲート絶縁層
を更に備えており、該制御ゲート電極は、該第３ゲート絶縁層を介して、該
境界と対向している、請求項１に記載の不揮発性半導体
メモリセル。
【請求項６】前記第１ゲート絶縁層が前記第３ゲート絶
縁層よりも薄い、請求項５に記載の不揮発性半導体メモ
リセル。
【請求項７】上面を有する第１導電型半導体基板と、該半導体基板の該上面に設けられたメモリセルアレイ領
域と、該メモリセルアレイ領域に配列された複数の不揮発性メ
モリセルと、該複数の不揮発性メモリセルを相互接続するためのワー
ドライン及びビットラインと、を備えた不揮発性半導体
記憶装置であって、該複数の不揮発性メモリセルの各々は、該半導体基板の該上面に形成された第１導電型環状チャ
ネル領域と、該半導体基板の該上面のうち該環状チャネル領域に囲ま
れた領域内に形成された第２導電型ドレイン領域と、該半導体基板の該上面のうち該環状チャネル領域の外側
に形成された第２導電型ソース領域と、該環状チャネル領域と該ドレイン領域との境界を覆うよ
うにして該半導体基板の上面に形成された環状第１ゲー
ト絶縁層と、該環状第１ゲート絶縁層上に形成された環状浮遊ゲート
電極と、該環状浮遊ゲート電極の表面に形成された第２
ゲート絶縁層と、該第２ゲート絶縁層を介して該環状浮遊ゲート電極に容
量結合された制御ゲート電極であって、該半導体基板か
ら電気的に絶縁分離された制御ゲート電極と、を備えて
おり、該複数の不揮発性メモリセルの少なくとも一部は、該ソ
ース領域を共有しており、該複数のワードラインの各々は、その一部に該制御ゲー
ト電極を含んでいる、不揮発性半導体記憶装置。
【請求項８】前記制御ゲート電極が、前記環状浮遊ゲー
ト電極の上面を覆っている、請求項７に記載の不揮発性
半導体記憶装置。
【請求項９】前記環状浮遊ゲート電極が、前記制御ゲー
ト電極の上面の少なくとも一部と開口部の内側面とを覆
っている、請求項７に記載の不揮発性半導体記憶装置。
【請求項１０】前記環状浮遊ゲート電極が、前記制御ゲ
ート電極開口部の内側面上に設けられたサイドウォール
である、請求項７に記載の不揮発性半導体記憶装置。
【請求項１１】前記環状チャネル領域と前記ソース領域
との境界を覆うようにして前記半導体基板の上面に形成
された第３ゲート絶縁層であって、該半導体基板と前記
制御ゲート電極とを絶縁分離するための第３ゲート絶縁
層を更に備えており、該制御ゲート電極は、該第３ゲート絶縁層を介して、該
境界と対向している、請求項７に記載の不揮発性半導体
記憶装置。
【請求項１２】前記メモリセルを分離するための素子分
離領域が前記メモリセルアレイ領域内に設けられていな
い、請求項７に記載の不揮発性半導体記憶装置。
【請求項１３】前記複数ワードラインの各々のうち前記
制御ゲート電極以外の部分と、前記半導体基板との間
に、絶縁膜が設けられており、該絶縁膜は、前記第３ゲート絶縁層よりも厚い、請求項
１１に記載の不揮発性半導体記憶装置。
【請求項１４】第１導電型半導体基板の上面にソース領
域となるべき第２導電型拡散層を形成する工程と、第３ゲート絶縁層となるべき第１絶縁層を該半導体基板
上に形成する工程と、制御ゲート電極となる第１導電膜を該第１絶縁層上に堆
積する工程と、該第１導電膜及び該第１絶縁層をパターニングし、それ
によって該制御ゲート電極の外側形状を得る工程と、該パターニングされた第１導電性膜を覆うように、第２
絶縁層を該半導体基板上に堆積する工程と、該パターニングされた第１導電性膜と該第１及び第２絶
縁層とに開口部を設け、それによって、該半導体基板の
一部を露出するとともに、該第１絶縁層から該第３ゲー
ト絶縁層を形成する工程と、該半導体基板のうち該開口部を介して露出する部分に、
チャネル領域となる第１導電型拡散層を形成する工程
と、第１ゲート絶縁層を開口部内の該半導体基板上に形成
し、第２ゲート絶縁層を該第１導電層上に形成する工程
と、該第１ゲート絶縁層上に環状浮遊ゲート電極を形成する
工程と、該チャネル領域となる第１導電型拡散層の一部に該浮遊
ゲート電極の開口部を介して第２導電型不純物をドープ
し、それによってドレイン領域となる第２導電型拡散層
を形成する工程と、を包含する、不揮発性半導体記憶装
置の製造方法。
【請求項１５】前記環状浮遊ゲート電極を形成する工程
は、該環状浮遊ゲート電極となる第２導電膜を前記半導体基
板上に堆積する工程と、該第２導電膜を異方性エッチング法によりエッチバック
することにより、前記第１導電層の前記開口部の内壁面
上に該第２導電層の一部を残置させ、それによって環状
浮遊ゲート電極を形成する工程と、を包含している、請
求項１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】ドレイン領域となる前記第２導電型拡散
層を形成した後、前記環状浮遊ゲート電極の内側面上にサイドウォール絶
縁層を形成する工程をさらに包含している、請求項１４
に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】前記第１ゲート絶縁層及び前記第２ゲー
ト絶縁層が同時に形成される、請求項１４に記載の不揮
発性半導体記憶装置の製造方法。
【請求項１８】第１導電型半導体基板の上面にチャネル
領域となるべき第１導電型拡散層を形成する工程と、第１ゲート絶縁層となる第１絶縁層を該半導体基板上に
形成する工程と、浮遊ゲート電極となる第１導電膜を該第１絶縁層上に堆
積する工程と、該第１導電膜及び該第１絶縁層をパターニングし、それ
によって、該浮遊ゲート電極の外側形状を得る工程と、該パターニングされた第１導電性膜上に第２ゲート絶縁
層を形成し、該半導体基板上に第３ゲート絶縁層を形成
する工程と、該パターニングされた第１導電性膜を覆うように、第２
導電層を該半導体基板上に堆積する工程と、該パターニングされた第１導電性膜を覆うように、第２
絶縁層を該半導体基板上に堆積する工程と、該第２絶縁層、該第２導電層、該第１導電層及び該第１
絶縁層をパターニングし、それによって、開口部を有す
る環状浮遊ゲート電極と制御ゲート電極とを得る工程
と、該制御ゲート電極をマスクとして第２導電型不純物を該
半導体基板中にドープし、それによってソース領域及び
ドレイン領域を形成する工程と、を包含する、不揮発性
半導体記憶装置の製造方法。
【請求項１９】前記ソース領域及びドレイン領域を形成
する工程の後、前記環状浮遊ゲート電極及び制御ゲート電極の開口部の
内側面上にサイドウォール絶縁層を形成する工程をさら
に包含している、請求項１８に記載の不揮発性半導体記
憶装置の製造方法。
【請求項２０】前記第２ゲート絶縁層及び前記第３ゲー
ト絶縁層が同時に形成される、請求項１８に記載の不揮
発性半導体記憶装置の製造方法。