JPH0628299B2 - Semiconductor integrated circuit device - Google Patents
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- JPH0628299B2 JPH0628299B2 JP57140403A JP14040382A JPH0628299B2 JP H0628299 B2 JPH0628299 B2 JP H0628299B2 JP 57140403 A JP57140403 A JP 57140403A JP 14040382 A JP14040382 A JP 14040382A JP H0628299 B2 JPH0628299 B2 JP H0628299B2
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【発明の詳細な説明】 この発明は半導体集積回路装置の改良に関するものであ
る。以下イングレーテツド・インジエクシヨン・ロジツ
ク（Integrated Injection Logic）回路装置（以下「II
L・IC」という。）を例にとつて説明する。The present invention relates to an improvement of a semiconductor integrated circuit device. Below, Integrated Injection Logic circuit device (hereinafter "II
L ・ IC ”. ) As an example.
第１図(a)〜(e)は従来のIIL・ICの構造をよりよく理解す
るために、その製造主要工程における状態を示し、平面
図第２図のＮ−Ｎ断面図である。ただし、ここで示すの
は出力（fan−out）２個の場合である。FIGS. 1 (a) to 1 (e) are sectional views taken along the line N--N in FIG. 2 which is a plan view showing the states in the main manufacturing steps thereof in order to better understand the structure of the conventional IIL / IC. However, what is shown here is the case of two outputs (fan-out).
すなわち、このIIL・ICはバイポーラICで一般に行なわれ
ているように、ｐ形シリコン基板(1)上にｎ形高不純物
濃度（ｎ＋形と言う、以下これに準ずる。）埋込み層
(2)を形成したのち、ｎ形低不純物濃度（ｎ−形と言
い、以下これに準ずる。）エピタキシヤル層(3)を成長
させ、ついで酸化膜（101）と耐酸化膜である窒化膜（2
01）とを順次形成して、所定形状のパターニングし、こ
れをマスクにしてｎ−形エピタキシヤル層(3)を所定深
さだけエツチング除去してから、イオン注入法によりチ
ヤネルカツト防止層用ｐ形イオン注入層(5)を形成し、
窒化膜（201）をマスクとして選択酸化を行なつて分離
酸化膜（102）を形成する〔第１図(a)〕。次に、窒化膜
（201）と酸化膜（101）とを除去したのち、あらためて
薄い酸化膜（103）を形成したのち、これを通し、所要
のレジストマスク（この段階でのレジストマスクは図示
せず。）を介してホウ素イオンを注入して、ｎ−形エピ
タキシヤル層(3)に選択的にｐ−形層(6)を形成した後
に、あらためて所要パターンのレジストマスク（301）
を形成し、これを用いて酸化膜（103）を通してホウ素
イオンを注入して、ｎ−エピタキシヤル層(3)にｐ＋形
層(7)，(8)，(9)を形成する〔第１図(b)〕。次にレジス
トマスク（301）を除去後、全上面にCVD法によつてリン
ガラス膜（401）を成長させた上で、このリンガラス膜
（401），ｐ−形層(6)およびｐ＋形層(7)，(8)のアニー
リングを同時に行なつてｐ−形層（6a）およびＰ＋形層
（7a),（8a）を形成させる〔第１図(c)〕。次に、ｐ−
形層（6a）の上の一部にリンガラス膜（401）および酸
化膜（103）に窓をあけ、ここからｎ形不純物を導入
し、アニールすることによつてｎ +形層（10a）を形成す
るとともに、ｐ−形層（6a）をｐ−形層(6b)に、ｐ＋形
層(7a)，(8a)を(7b)，(8b)にそれぞれ成長させる〔第１
図(d)〕。つづいて、ｐ＋形層（7b）上に窓をあけ、上
記ｎ＋形層(10a)の上の窓の部分とともにそれぞれ金属
シリサイド層（501）を介して電極配線を行ない、pnpト
ランジスタのエミッタであるｐ＋形層（7b）にインジエ
クタ電極(11)を、pnpトランジスタのコレクタであり、
かつ逆方向動作npnトランジスタのベースであるｐ−形
層（6b）につながる電極取出し用ｐ＋形層(8b)にインプ
ツト電極(12)を、さらに、逆方向動作npnトランジスタ
のコレクタであるｎ＋形層(10a)にアウトプツト電極(1
3)を、又ｎ＋形層(11a)にアウトプット電極(14)をそれ
ぞれ接続形成して、このIILゲートを完成させる〔第１
図(e)〕。次に、第11図に第２図平面図のＭ−Ｍ断面図
を示す。That is, this IIL IC is generally a bipolar IC.
The n-type high impurity on the p-type silicon substrate (1)
Concentration (n+Form, the following applies to this. ) Embedded layer
After forming (2), n-type low impurity concentration (n−Shape and word
Yes, the same applies below. ) Growing the epitaxial layer (3)
Then, the oxide film (101) and the nitride film (2
01) and are sequentially formed and patterned into a predetermined shape.
N as a mask−Shape epitaxial layer (3) to a specified depth
After only etching, the ion implantation method
Form a p-type ion implantation layer (5) for the Yanerukat prevention layer,
Separation by selective oxidation using the nitride film (201) as a mask
An oxide film (102) is formed [Fig. 1 (a)]. Next, nitride film
After removing (201) and oxide film (101),
After forming a thin oxide film (103), pass it through
Resist mask (The resist mask at this stage is shown
Without. ) Via implantation of boron ions, n−Shape epi
Selective p for taxi layer (3)−After forming the shaping layer (6)
Again, a resist mask with the required pattern (301)
To form boron through the oxide film (103).
Implanting ions, n−P on the epitaxial layer (3)+form
Layers (7), (8) and (9) are formed [Fig. 1 (b)]. Next Regis
After removing the mask (301), the entire top surface is
After growing a glass film (401), this phosphorus glass film
(401), p−Shape layer (6) and p+Shape layer (7), (8) Annie
Ring simultaneously p−Shaped layer (6a) and P+Shape layer
(7a) and (8a) are formed [Fig. 1 (c)]. Then p−
A phosphorous glass film (401) and an acid are formed on a part of the shaping layer (6a).
A window is opened in the chemical film (103), and n-type impurities are introduced from here.
And by annealing + Form layer (10a)
And p−Shape layer (6a) p−In the shaping layer (6b), p+form
Layers (7a) and (8a) are grown to (7b) and (8b), respectively [First
Figure (d)]. Then p+Open a window on the shaping layer (7b)
Note n+Each of the metal together with the part of the window above the shaping layer (10a)
Electrode wiring is performed through the silicide layer (501), and pnp
P, which is the emitter of the transistor+Inge on the shaping layer (7b)
The collector electrode (11) is the collector of the pnp transistor,
And p which is the base of the reverse operation npn transistor−form
P for electrode extraction connected to layer (6b)+Impinged on the molding layer (8b)
The reverse electrode npn transistor
The collector of n+The patterned electrode (1
3) again+Form the output electrode (14) on the shaping layer (11a).
The IIL gate is completed by making connections to each [First
Figure (e)]. Next, FIG. 11 is a sectional view taken along the line MM of FIG.
Indicates.
以上基本的な２出力のIILゲートを示したが、第２図は
この従来構造になる３出力を有するIILゲートの平面図
で、(13)，(14)，(15)がそれぞれ第１のコレクタＣ１，
第２のコレクタＣ２，第３のコレクタＣ３につながれた
３つのアウトプツト電極、(21)，(22)はゲート間配線で
ある。３つのコレクタＣ１，Ｃ２，Ｃ３はインプツト
（ベース）電極(12)から近い順に配列されている。配線
12からの信号入力は、8bに入力されこの地点から第１ト
ランジスタのベース6b領域内を右に伝達され、第１トラ
ンジスタの各コレクタ位置で入力されるので、ベース内
走行距離が8bと10a間，8bと11a間，8bと12a間と順次に
大きくなり信号遅延を生ずるという問題がある。さて、
逆動作npnトランジスタの電流増幅率βｕは第３図に示
すようにベース電極(11)から遠いコレクタほどコレクタ
電流Ｉｃの高電流域で大きく低下する。これはベース抵
抗がベース電極から遠いコレクタほど遠きくなるからで
あると考えられる。また、IILのゲート伝播遅延時間ｔ
pdと消費電力Ｐｄとの間には第４図に示されるような電
力遅延特性のあることが知られている。（例えば、半導
体トランジスタ研究会、信学技報SSD76〜89,p37:High S
peed IIL with Self − Aligned Double Diffusion Inj
ector〔S2L〕）。The basic two-output IIL gate is shown above, and FIG. 2 is a plan view of this conventional three-output IIL gate, in which (13), (14), and (15) are the first, respectively. Collector C 1 ,
Three output electrodes (21) and (22) connected to the second collector C 2 and the third collector C 3 are inter-gate wirings. The three collectors C 1 , C 2 and C 3 are arranged in the order close to the input (base) electrode (12). wiring
The signal input from 12 is input to 8b, is transmitted from this point to the right in the base 6b region of the first transistor, and is input at each collector position of the first transistor. Therefore, the travel distance in the base is between 8b and 10a. , 8b and 11a, and between 8b and 12a, there is a problem that the signal delays occur. Now,
As shown in FIG. 3, the current amplification factor β u of the reverse operation npn transistor is greatly reduced in the high current region of the collector current Ic as the collector is farther from the base electrode (11). It is considered that this is because the base resistance becomes farther as the collector is farther from the base electrode. Also, the IIL gate propagation delay time t
It is known that there is a power delay characteristic as shown in FIG. 4 between pd and power consumption P d . (For example, Semiconductor Transistor Research Group, IEICE Technical Report SSD76-89, p37: High S
peed IIL with Self − Aligned Double Diffusion Inj
ector [S 2 L]).
ここで同一ベース面積、同一pnpトランジスタ特性であ
れば第５図に示すようにtpd min ∝ βu-0.15 のよう
な反比例の関係が成立するので、第６図に示すようにベ
ース電極から遠いコレクタほど（コレクタとベース電極
との距離ＤC-Bが大きいほど）最小遅延時間tpdminが大
きくなる。よつて、このように従来の製造方法によるII
Lゲートの性能には第１表にその一例を示すように各ア
ウトプツト電極間で特性の差異があり、ベース電極に最
も遠いアウトプツト電極の大きい遅延時間で制約され
る。さらに、同一製造法であつても、電流増幅率βｕは
第７図に示すようにコレクタ面積Scのブース面積ＳＢに
対する比SC/SBに比例する。従来の構造では第２図に示
したようにｐ−形領域（6b）と、これにつながるｐ＋領
域（8b），（9b）とからなるベース領域がゲート間配線
(21)，(22)の下にまでわたつて存在し、第１表に示すよ
うにベース面積ＳＢが大きく、従つてコレクタ面積ＳＣ
との比SC/SBが非常に小さくなり、電流増幅率βｕが小
さくなり、ベース電極に最も近いコレクタＣ１でも最小
遅延時間tpdminは大きくなり、さらに、電源電流Ｉinj
を200μA/gate程度としたときの遅延時間ｔpdも大きく
なる。If the same base area and the same pnp transistor characteristic are used, an inverse proportional relationship such as tpd min ∝ βu -0.15 is established as shown in FIG. 5, so as shown in FIG. (as the distance D CB of the collector and base electrodes is large) minimum delay time t Pdmin increases. Therefore, in this way II
As shown in Table 1 as an example, the performance of the L gate is different in characteristics between the output electrodes, and is limited by the large delay time of the output electrode farthest from the base electrode. Further, even with the same manufacturing method, the current amplification factor β u is proportional to the ratio S C / S B of the collector area S c to the booth area S B as shown in FIG. In the conventional structure, as shown in FIG. 2, the base region consisting of the p − region (6b) and the p + regions (8b) and (9b) connected to it is the inter-gate wiring.
It exists under (21) and (22), and has a large base area S B as shown in Table 1, and accordingly a collector area S C.
And the ratio S C / S B becomes very small, the current amplification factor β u becomes small, the minimum delay time t pdmin becomes large even in the collector C 1 closest to the base electrode, and the power supply current I inj
Of about 200 μA / gate, the delay time t pd also becomes large.
この発明は以上のような点に鑑みてなされたもので、複
数のコレクタ領域近傍にこの領域から一定距離隔ててポ
リシリコン，金属シリサイドからなる低低抗導体層を配
設し、この低抵抗導体層により上記各コレクタに対応す
る各ベース領域と入力端子とを接続することにより、コ
レクタが複数個あっても、各コレクタ領域と入力端子と
の距離の差異による特性のばらつきを抑えることができ
る半導体集積回路装置を得ることを目的としている。 The present invention has been made in view of the above points, and a low-low resistance conductor layer made of polysilicon or metal silicide is provided in the vicinity of a plurality of collector regions at a fixed distance from the regions, and the low-resistance conductor is formed. By connecting each base region corresponding to each collector to the input terminal by a layer, even if there are a plurality of collectors, it is possible to suppress the characteristic variation due to the difference in the distance between each collector region and the input terminal. The purpose is to obtain an integrated circuit device.
第８図(a)〜(f)はこの発明の一実施例のIIL・ICの基本
構造をよく理解するためにその製造工程の主要段階にお
ける状態を示す断面図で，第９図に示すこの装置の平面
図のＹ−Ｙ断面図で，第１図(a)〜(e)と同等部分は同一
符号で示す。この実施例においても、従来例における第
１図(a)および(b)までの工程は全く同様に処理する。そ
の後、ベース取出し層となるべきｐ＋形層(9)の上の酸
化膜（103）に窓をあけたのちに、全上面にポリシリコ
ン膜（601）をデポジシヨンしてホウ素イオンを注入し
てアニール処理する。このときｐ−形層(6a)，ｐ＋形層
（9a）が形成される〔第８図(a)〕。次に、ポリシリコ
ン膜（601）にパターニングを施してｐ＋形層（9a）の
上からこれに隣接する分離酸化膜（102）の上にわたる
部分のみを残し、このときに除去される酸化膜（103）
の代りに、上述の残されたポリシリコン膜（601）の上
を含めて薄い酸化膜（105）を形成し、更にその上に全
上面にわたつて窒化膜（202）を形成する〔第８図
(b)〕。ｐ＋形層（9a）の上およびｐ−形層（6a）の上
の窒化膜（202）および酸化膜（105）に窓明けを行つた
後に、ｐ−形層（6a）の上の窓明け部を残して、他の窓
明け部を覆うようにレジスト膜（302）でマスクしヒ素
イオンを注入してコレクタ層なるべきｎ＋形層(10)をｐ
−形層（6a）の表面部の一部に形成する〔第８図
(c)〕。次に、レジスト膜（302）を除去して、アニール
を施してnpnトランジスタのｎ＋形コレクタ層（10a）を
完成するとともに、ｐ−形層（6b）およびｐ＋形層（9
a）を完成する。その後に全上面にＰｔ，Ｐｄ，Ｗ，Ｍ
ｏなどのシリサイド形成金属膜（500）を形成しシンタ
リングを行い金属シリサイド膜（501）をシリコンおよ
びポリシリコン表面にのみ形成する〔第８図(d)〕。次
に、例えば王水によつて金属膜（500）のみを除去し、
その上にパツシベーシヨン膜（401）（例えばリンガラ
ス膜）をデポジシヨンした後、所要のレジストマスク
（303）を用いて各電極形成用の窓明けを行う。このと
きエツチング液には窒化膜を侵さないものを用いるとと
もに、窒化膜（202）のコンタクト孔より大きい窓明け
を行い、コンタクト孔は窒化膜（202）で構成する〔第
８図(e)〕。その後にレジストマスク（303）を除去し
て、Al，Auなどの低抵抗金属でアウトプツト電極(13)を
接続配線して、この実施例は完成する〔第３図(f)〕。8 (a) to 8 (f) are cross-sectional views showing the states in the main steps of the manufacturing process for better understanding of the basic structure of the IIL / IC according to the embodiment of the present invention. In the Y-Y sectional view of the plan view of the device, the same parts as those in FIGS. Also in this embodiment, the processes up to FIGS. 1 (a) and 1 (b) in the conventional example are processed in exactly the same manner. Then, after forming a window in the oxide film (103) on the p + -type layer (9) to be the base extraction layer, a polysilicon film (601) is deposited on the entire upper surface and boron ions are implanted. Anneal process. At this time, the p − type layer (6a) and the p + type layer (9a) are formed [FIG. 8 (a)]. Next, the polysilicon film (601) is patterned to leave only a portion extending from above the p + -type layer (9a) to above the isolation oxide film (102) adjacent thereto, and the oxide film removed at this time. (103)
Instead of the above, a thin oxide film (105) is formed including on the remaining polysilicon film (601), and a nitride film (202) is further formed on the thin oxide film (105) [eighth Figure
(b)]. After opening a window on the nitride film (202) and the oxide film (105) on the p + -type layer (9a) and on the p − -type layer (6a), a window on the p − -type layer (6a). The n + -type layer (10) to be the collector layer is p-typed by masking it with a resist film (302) so as to cover other window openings while leaving the open areas.
- formed in a portion of the surface of the form layer (6a) Eighth FIG
(c)]. Next, the resist film (302) is removed and annealing is performed to complete the n + -type collector layer (10a) of the npn transistor, and the p − -type layer (6b) and the p + -type layer (9).
Complete a). After that, P t , P d , W, M
A silicide forming metal film (500) such as o is formed and sintering is performed to form a metal silicide film (501) only on the surfaces of silicon and polysilicon [FIG. 8 (d)]. Next, remove only the metal film (500) with aqua regia,
After depositing a passivation film (401) (for example, a phosphorus glass film) thereon, a required resist mask (303) is used to open a window for forming each electrode. At this time, an etching liquid that does not attack the nitride film is used, and a window larger than the contact hole of the nitride film (202) is opened, and the contact hole is made of the nitride film (202) [Fig. 8 (e)]. . And thereafter removing the resist mask (303), Al, and connect wiring Autoputsuto electrode (13) with a low resistance metal such as A u, this embodiment is completed [FIG. 3 (f)].
第10図に第９図の平面図のＵ−Ｕ断面図を，又第12図に
第９図のＲ−Ｒ断面図を示す。FIG. 10 shows a U-U sectional view of the plan view of FIG. 9, and FIG. 12 shows a RR sectional view of FIG.
信号入力は配線12から入力され、これが２層配線501／6
01に伝達される。（第９図，第10図），一方インジェク
タ入力は配線11から第２トランジスタのエミッタ7bに入
力され、コレクタ8bから出力され、この出力が２層配線
501／601により（第12図）第１のトランジスタの各コレ
クタに対応するベース取出端子9bを介してベース層6bに
入力される。（第９図，第８図） 第１トランジスタの各出力はコレクタ10a ，11a ，12a
から配線13，14，15に取出される（第９図） さて、この構成では、配線12の信号入力位置から第１ト
ランジスタの各コレクタに対応する入力位置6bまでの距
離ＤC-B が短くできる。即ち、従来例の平面図第２図で
は、信号入力は配線12下の8bから第１トランジスタのベ
ース6b中を右から左に伝達されるので，8bと10a ，8bと
11a ，間の距離に対応してＤC-B が順次大きくなるとい
う問題があった。The signal input is input from wiring 12, which is the two-layer wiring 501/6.
It is transmitted to 01. (Figs. 9 and 10), on the other hand, the injector input is input from the wiring 11 to the emitter 7b of the second transistor and output from the collector 8b, and this output is the two-layer wiring.
501/601 (FIG. 12) inputs to the base layer 6b through the base lead terminals 9b corresponding to the collectors of the first transistor. (Figs. 9 and 8) The outputs of the first transistor are collectors 10a, 11a, 12a.
Are taken to the wiring 13, 14 and 15 from (Figure 9) Now, in this configuration, the distance D CB from the signal input position of the wiring 12 to the input position 6b corresponding to the collector of the first transistor can be shortened. That is, in FIG. 2 of the plan view of the conventional example, since the signal input is transmitted from 8b under the wiring 12 through the base 6b of the first transistor from right to left, 8b, 10a, and 8b are transmitted.
11a, there was a problem that D CB would gradually increase according to the distance between them.
これに対し、この実施例では、配線12の信号入力位置か
ら第１トランジスタの各コレクタに対応するベース取出
層9bまで低抵抗導電層の２層配線501／601により結ばれ
る構成としたので各コレクタ10a ，11a ，12a に対応す
るベース6bに同時信号が供給できるという顕著な効果を
奏するものである。On the other hand, in this embodiment, since the signal input position of the wiring 12 and the base extraction layer 9b corresponding to each collector of the first transistor are connected by the two-layer wiring 501/601 of the low resistance conductive layer, This has the remarkable effect that a simultaneous signal can be supplied to the base 6b corresponding to 10a, 11a and 12a.
第９図はこの発明の一実施例による３出力と２本ゲート
間配線とを有するＩＩＬゲートを示す平面図である。第
10図は第９図のＸ−Ｘ断面図である。図から判るよう
に、第１のｎｐｎトランジスタの各コレクタのそばに
は、該コレクタから一定距離隔てて金属シリサイド膜(5
01)で低抵抗化されたオリシリコン膜(601)が配設されて
おり、該ポリシリコン膜(601)により、上記ｎｐｎトラ
ンジスタの各コレクタに対応する各ベース領域と、電流
源であるｐｎｐトランジスタのコレクタとが接続されて
いる。FIG. 9 is a plan view showing an IIL gate having three outputs and two inter-gate wirings according to an embodiment of the present invention. First
FIG. 10 is a sectional view taken along line XX of FIG. As can be seen from the figure, beside each collector of the first npn transistor, a metal silicide film (5
A low resistance silicon film (601) is provided in (01), and the polysilicon film (601) allows the base regions corresponding to the collectors of the npn transistor and the pnp transistor as a current source. Is connected with the collector.
このような構成の装置ではｎｐｎトランジスタの各コレ
クタとｐｎｐトランジスタのコレクタ（入力端子）との
間の距離は電気的には実質的に等しくなり、第２表に示
すように特性も同一となる。更に、上記各コレクタに対
応するベースの電極配線が非活性領域上のポリシリコン
膜(601)とその上の金属シリサイド膜(501)とによって構
成されているので、従来構造では必須であつたゲート間
配線(21)，(22)の直下のベース拡散層（6b），（9b）が
不用となり、ベース面積ＳＢ自体が小さくなり、コレク
タ面積ＳＣとの比SC/SBが大きく、従つて電流増幅率β
ｕも大きくなる。In the device having such a configuration, the distances between the collectors of the npn transistors and the collectors (input terminals) of the pnp transistors are substantially the same electrically, and the characteristics are the same as shown in Table 2. Further, since the base electrode wiring corresponding to each of the collectors is composed of the polysilicon film (601) on the inactive region and the metal silicide film (501) on the polysilicon film (gate), which is essential in the conventional structure. The base diffusion layers (6b) and (9b) immediately below the inter-wirings (21) and (22) are unnecessary, the base area S B itself is small, and the ratio S C / S B to the collector area S C is large, Therefore, the current amplification factor β
u also becomes large.
なお、上記実施例では選択酸化を使用したゲート分離方
式について述べたが、その他の通常のゲート分離方式や
高不純物濃度領域によるカラー分離方式についてもこの
発明は適用でき、また、ベース層をグラフト構造の場合
について説明したが、埋込みベース構造についてもこの
発明は適用できる。 Although the gate separation method using selective oxidation is described in the above-mentioned embodiments, the present invention can be applied to other general gate separation methods and color separation methods using a high impurity concentration region, and the base layer has a graft structure. Although the case has been described, the present invention can be applied to an embedded base structure.
以上、詳述したように、この発明では複数のコレクタ領
域近傍にこの領域から一定距離隔ててポリシリコン，金
属シリサイドからなる低抵抗導体層を配設し、この低抵
抗導体層により上記各コレクタに対応する各ベース領域
と入力端子とを接続したので、ｎｐｎトランジスタの各
コレクタの位置とそのベース端子（入力端子）との間の
距離に差異があっても、これに起因する特性のばらつき
を抑えることができる半導体集積回路装置を得ることが
できる。As described above in detail, according to the present invention, a low resistance conductor layer made of polysilicon or metal silicide is disposed in the vicinity of a plurality of collector regions at a certain distance from the collector region, and the low resistance conductor layers are provided to the collectors. Since the corresponding base regions and the input terminals are connected to each other, even if there is a difference in the distance between the position of each collector of the npn transistor and its base terminal (input terminal), variations in characteristics due to this are suppressed. It is possible to obtain a semiconductor integrated circuit device that can be manufactured.
第１図(a)〜(e)は従来のIIL−ICの製造主要工程におけ
る状態を示す断面図、第２図はこの従来のIIL−ICの平
面図、第３図および第４図は３つのコレクタC1,C2,C3を
有する従来のIILゲートのコレクタ電流Icと電流増幅率
βｕとの関係および消費電力Pdとゲート伝播遅延時間t
pdとの関係をそれぞれ示す図、第５図は電流増幅率βｕ
と最小遅延時間tpdminとの関係を示す図、第６図はコレ
クタとベース電極との距離DC-Bと最小遅延時間tpdとの
関係を示す図、第７図はコレクタ・ベース面積比SC/SB
と電流増幅率βｕとの関係を示す図、第８図(a)〜(f)は
この発明の一実施例を製造する主要段階における状態を
示す断面図、第９図はこの実施例の平面図である。第10
図は、平面図第９図のＵ−Ｕ断面図である。第11図は、
平面図第２図のＭ−Ｍ断面図である。第12図は、平面図
第９図のＲ−Ｒ断面図である。 図において、(6b)はベース層、(8b)，(9b)はベース取出
し層、(10a)はコレクタ層、(11)はインジエクタ端子、
(12)はベース端子（電極配線）、(13)，(14)，(15)はコ
レクタ端子（電極配線）、(21)，(22)は論理ゲート回路
装置相互間配線、(501)は金属シリサイト膜、(601)はポ
リシリコン膜である。 なお、図中同一符号は同一または相当部分を示す。1 (a) to 1 (e) are cross-sectional views showing a state in a main manufacturing process of a conventional IIL-IC, FIG. 2 is a plan view of the conventional IIL-IC, and FIGS. Relationship between collector current Ic and current amplification factor β u and power consumption Pd and gate propagation delay time t of a conventional IIL gate having two collectors C 1 , C 2 and C 3.
FIG. 5 shows the relationship with pd, and FIG. 5 shows the current amplification factor β u.
Shows a minimum delay time relationship between t Pdmin and, Figure 6 shows the relationship between the distance D CB and the minimum delay time t pd of the collector and base electrodes figure 7 Figure collector-base area ratio S C / S B
Diagram showing the relationship between the current amplification factor beta u and, Figure 8 (a) ~ (f) is a sectional view showing a state in main steps of manufacturing an embodiment of the present invention, FIG. 9 is in this embodiment It is a top view. 10th
The figure is a cross-sectional view taken along the line U-U of FIG. Figure 11 shows
FIG. 3 is a sectional view taken along the line MM in FIG. FIG. 12 is a sectional view taken along line RR of FIG. 9 in plan view. In the figure, (6b) is a base layer, (8b) and (9b) are base extraction layers, (10a) is a collector layer, (11) is an injector terminal,
(12) is a base terminal (electrode wiring), (13), (14) and (15) are collector terminals (electrode wiring), (21) and (22) are wirings between logic gate circuit devices, and (501) is The metal silicite film, (601) is a polysilicon film. The same reference numerals in the drawings indicate the same or corresponding parts.
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 21/88 Ｑ (56)参考文献 特開 昭54−66784（ＪＰ，Ａ) 特開 昭53−146576（ＪＰ，Ａ) 特開 昭53−53254（ＪＰ，Ａ) 特開 昭53−53271（ＪＰ，Ａ) 特開 昭54−155778（ＪＰ，Ａ) 特開 昭52−61476（ＪＰ，Ａ)Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI technical display location 7514-4M H01L 21/88 Q (56) References JP-A-54-66784 (JP, A) JP-A-53 -146576 (JP, A) JP-A-53-53254 (JP, A) JP-A-53-53271 (JP, A) JP-A-54-155778 (JP, A) JP-A-52-61476 (JP-A) )
Claims (1)
２導電型の高不純物濃度拡散層と、この層上に形成され
た第２導電型の低不純物濃度拡散層によるエミッタと、
前記エミッタ上に形成されたベースと、前記ベース上に
形成された複数個のコレクタとで構成される第１のトラ
ンジスタと、前記第２導電型の低不純物濃度拡散層をベ
ースとし、この上にエミッタ、コレクタが形成された第
２のトランジスタとを有し、前記第１のトランジスタの
ベースを入力とし、前記第１のトランジスタのコレクタ
を出力とし、前記第２のトランジスタのコレクタが前記
第１のトランジスタのベースに接続され、前記第２のト
ランジスタのエミッタをインジェクタ端子とするゲート
回路において、 前記第１のトランジスタの複数個のコレクタのそれぞれ
の位置から等距離の所に形成された前記第１のトランジ
スタのベースの取出し領域の上に、低抵抗導電層を形成
し第２トランジスタのコレクタと接続することを特徴と
する半導体集積回路装置。1. A second conductivity type high impurity concentration diffusion layer formed on a first conductivity type semiconductor substrate, and an emitter formed of a second conductivity type low impurity concentration diffusion layer formed on this layer.
A first transistor including a base formed on the emitter and a plurality of collectors formed on the base, and a low impurity concentration diffusion layer of the second conductivity type as a base, on which a first transistor is formed. A second transistor in which an emitter and a collector are formed, the base of the first transistor is an input, the collector of the first transistor is an output, and the collector of the second transistor is the first transistor. A gate circuit connected to the base of a transistor and having an emitter terminal of the emitter of the second transistor, wherein the first circuit is formed at an equal distance from the respective positions of the plurality of collectors of the first transistor. A low resistance conductive layer is formed on the extraction region of the base of the transistor and connected to the collector of the second transistor. Semiconductor integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140403A JPH0628299B2 (en) | 1982-08-09 | 1982-08-09 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140403A JPH0628299B2 (en) | 1982-08-09 | 1982-08-09 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5928371A JPS5928371A (en) | 1984-02-15 |
| JPH0628299B2 true JPH0628299B2 (en) | 1994-04-13 |
Family
ID=15267953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140403A Expired - Lifetime JPH0628299B2 (en) | 1982-08-09 | 1982-08-09 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628299B2 (en) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5261476A (en) * | 1975-11-17 | 1977-05-20 | Mitsubishi Electric Corp | Production of semiconductor device |
| JPS5353254A (en) * | 1976-10-26 | 1978-05-15 | Toshiba Corp | Semiconductor device |
| JPS5353271A (en) * | 1976-10-26 | 1978-05-15 | Toshiba Corp | Manufacture for semiconductor device |
| JPS53146576A (en) * | 1977-05-26 | 1978-12-20 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5466784A (en) * | 1977-11-08 | 1979-05-29 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS54155778A (en) * | 1978-05-30 | 1979-12-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its manufacture |
-
1982
- 1982-08-09 JP JP57140403A patent/JPH0628299B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5928371A (en) | 1984-02-15 |
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