JPH06276052A - 半導体信号減衰回路 - Google Patents
半導体信号減衰回路Info
- Publication number
- JPH06276052A JPH06276052A JP6401293A JP6401293A JPH06276052A JP H06276052 A JPH06276052 A JP H06276052A JP 6401293 A JP6401293 A JP 6401293A JP 6401293 A JP6401293 A JP 6401293A JP H06276052 A JPH06276052 A JP H06276052A
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- Japan
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- circuit
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Abstract
(57)【要約】
【目的】 信号に歪みを生じさせることなく所定レベル
より大きな信号を該レベルに減衰させる小型化が可能な
半導体信号減衰回路を提供することを目的とする。 【構成】 ドレインＤ又はソースＳの一方へ入力信号を
入力するＦＥＴ１と、前記入力信号をカソード３ａ側か
ら入力するダイオード３と、該ダイオード３から出力さ
れた信号電圧を直流電圧ＶGに変換する平滑回路２とを
備えて、該平滑回路２から出力された直流電圧信号を前
記ＦＥＴ１のゲートＧへ入力することにより、ＦＥＴ１
のドレインＤとソースＳ間の抵抗を制御して、この信号
減衰回路に接続する回路の受信能力レベル以上の入力信
号のレベルがこの受信能力レベルまで減衰する構成にす
る。
より大きな信号を該レベルに減衰させる小型化が可能な
半導体信号減衰回路を提供することを目的とする。 【構成】 ドレインＤ又はソースＳの一方へ入力信号を
入力するＦＥＴ１と、前記入力信号をカソード３ａ側か
ら入力するダイオード３と、該ダイオード３から出力さ
れた信号電圧を直流電圧ＶGに変換する平滑回路２とを
備えて、該平滑回路２から出力された直流電圧信号を前
記ＦＥＴ１のゲートＧへ入力することにより、ＦＥＴ１
のドレインＤとソースＳ間の抵抗を制御して、この信号
減衰回路に接続する回路の受信能力レベル以上の入力信
号のレベルがこの受信能力レベルまで減衰する構成にす
る。
Description
【０００１】
【産業上の利用分野】本発明は所定レベルより大きな入
力信号を該レベルにまで減衰させる半導体信号減衰回路
に関し、例えばデジタルセルラー電話機において信号処
理回路の受信能力レベル以上の電力の高周波信号を受信
した場合に、この受信能力レベルまでこの高周波信号の
電力レベルを減衰させる半導体信号減衰回路に関する。
力信号を該レベルにまで減衰させる半導体信号減衰回路
に関し、例えばデジタルセルラー電話機において信号処
理回路の受信能力レベル以上の電力の高周波信号を受信
した場合に、この受信能力レベルまでこの高周波信号の
電力レベルを減衰させる半導体信号減衰回路に関する。
【０００２】
【従来の技術】例えば、デジタルセルラー電話機におい
ては、通信のための高周波信号をアンテナで受信し増幅
した後、中間周波数に周波数変換し、その後に音声信号
に変換処理している。しかしながら、受信能力以上の大
きな信号レベルの高周波信号を受信した場合は、受信し
た信号が歪むので、変換された音声信号にも歪みが生じ
て聞き取りにくい状態が生じるといった問題があった。
また、この大きな信号レベルの高周波信号により信号処
理回路の回路素子が破壊される虞れもある。
ては、通信のための高周波信号をアンテナで受信し増幅
した後、中間周波数に周波数変換し、その後に音声信号
に変換処理している。しかしながら、受信能力以上の大
きな信号レベルの高周波信号を受信した場合は、受信し
た信号が歪むので、変換された音声信号にも歪みが生じ
て聞き取りにくい状態が生じるといった問題があった。
また、この大きな信号レベルの高周波信号により信号処
理回路の回路素子が破壊される虞れもある。
【０００３】上述の問題点に対して、従来は信号処理回
路を保護するため信号処理回路の前に、ダイオードの整
流特性を用いて信号を設定レベルでカットするリミッタ
回路や、レベルの大きな信号を検出するとアッテネータ
（減衰器）を有した別の受信経路にスイッチによって切
り替える装置を設けていた。このアッテネータを用いた
装置は例えば特開平3-248634(H04B 7/26)公報に示され
ている。
路を保護するため信号処理回路の前に、ダイオードの整
流特性を用いて信号を設定レベルでカットするリミッタ
回路や、レベルの大きな信号を検出するとアッテネータ
（減衰器）を有した別の受信経路にスイッチによって切
り替える装置を設けていた。このアッテネータを用いた
装置は例えば特開平3-248634(H04B 7/26)公報に示され
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、リミッ
タ回路を通った後の信号はまだ歪みが生じたまま前記信
号処理回路に入力されるといった問題があった。
タ回路を通った後の信号はまだ歪みが生じたまま前記信
号処理回路に入力されるといった問題があった。
【０００５】また、上記公報に記載されているようなア
ッテネータを有する受信経路に切り替える方法では信号
処理回路に入力される信号は歪まないが、複数の受信経
路、これら受信経路を切り替えるスイッチ、及びその制
御回路を設けなければならないので装置が大型化する。
この結果、小型化が強く求められているデジタルセルラ
ー電話機などにおいて上記回路を含めたＭＭＩＣ（モノ
リシックマイクロ波集積回路）化が困難であるという問
題があった。
ッテネータを有する受信経路に切り替える方法では信号
処理回路に入力される信号は歪まないが、複数の受信経
路、これら受信経路を切り替えるスイッチ、及びその制
御回路を設けなければならないので装置が大型化する。
この結果、小型化が強く求められているデジタルセルラ
ー電話機などにおいて上記回路を含めたＭＭＩＣ（モノ
リシックマイクロ波集積回路）化が困難であるという問
題があった。
【０００６】本発明は斯る問題点に鑑みて成されたもの
であり、信号に歪を生じさせることなく所定レベルより
大きな信号を該レベルに減衰させる小型化が可能な半導
体信号減衰回路を提供することを課題とする。
であり、信号に歪を生じさせることなく所定レベルより
大きな信号を該レベルに減衰させる小型化が可能な半導
体信号減衰回路を提供することを課題とする。
【０００７】
【課題を解決するための手段】本発明は、ドレイン又は
ソースの一方へ入力信号を入力する電界効果トランジス
タと、前記入力信号をカソード側から入力するダイオー
ドと、該ダイオードから出力された信号電圧を直流電圧
に変換する平滑回路とを備え、該平滑回路から出力され
た直流電圧信号を前記ＦＥＴのゲートへ入力することを
特徴とする。
ソースの一方へ入力信号を入力する電界効果トランジス
タと、前記入力信号をカソード側から入力するダイオー
ドと、該ダイオードから出力された信号電圧を直流電圧
に変換する平滑回路とを備え、該平滑回路から出力され
た直流電圧信号を前記ＦＥＴのゲートへ入力することを
特徴とする。
【０００８】
【作用】本発明の半導体信号減衰回路の構成によれば、
ダイオードのカソードに入力された信号のレベルがこの
ダイオードの立ち上がり順電圧（以下、順電圧とする）
以上になると、この順電圧と入力信号電圧との差分の電
圧が平滑回路にて直流化され、電界効果トランジスタの
ゲートに与えられる。このゲートにかかる電圧により前
記ＦＥＴのドレイン−ソース間の抵抗が変化し、このド
レイン−ソース間を通る入力信号はその信号レベルに対
応した減衰を受ける。従って、前記ダイオードの順電圧
を変更することにより、この信号減衰回路に接続する回
路に入力される信号のレベルを変えることができるの
で、この回路が破壊されない受信能力レベルにまで前記
入力信号のレベルを低下させることが可能となる。尚、
このレベルの低下は抵抗により行われるので信号の歪み
なしに前記回路を保護することができる。
ダイオードのカソードに入力された信号のレベルがこの
ダイオードの立ち上がり順電圧（以下、順電圧とする）
以上になると、この順電圧と入力信号電圧との差分の電
圧が平滑回路にて直流化され、電界効果トランジスタの
ゲートに与えられる。このゲートにかかる電圧により前
記ＦＥＴのドレイン−ソース間の抵抗が変化し、このド
レイン−ソース間を通る入力信号はその信号レベルに対
応した減衰を受ける。従って、前記ダイオードの順電圧
を変更することにより、この信号減衰回路に接続する回
路に入力される信号のレベルを変えることができるの
で、この回路が破壊されない受信能力レベルにまで前記
入力信号のレベルを低下させることが可能となる。尚、
このレベルの低下は抵抗により行われるので信号の歪み
なしに前記回路を保護することができる。
【０００９】また、斯る構成は電界効果トランジスタ、
ダイオード及び平滑回路よりなる簡易な構成であるので
ＭＭＩＣ化が容易となる。
ダイオード及び平滑回路よりなる簡易な構成であるので
ＭＭＩＣ化が容易となる。
【００１０】
【実施例】本発明の一実施例を図面を参照しつつ詳細に
説明する。図１は本実施例に係る半導体信号減衰回路の
構成を示す回路図である。
説明する。図１は本実施例に係る半導体信号減衰回路の
構成を示す回路図である。
【００１１】図１において、図示しないアンテナにより
受信された入力信号は入力端子ＴINに入力される。この
入力端子ＴINはディプレッション型電界効果トランジス
タ（Depletion Type Field Effect Transistor：以下、
ＦＥＴと略す）１のドレインＤに接続され、そのＦＥＴ
１のソースＳが出力端子ＴOUTを構成している。
受信された入力信号は入力端子ＴINに入力される。この
入力端子ＴINはディプレッション型電界効果トランジス
タ（Depletion Type Field Effect Transistor：以下、
ＦＥＴと略す）１のドレインＤに接続され、そのＦＥＴ
１のソースＳが出力端子ＴOUTを構成している。
【００１２】また、前記入力端子ＴINは、順電圧ＶFを
有するダイオード３のカソード３ａにも接続され、その
アノード３ｂは、インダクタＬの両端が夫々コンデンサ
Ｃ1、Ｃ2を介して接地されてなる平滑回路２に接続され
ている。この平滑回路２は、バイアス抵抗Ｒ1を介して
接地されると共に、ゲート抵抗Ｒ2を介して前記ＦＥＴ
１のゲートＧに接続されている。
有するダイオード３のカソード３ａにも接続され、その
アノード３ｂは、インダクタＬの両端が夫々コンデンサ
Ｃ1、Ｃ2を介して接地されてなる平滑回路２に接続され
ている。この平滑回路２は、バイアス抵抗Ｒ1を介して
接地されると共に、ゲート抵抗Ｒ2を介して前記ＦＥＴ
１のゲートＧに接続されている。
【００１３】即ち、本実施例の半導体信号減衰回路は、
ＦＥＴ１の他、カソード３ａを入力信号の入力側とする
ダイオード３と、このダイオード３から整流出力される
電圧を直流化して前記ＦＥＴ１のゲートＧに与える平滑
回路２とから構成される。
ＦＥＴ１の他、カソード３ａを入力信号の入力側とする
ダイオード３と、このダイオード３から整流出力される
電圧を直流化して前記ＦＥＴ１のゲートＧに与える平滑
回路２とから構成される。
【００１４】次に上述のように構成した半導体信号減衰
回路の動作を説明する。尚、図２（ａ）、（ｂ）は夫々
図１中のＡ点、Ｂ点における電圧波形を示す図である。
回路の動作を説明する。尚、図２（ａ）、（ｂ）は夫々
図１中のＡ点、Ｂ点における電圧波形を示す図である。
【００１５】まず最初に、入力端子ＴINに入力された入
力信号のレベルがダイオード３の順電圧ＶFを越えない
場合を説明する。この場合、信号はダイオード３を通ら
ないので、この入力信号はゲート電圧がかかっていない
状態のＦＥＴ１のドレインＤとソースＳ間を通って出力
端子ＴOUTへ出力される。
力信号のレベルがダイオード３の順電圧ＶFを越えない
場合を説明する。この場合、信号はダイオード３を通ら
ないので、この入力信号はゲート電圧がかかっていない
状態のＦＥＴ１のドレインＤとソースＳ間を通って出力
端子ＴOUTへ出力される。
【００１６】次に、入力端子ＴINに入力された入力信号
のレベルがダイオード３の順電圧Ｖ Fを越えた場合を以
下に説明する。
のレベルがダイオード３の順電圧Ｖ Fを越えた場合を以
下に説明する。
【００１７】この場合、入力信号はＦＥＴ１のドレイン
Ｄ側とダイオード３側へ伝送される。そのうちダイオー
ド３側へ伝送される入力信号は入力端子ＴINからダイオ
ード３のカソード３ａへ入力され、そのアノード３ｂか
ら整流出力される。ここで、入力信号のピーク電圧をＶ
INとすると、このダイオード３から出力される信号（図
１中Ａ点）の電圧の大きさ｜ＶG｜は、次式（１）で示
され、図２（ａ）に示す半波整流された正弦波状の負の
電圧波形となる。
Ｄ側とダイオード３側へ伝送される。そのうちダイオー
ド３側へ伝送される入力信号は入力端子ＴINからダイオ
ード３のカソード３ａへ入力され、そのアノード３ｂか
ら整流出力される。ここで、入力信号のピーク電圧をＶ
INとすると、このダイオード３から出力される信号（図
１中Ａ点）の電圧の大きさ｜ＶG｜は、次式（１）で示
され、図２（ａ）に示す半波整流された正弦波状の負の
電圧波形となる。
【００１８】 ｜ＶG｜＝｜ＶIN｜−｜ＶF｜ ・・・（１） アノード３ｂから出力された信号は平滑回路２に入力さ
れる。この平滑回路２から出力される信号（図１中Ｂ
点）は平滑回路２により直流化されて、図２（ｂ）に示
す直流電圧波形となる。この平滑回路２より出力された
信号はゲート抵抗Ｒ2を介してＦＥＴ１のゲートＧに入
力される。
れる。この平滑回路２から出力される信号（図１中Ｂ
点）は平滑回路２により直流化されて、図２（ｂ）に示
す直流電圧波形となる。この平滑回路２より出力された
信号はゲート抵抗Ｒ2を介してＦＥＴ１のゲートＧに入
力される。
【００１９】従って、このゲートＧに入力された信号の
電圧ＶGによりＦＥＴ１のドレインＤとソースＳ間の抵
抗が制御されるので、前記ＦＥＴ１側へ伝送される入力
信号は入力端子ＴINからドレインＤへ入力されて前記ド
レインＤとソースＳ間の抵抗により信号レベルの減衰を
受けた後、ソースＳから出力される。
電圧ＶGによりＦＥＴ１のドレインＤとソースＳ間の抵
抗が制御されるので、前記ＦＥＴ１側へ伝送される入力
信号は入力端子ＴINからドレインＤへ入力されて前記ド
レインＤとソースＳ間の抵抗により信号レベルの減衰を
受けた後、ソースＳから出力される。
【００２０】このように、ドレインＤから入力されるダ
イオード３の順電圧ＶFより高いレベルの入力信号は、
順電圧ＶFと入力信号のピーク電圧ＶINとの差分の直流
電圧ＶGに対応したレベルの減衰を受け、ソースＳから
出力端子ＴOUTへ出力される。
イオード３の順電圧ＶFより高いレベルの入力信号は、
順電圧ＶFと入力信号のピーク電圧ＶINとの差分の直流
電圧ＶGに対応したレベルの減衰を受け、ソースＳから
出力端子ＴOUTへ出力される。
【００２１】ここで、ダイオード３は半導体上に金属膜
を形成して構成できるので、この半導体のキャリア濃度
又は金属の種類を変えることにより、順電圧を変更する
ことができる。例えば、ｎ型ＧａＡ半導体（キャリア濃
度：１×１０18ｃｍ-3程度）上にＡｌ膜を形成したダイ
オードの順電圧は約０．３Ｖとなる。
を形成して構成できるので、この半導体のキャリア濃度
又は金属の種類を変えることにより、順電圧を変更する
ことができる。例えば、ｎ型ＧａＡ半導体（キャリア濃
度：１×１０18ｃｍ-3程度）上にＡｌ膜を形成したダイ
オードの順電圧は約０．３Ｖとなる。
【００２２】この結果、ダイオード３の順電圧ＶFを適
宜変更することにより、出力端子ＴO UTに接続する回路
に入力される信号のレベルを所望の値に変更することが
できるので、該回路が破壊されず且つ入力信号に歪みを
生じさせない受信能力レベルにまで入力信号のレベルを
低下させることが可能となる。
宜変更することにより、出力端子ＴO UTに接続する回路
に入力される信号のレベルを所望の値に変更することが
できるので、該回路が破壊されず且つ入力信号に歪みを
生じさせない受信能力レベルにまで入力信号のレベルを
低下させることが可能となる。
【００２３】例えば、受信した高周波信号（入力信号）
の周波数を１．９ＧＨZ程度、本実施例の半導体信号減
衰回路の出力端子ＴOUTに接続する回路の受信能力レベ
ルを０ｄＢｍ（ピーク電圧±０．３Ｖ）に設定する場
合、斯る半導体信号減衰回路を構成する各素子の設定値
の一例は表１のようになる。
の周波数を１．９ＧＨZ程度、本実施例の半導体信号減
衰回路の出力端子ＴOUTに接続する回路の受信能力レベ
ルを０ｄＢｍ（ピーク電圧±０．３Ｖ）に設定する場
合、斯る半導体信号減衰回路を構成する各素子の設定値
の一例は表１のようになる。
【００２４】
【表１】
【００２５】また、ＦＥＴ１にはドレインＤ−ソースＳ
間抵抗のゲートＧにかかる電圧依存性が図３に示す特性
のＦＥＴを用いる。
間抵抗のゲートＧにかかる電圧依存性が図３に示す特性
のＦＥＴを用いる。
【００２６】この場合、１０ｄＢｍの高周波信号を受信
したときの入力端子ＴINのピーク電圧は±０．５Ｖであ
るが、ダイオード３は入力端子ＴINにカソード３ａ側に
て接続されているので、ダイオード３のアノード３ｂか
ら出力される信号の電圧は負電圧だけである。従って、
平滑回路２に入力される信号の電圧は、ピーク電圧Ｖ IN
の電圧−０．５Ｖとダイオード３の順電圧ＶF−０．３
Ｖとの差分の電圧−０．２Ｖとなって、ＦＥＴ１のゲー
トＧにかかる直流電圧ＶGは−０．２Ｖとなる。この結
果、図３から判るようにＦＥＴ１のドレインＤとソース
Ｓ間の抵抗は約２００Ωとなり、ドレインＤから入力さ
れる高周波信号はこの抵抗によって減衰を受け、ソース
Ｓから出力される信号は出力端子ＴOUTに接続する回路
の入力上限レベルである０ｄＢｍとなる。
したときの入力端子ＴINのピーク電圧は±０．５Ｖであ
るが、ダイオード３は入力端子ＴINにカソード３ａ側に
て接続されているので、ダイオード３のアノード３ｂか
ら出力される信号の電圧は負電圧だけである。従って、
平滑回路２に入力される信号の電圧は、ピーク電圧Ｖ IN
の電圧−０．５Ｖとダイオード３の順電圧ＶF−０．３
Ｖとの差分の電圧−０．２Ｖとなって、ＦＥＴ１のゲー
トＧにかかる直流電圧ＶGは−０．２Ｖとなる。この結
果、図３から判るようにＦＥＴ１のドレインＤとソース
Ｓ間の抵抗は約２００Ωとなり、ドレインＤから入力さ
れる高周波信号はこの抵抗によって減衰を受け、ソース
Ｓから出力される信号は出力端子ＴOUTに接続する回路
の入力上限レベルである０ｄＢｍとなる。
【００２７】従って、出力端子ＴOUTに接続された回路
はその入力上限レベルより高いレベルの高周波信号が入
力端子ＴINより入力されても保護されると共に、ＦＥＴ
１のドレインＤとソースＳ間の抵抗により信号レベルを
減衰させるので、入力された信号波形は歪むことなく後
段の回路に出力される。
はその入力上限レベルより高いレベルの高周波信号が入
力端子ＴINより入力されても保護されると共に、ＦＥＴ
１のドレインＤとソースＳ間の抵抗により信号レベルを
減衰させるので、入力された信号波形は歪むことなく後
段の回路に出力される。
【００２８】尚、上述の実施例ではＦＥＴ１のドレイン
Ｄに入力信号を入力する構成としたが、図１におけるド
レインＤとソースＳを逆にした構成としてもソースＳと
ドレインＤ間の抵抗による高周波信号レベルの減衰の効
果は上述した実施例と同様に得られる。
Ｄに入力信号を入力する構成としたが、図１におけるド
レインＤとソースＳを逆にした構成としてもソースＳと
ドレインＤ間の抵抗による高周波信号レベルの減衰の効
果は上述した実施例と同様に得られる。
【００２９】更に、本発明の半導体信号減衰回路は該信
号減衰回路に接続する後段の回路との間に適宜インピー
ダンス整合回路を設けることによって、より高い周波数
の信号を受信する装置にも用いることができる。
号減衰回路に接続する後段の回路との間に適宜インピー
ダンス整合回路を設けることによって、より高い周波数
の信号を受信する装置にも用いることができる。
【００３０】
【発明の効果】本発明の半導体信号減衰回路によれば、
ダイオードの順電圧とこの順電圧より高い入力信号電圧
との差分の電圧を直流化した電圧をＦＥＴのゲートに入
力することによって、この差分の電圧に対応してＦＥＴ
のドレインとソース間の抵抗を制御して入力信号レベル
を減衰させているので、入力信号の歪みなく、この信号
減衰回路に接続する回路を保護することができる。ま
た、ＦＥＴ、ダイオード、及び平滑回路の極めて少ない
部品数で構成されているので小型化でき、ＭＭＩＣ内に
他の回路とともに容易に組み込むことができる。この結
果、例えばデジタルセルラー電話機等に組み込んで、受
信性能を向上させることが可能となる。
ダイオードの順電圧とこの順電圧より高い入力信号電圧
との差分の電圧を直流化した電圧をＦＥＴのゲートに入
力することによって、この差分の電圧に対応してＦＥＴ
のドレインとソース間の抵抗を制御して入力信号レベル
を減衰させているので、入力信号の歪みなく、この信号
減衰回路に接続する回路を保護することができる。ま
た、ＦＥＴ、ダイオード、及び平滑回路の極めて少ない
部品数で構成されているので小型化でき、ＭＭＩＣ内に
他の回路とともに容易に組み込むことができる。この結
果、例えばデジタルセルラー電話機等に組み込んで、受
信性能を向上させることが可能となる。
【図１】本発明の一実施例に係る半導体信号減衰回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】上記実施例に係る図１のＡ点、Ｂ点における電
圧波形を示す図である。
圧波形を示す図である。
【図３】上記実施例に係るＦＥＴのドレイン−ソース間
抵抗のゲート電圧特性曲線図である。
抵抗のゲート電圧特性曲線図である。
１ ＦＥＴ ２ 平滑回路 ３ ダイオード ３ａカソード Ｄ ドレイン Ｇ ゲート Ｓ ソース
フロントページの続き (72)発明者 澤井 徹郎 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内
Claims (1)
- 【請求項１】 ドレイン又はソースの一方へ入力信号を
入力する電界効果トランジスタと、前記入力信号をカソ
ード側から入力するダイオードと、該ダイオードから出
力された信号電圧を直流電圧に変換する平滑回路とを備
え、該平滑回路から出力された直流電圧を前記ＦＥＴの
ゲートに印加することを特徴とする半導体信号減衰回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6401293A JPH06276052A (ja) | 1993-03-23 | 1993-03-23 | 半導体信号減衰回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6401293A JPH06276052A (ja) | 1993-03-23 | 1993-03-23 | 半導体信号減衰回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06276052A true JPH06276052A (ja) | 1994-09-30 |
Family
ID=13245844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6401293A Pending JPH06276052A (ja) | 1993-03-23 | 1993-03-23 | 半導体信号減衰回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06276052A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7345521B2 (en) * | 2002-05-17 | 2008-03-18 | Nec Corporation | High frequency switch circuit |
| JPWO2019211897A1 (ja) * | 2018-05-01 | 2020-08-06 | 三菱電機株式会社 | リミッタ回路 |
-
1993
- 1993-03-23 JP JP6401293A patent/JPH06276052A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7345521B2 (en) * | 2002-05-17 | 2008-03-18 | Nec Corporation | High frequency switch circuit |
| JPWO2019211897A1 (ja) * | 2018-05-01 | 2020-08-06 | 三菱電機株式会社 | リミッタ回路 |
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