JPH06275836A - Ｍｏｓ型制御パワー半導体素子 - Google Patents
Ｍｏｓ型制御パワー半導体素子Info
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- JPH06275836A JPH06275836A JP6021753A JP2175394A JPH06275836A JP H06275836 A JPH06275836 A JP H06275836A JP 6021753 A JP6021753 A JP 6021753A JP 2175394 A JP2175394 A JP 2175394A JP H06275836 A JPH06275836 A JP H06275836A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】
【目的】絶縁破壊から保護するためのパワー半導体素子
を得ること。 【構成】半導体素子（１）は少なくとも１つのＭＯＳ構
造を有する半導体基板（１０）を有し、一般にそのゲー
ト（７）は半導体基板（１０）から絶縁されて配置され
ている。この構造は静電荷によって引き起こされる絶縁
層の絶縁破壊によって壊され易い。本発明によれば、ゲ
ート電極（３）と主電極（２）間で制限電流が可能にな
り、電位差の増大が生じないようにゲート電極（３）と
主電極（２）間のこの絶縁層が半絶縁層（９）によって
置き換えられる。これにより半導体素子が破壊から保護
される。
を得ること。 【構成】半導体素子（１）は少なくとも１つのＭＯＳ構
造を有する半導体基板（１０）を有し、一般にそのゲー
ト（７）は半導体基板（１０）から絶縁されて配置され
ている。この構造は静電荷によって引き起こされる絶縁
層の絶縁破壊によって壊され易い。本発明によれば、ゲ
ート電極（３）と主電極（２）間で制限電流が可能にな
り、電位差の増大が生じないようにゲート電極（３）と
主電極（２）間のこの絶縁層が半絶縁層（９）によって
置き換えられる。これにより半導体素子が破壊から保護
される。
Description
【０００１】
【発明の利用分野】本発明は、パワーエレクトロニクス
の分野に関し、特に、請求項１のプリアンブルによるＭ
ＯＳ型制御パワー半導体素子に関する。
の分野に関し、特に、請求項１のプリアンブルによるＭ
ＯＳ型制御パワー半導体素子に関する。
【０００２】
【発明の背景】この種のパワー半導体素子は既にV.A.K.
Temple による論文（「ＭＯＳ型制御サイリスタ−パワ
ー装置の新しい種類」IEEE Trans. on Electron Device
s, Vol. ED-33, No. 10, October 1986 ）及びB.J. Bal
iga による論文（「ＭＯＳバイポーラパワー半導体技術
の発展」Proceedings of IEEE, Vol. 76, No. 4, April
1988 ）にＭＣＴ（MOS-Controlled thyristor: ＭＯＳ
型制御サイリスタ）として記載されている。ＭＯＳ型制
御パワー半導体素子は少なくとも１つのＭＯＳ構造を有
する半導体基板を有している。第１の主電極から第２の
主電極へ流れる電流は電圧をＭＯＳ構造のゲート電極へ
印加することによりオン、オフすることができる。この
ゲートは、所謂ゲート酸化物層により半導体基板から絶
縁されるように配列される。主電極のメラライゼーショ
ンに対する絶縁はゲートとメラライゼーション間の１つ
以上の絶縁層（例えば、シリコン酸化物）によってなさ
れる。制御ゲートのこの絶縁は、静電荷によって引き起
こされる絶縁酸化物の絶縁破壊によって、素子が壊され
る可能性がある、ことを帰結している。これは素子の製
造中だけでなく、それに続く試験および組み込み過程或
いは動作中においても生じる。この欠陥はいつも機能的
な特性の全体の損失を導く。
Temple による論文（「ＭＯＳ型制御サイリスタ−パワ
ー装置の新しい種類」IEEE Trans. on Electron Device
s, Vol. ED-33, No. 10, October 1986 ）及びB.J. Bal
iga による論文（「ＭＯＳバイポーラパワー半導体技術
の発展」Proceedings of IEEE, Vol. 76, No. 4, April
1988 ）にＭＣＴ（MOS-Controlled thyristor: ＭＯＳ
型制御サイリスタ）として記載されている。ＭＯＳ型制
御パワー半導体素子は少なくとも１つのＭＯＳ構造を有
する半導体基板を有している。第１の主電極から第２の
主電極へ流れる電流は電圧をＭＯＳ構造のゲート電極へ
印加することによりオン、オフすることができる。この
ゲートは、所謂ゲート酸化物層により半導体基板から絶
縁されるように配列される。主電極のメラライゼーショ
ンに対する絶縁はゲートとメラライゼーション間の１つ
以上の絶縁層（例えば、シリコン酸化物）によってなさ
れる。制御ゲートのこの絶縁は、静電荷によって引き起
こされる絶縁酸化物の絶縁破壊によって、素子が壊され
る可能性がある、ことを帰結している。これは素子の製
造中だけでなく、それに続く試験および組み込み過程或
いは動作中においても生じる。この欠陥はいつも機能的
な特性の全体の損失を導く。
【０００３】
【発明の概要】本発明の目的は、絶縁破壊によって破損
することのない新規なＭＯＳ型制御パワー半導体素子を
提供することである。始めに述べた型のＭＯＳ型制御パ
ワー半導体素子の場合、この目的は請求項１に記載の特
徴によって達成される。本発明の本質は、絶縁破壊によ
る破損に対して半導体素子を保護する手段を提供するこ
とであり、その手段は主電極のメタライゼーションとゲ
ート層間に直接配置される。好ましい典型的な実施例に
おいて、これらの手段は半絶縁層（Semi-insulating la
yer)を有している。この半絶縁層は好ましくはバリスタ
型の電流／電圧特性を有している。更に、典型的な実施
例は他の請求項に記載されている。本発明による構造の
利点は、半導体素子が絶縁破壊による破損に対しての保
護手段を集積化していることである。保護のための手段
が同時にゲート電極と主電極の絶縁をしているので、付
加的なプロセスステップあるいはマスクを必要としな
い。
することのない新規なＭＯＳ型制御パワー半導体素子を
提供することである。始めに述べた型のＭＯＳ型制御パ
ワー半導体素子の場合、この目的は請求項１に記載の特
徴によって達成される。本発明の本質は、絶縁破壊によ
る破損に対して半導体素子を保護する手段を提供するこ
とであり、その手段は主電極のメタライゼーションとゲ
ート層間に直接配置される。好ましい典型的な実施例に
おいて、これらの手段は半絶縁層（Semi-insulating la
yer)を有している。この半絶縁層は好ましくはバリスタ
型の電流／電圧特性を有している。更に、典型的な実施
例は他の請求項に記載されている。本発明による構造の
利点は、半導体素子が絶縁破壊による破損に対しての保
護手段を集積化していることである。保護のための手段
が同時にゲート電極と主電極の絶縁をしているので、付
加的なプロセスステップあるいはマスクを必要としな
い。
【０００４】
【実施例】図面を参照する場合、図面をとおして同一あ
るいは対応している部分には同じ参照番号が付してあ
る。図１は、本発明によつＭＯＳ型制御半導体素子の断
面を示している。このような半導体素子は複数の凹所の
あるＭＯＳ構造（４）を有する半導体基板（１０）を有
している。ゲート電極（３）は半導体基板（１０）上に
設けられている。２つの電極間を流れる電流は、ゲート
電極に電圧を印加することによりスイッチオン、オフす
ることができる。主電極のうち、１つは半導体基板の図
示された表面上に位置し、他は反対側の面（図示されな
い）に位置する。ＭＯＳ構造（４）は半導体基板に拡散
されているウエル（５）とこのウエルのまわりにあるチ
ャネル領域（６）を有している。ウエル（５）と半導体
基板（１０）は一般に同じ導電型（コンダクタンス型）
であり、一方チャネル領域は反対の導電型である。ゲー
ト電極（３）は関連するチャネル領域（６）上の１つの
ウエル（５）から、２つのＭＯＳ構造間に位置する半導
体基板（１０）および隣接ウエル（５）の隣接チャネル
上を延びる導電層（７）を介して形成されている。ゲー
ト層（７）、半導体基板（１０）および主電極（２）間
の絶縁はゲート層（７）のまわりの層（９）によって形
成されている。ゲート層（７）は、ゲート層（７）と半
導体基板（１０）間に直接配置されたゲート酸化物（１
２）によって、半導体基板（１０）から絶縁されてい
る。主電極（２）は絶縁層（９）を覆い、ウエル（５）
の半導体基板の領域内の半導体基板、ゲート層（７）に
よって覆われていないコンタクトホールに接触している
金属層（８）として構成される。
るいは対応している部分には同じ参照番号が付してあ
る。図１は、本発明によつＭＯＳ型制御半導体素子の断
面を示している。このような半導体素子は複数の凹所の
あるＭＯＳ構造（４）を有する半導体基板（１０）を有
している。ゲート電極（３）は半導体基板（１０）上に
設けられている。２つの電極間を流れる電流は、ゲート
電極に電圧を印加することによりスイッチオン、オフす
ることができる。主電極のうち、１つは半導体基板の図
示された表面上に位置し、他は反対側の面（図示されな
い）に位置する。ＭＯＳ構造（４）は半導体基板に拡散
されているウエル（５）とこのウエルのまわりにあるチ
ャネル領域（６）を有している。ウエル（５）と半導体
基板（１０）は一般に同じ導電型（コンダクタンス型）
であり、一方チャネル領域は反対の導電型である。ゲー
ト電極（３）は関連するチャネル領域（６）上の１つの
ウエル（５）から、２つのＭＯＳ構造間に位置する半導
体基板（１０）および隣接ウエル（５）の隣接チャネル
上を延びる導電層（７）を介して形成されている。ゲー
ト層（７）、半導体基板（１０）および主電極（２）間
の絶縁はゲート層（７）のまわりの層（９）によって形
成されている。ゲート層（７）は、ゲート層（７）と半
導体基板（１０）間に直接配置されたゲート酸化物（１
２）によって、半導体基板（１０）から絶縁されてい
る。主電極（２）は絶縁層（９）を覆い、ウエル（５）
の半導体基板の領域内の半導体基板、ゲート層（７）に
よって覆われていないコンタクトホールに接触している
金属層（８）として構成される。
【０００５】ゲート層はゲートコンタクト領域（１１）
内のある点に露出されており、またゲート電極（３）は
導電ゲート層（７）に接触している。先行技術によれ
と、ゲート層（７）は、例えばポリシリコン層によって
形成されている。しかしながら、周囲の層（９）は絶縁
材料、特にシリコン酸化物により成っている。制御ゲー
トのこの絶縁は静電荷によって生じる絶縁酸化物の絶縁
破壊により、素子が破損することを可能にする。例え
ば、簡単な接触でもこのようなチャージング（電荷を与
える）に充分である。破損することは常に取返しがつか
ないことである。そして破損した素子は最早使用するこ
とができない。本発明の目的は、主電極とゲート電極間
に制限された導電性を与えることである。これは絶縁酸
化物が半絶縁層（９）によって置き換えられることによ
って達成される。制限された電流がゲートと主電極の間
を流れる結果、ゲートと主電極間の電位差は増大しなく
なる。したがって静電荷によって素子が破壊されること
から保護される。主電極のメタライゼーション（８）と
ゲート電極の導電層（７）の両方がコンタクトホール内
の半絶縁層と横方向で接触するので、ゲート（３）と主
電極（２）間の接触が形成される。
内のある点に露出されており、またゲート電極（３）は
導電ゲート層（７）に接触している。先行技術によれ
と、ゲート層（７）は、例えばポリシリコン層によって
形成されている。しかしながら、周囲の層（９）は絶縁
材料、特にシリコン酸化物により成っている。制御ゲー
トのこの絶縁は静電荷によって生じる絶縁酸化物の絶縁
破壊により、素子が破損することを可能にする。例え
ば、簡単な接触でもこのようなチャージング（電荷を与
える）に充分である。破損することは常に取返しがつか
ないことである。そして破損した素子は最早使用するこ
とができない。本発明の目的は、主電極とゲート電極間
に制限された導電性を与えることである。これは絶縁酸
化物が半絶縁層（９）によって置き換えられることによ
って達成される。制限された電流がゲートと主電極の間
を流れる結果、ゲートと主電極間の電位差は増大しなく
なる。したがって静電荷によって素子が破壊されること
から保護される。主電極のメタライゼーション（８）と
ゲート電極の導電層（７）の両方がコンタクトホール内
の半絶縁層と横方向で接触するので、ゲート（３）と主
電極（２）間の接触が形成される。
【０００６】製造工程において、半絶縁層（９）がゲー
トと主電極間の絶縁層と置き換わる。従って、付加的な
プロセスステップやホトマスクは必要とされない。もし
同じ半絶縁層（９）がエッジ終端を不動態化するために
用いられるなら、コンタクトにおいて、マスクばかりで
なく一連のプロセススッテプも省略できる。半絶縁層
（９）は、例えばバリスタが有しているような非直線性
の電流／電圧特性（図２参照）によって区別できる。例
えば、およそ２０ｖの特定の電圧以上になると、比例以
上の電流が流れ、その結果電圧制限が発生する。このよ
うな特性は、例えば酸素含有ポリシリコン（SIPOS)を使
用することによって、得られる。典型的には、比抵抗
は、SIPOS 層内の酸素の量によって１０6 Ωcmと１０9
Ωcmの間を変化する。極端な例の１つとして、純粋なポ
シシリコンが得られ、他の極端な例として、シリコン酸
化物が得られる。好ましくは低圧化学気相堆積法（LPCV
D)或いはプラズマ増強化学気相堆積法（PECVD)がSIPOS
層に適用される。半導体基板（１０）は、通常は異なる
ドービングの複数の層を有している。特に、それはパワ
ーＭＯＳＦＥＴ、ＭＣＴ、ＩＧＢＴ或いは他のＭＯＳ型
制御パワー半導体素子の構造を有している。
トと主電極間の絶縁層と置き換わる。従って、付加的な
プロセスステップやホトマスクは必要とされない。もし
同じ半絶縁層（９）がエッジ終端を不動態化するために
用いられるなら、コンタクトにおいて、マスクばかりで
なく一連のプロセススッテプも省略できる。半絶縁層
（９）は、例えばバリスタが有しているような非直線性
の電流／電圧特性（図２参照）によって区別できる。例
えば、およそ２０ｖの特定の電圧以上になると、比例以
上の電流が流れ、その結果電圧制限が発生する。このよ
うな特性は、例えば酸素含有ポリシリコン（SIPOS)を使
用することによって、得られる。典型的には、比抵抗
は、SIPOS 層内の酸素の量によって１０6 Ωcmと１０9
Ωcmの間を変化する。極端な例の１つとして、純粋なポ
シシリコンが得られ、他の極端な例として、シリコン酸
化物が得られる。好ましくは低圧化学気相堆積法（LPCV
D)或いはプラズマ増強化学気相堆積法（PECVD)がSIPOS
層に適用される。半導体基板（１０）は、通常は異なる
ドービングの複数の層を有している。特に、それはパワ
ーＭＯＳＦＥＴ、ＭＣＴ、ＩＧＢＴ或いは他のＭＯＳ型
制御パワー半導体素子の構造を有している。
【０００７】実験的に作られた素子の場合、ゲートと主
電極間のリーク電流は、１０ｖの印加電圧で測定され、
絶縁層を有する素子と比較して、１０-9Ａから１０-8Ａ
に上昇した。機能素子の歩留りはこの場合平均８０％以
上であり、以前の素子の場合よりかなり高い。結局、本
発明は絶縁破壊に対する保護手段を有するが、容易に製
造することができるＭＯＳ型制御半導体素子の利用を可
能にするものである。上述の教示によって、本発明の種
々の態様と変更が明らかに可能である。従って、記載さ
れた特許請求の範囲内で、本発明はここに特別に記載さ
れたもの以外のにも実施することができることが理解さ
れるであろう。
電極間のリーク電流は、１０ｖの印加電圧で測定され、
絶縁層を有する素子と比較して、１０-9Ａから１０-8Ａ
に上昇した。機能素子の歩留りはこの場合平均８０％以
上であり、以前の素子の場合よりかなり高い。結局、本
発明は絶縁破壊に対する保護手段を有するが、容易に製
造することができるＭＯＳ型制御半導体素子の利用を可
能にするものである。上述の教示によって、本発明の種
々の態様と変更が明らかに可能である。従って、記載さ
れた特許請求の範囲内で、本発明はここに特別に記載さ
れたもの以外のにも実施することができることが理解さ
れるであろう。
【図１】本発明によるＭＯＳ型制御半導体素子の断面図
を示す。
を示す。
【図２】本発明による半絶縁層の電流／電圧特性を示
す。
す。
１ 半導体素子 ２ 主電極 ３ ゲート電極 ４ ＭＯＳ構造 ５ 凹所のあるウエル ６ チャネル領域 ７ 導電性ゲート層 ８ 主電極メタライゼーション ９ 半絶縁層 １０ 半導体基板 １１ ゲートコンタクト領域 １２ ゲート酸化物 Ｕ 電圧 Ｉ 電流
Claims (10)
- 【請求項１】 ａ）少なくとも１つのＭＯＳ構造（４）
を有する半導体基板（１０）、 ｂ）ＭＯＳ構造（４）上に配列された、前記半導体基板
（１０）から絶縁された導電ゲート層（７）、そして前
記ゲート層（７）を介して形成されたゲート電極（３）
に電圧を印加することによって半導体素子（１）をスイ
ッチオンとスイッチオフすることが可能であり、 ｃ）前記半導体基板（１０）に接触し、且つ前記ゲート
層（７）上に配列されている主電極（２）を有するＭＯ
Ｓ型制御パワー半導体素子（１）であって、 ｄ）絶縁破壊による前記半導体素子（１）の破損を保護
するための手段が設けられており、且つ ｅ）前記手段は、前記主電極（２）のメタライゼーショ
ン（８）と前記ゲート層（７）の間に配列されているこ
と、 を特徴とするＭＯＳ型制御パワー半導体素子。 - 【請求項２】 前記絶縁破壊による破損を保護するため
の手段は半絶縁層（９）を有する請求項１に記載のパワ
ー半導体素子。 - 【請求項３】 前記ゲート電極（３）は半絶縁層（９）
によって覆われていないゲートコンタクト領域において
導電ゲート層（７）と接触している請求項２に記載のパ
ワー半導体素子。 - 【請求項４】 ａ）前記ＭＯＳ構造（４）は半導体基板
（１０）に凹所があり、且つチャネル領域（６）によっ
て囲まれているウエル（５）を有し、 ｂ）前記主電極（２）は前記ウエル（５）に接触してお
り、且つ ｃ）前記導電ゲート層（７）は関連するチャネル領域
（６）上のウエル（５）から、２つの隣接するＭＯＳ構
造（４）間に位置する半導体基板（１０）及び前記隣接
チャネル領域（６）上をそれに沿って位置するウエル
（５）に延びている請求項３に記載のパワー半導体素
子。 - 【請求項５】 前記半導体基板（１０）は異なるドーピ
ングの複数の層を有する請求項４に記載のパワー半導体
素子。 - 【請求項６】 前記半導体基板はパワーＭＯＳＦＥＴ、
ＭＣＴ、ＩＧＢＴ、或いは他のＭＯＳ型制御パワー半導
体素子を含む請求項５に記載のパワー半導体素子。 - 【請求項７】 前記半絶縁層（９）はバリスタ型の非線
形電流／電圧特性を有する請求項２に記載のパワー半導
体素子。 - 【請求項８】 前記半絶縁層（９）は酸素含有ポリシリ
コンからなる請求項７に記載のパワー半導体素子。 - 【請求項９】 前記半絶縁層（９）の比抵抗は約１０9
Ωｃｍである請求項８に記載のパワー半導体素子。 - 【請求項１０】 前記半絶縁層（９）は低圧ＣＶＤ法
（化学気相堆積法）或いはプラズマ増強ＣＶＤ法によっ
て作られている請求項８に記載のパワー半導体素子。
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