JPH06275779A - 半導体装置のラッチアップ防止回路 - Google Patents
半導体装置のラッチアップ防止回路Info
- Publication number
- JPH06275779A JPH06275779A JP8675693A JP8675693A JPH06275779A JP H06275779 A JPH06275779 A JP H06275779A JP 8675693 A JP8675693 A JP 8675693A JP 8675693 A JP8675693 A JP 8675693A JP H06275779 A JPH06275779 A JP H06275779A
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- JP
- Japan
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- power
- semiconductor device
- circuit
- power supply
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Abstract
(57)【要約】
【目的】 電源投入時のオーバーシュート、アンダーシ
ュート及び使用時の電源異常による半導体装置の破壊を
防止することが可能な半導体装置のラッチアップ防止回
路を提供する。 【構成】 電源と半導体装置の内部回路との間に、前記
電源の電圧レベルに応じてオン／オフするスイッチ回路
を設けることにより、電源投入時のオーバーシュート、
アンダーシュート及び使用時の電源異常による半導体装
置の破壊を防止することが可能となり、半導体装置の信
頼性が向上する。特にウインドコンパレータをもって電
源電圧の異常を検出することにより回路が単純化され
る。
ュート及び使用時の電源異常による半導体装置の破壊を
防止することが可能な半導体装置のラッチアップ防止回
路を提供する。 【構成】 電源と半導体装置の内部回路との間に、前記
電源の電圧レベルに応じてオン／オフするスイッチ回路
を設けることにより、電源投入時のオーバーシュート、
アンダーシュート及び使用時の電源異常による半導体装
置の破壊を防止することが可能となり、半導体装置の信
頼性が向上する。特にウインドコンパレータをもって電
源電圧の異常を検出することにより回路が単純化され
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の使用環境
による破壊を防止するための半導体装置の保護回路に関
し、特に半導体装置の電源電圧レベルの変動により発生
するラッチアップを防止するための半導体装置のラッチ
アップ防止回路に関するものである。
による破壊を防止するための半導体装置の保護回路に関
し、特に半導体装置の電源電圧レベルの変動により発生
するラッチアップを防止するための半導体装置のラッチ
アップ防止回路に関するものである。
【０００２】
【従来の技術】従来から半導体装置の使用環境によるラ
ッチアップ現象が問題となっている。特に外部から電源
が供給される半導体装置の電源投入時にこのラッチアッ
プ現象が発生し易いことは良く知られており、その対策
として、例えば電源投入時の電圧の立ち上がりを抑制す
る手段として外部システム上で電源を階段波形化した
り、半導体装置内でシリアル抵抗を接続する等の方法が
あった。
ッチアップ現象が問題となっている。特に外部から電源
が供給される半導体装置の電源投入時にこのラッチアッ
プ現象が発生し易いことは良く知られており、その対策
として、例えば電源投入時の電圧の立ち上がりを抑制す
る手段として外部システム上で電源を階段波形化した
り、半導体装置内でシリアル抵抗を接続する等の方法が
あった。
【０００３】
【発明が解決しようとする課題】しかしながら、電源を
階段波形化する方法はシステムが複雑化する問題があ
り、また半導体装置内でシリアル抵抗を接続する方法は
ジャンクションリーク等、使用中の電源異常発生時に電
源を遮断できない場合にこのシリアル抵抗が破壊する問
題があった。
階段波形化する方法はシステムが複雑化する問題があ
り、また半導体装置内でシリアル抵抗を接続する方法は
ジャンクションリーク等、使用中の電源異常発生時に電
源を遮断できない場合にこのシリアル抵抗が破壊する問
題があった。
【０００４】そこで、この発明は、電源投入時のオーバ
ーシュート、アンダーシュート及び使用時の電源異常に
よる半導体装置の破壊を防止することが可能な半導体装
置のラッチアップ防止回路を提供することを目的とす
る。
ーシュート、アンダーシュート及び使用時の電源異常に
よる半導体装置の破壊を防止することが可能な半導体装
置のラッチアップ防止回路を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】上述した目的は本発明に
よれば、半導体装置のラッチアップ防止回路であって、
電源と前記半導体装置の内部回路との間の電源線に、前
記電源の電圧レベルに応じてオン／オフするスイッチ回
路を有することを特徴とする半導体装置のラッチアップ
防止回路を提供することにより達成される。特に、前記
電源の電圧レベルを検出するためにウインドコンパレー
タを用いると良い。
よれば、半導体装置のラッチアップ防止回路であって、
電源と前記半導体装置の内部回路との間の電源線に、前
記電源の電圧レベルに応じてオン／オフするスイッチ回
路を有することを特徴とする半導体装置のラッチアップ
防止回路を提供することにより達成される。特に、前記
電源の電圧レベルを検出するためにウインドコンパレー
タを用いると良い。
【０００６】
【作用】半導体装置の電源入力部分に、電源電圧に応じ
てオン／オフするスイッチを設け、電源投入時または使
用中の電源異常発生時にこの異常電源が半導体装置に供
給されることを防止することにより、半導体装置のラッ
チアップを防止できる。特にウインドコンパレータをも
って電源電圧の異常を検出することにより、静電破壊等
に代表される短時間のノイズには追従しないものの、簡
単な構造をもって時定数の大きな電源投入時のオーバー
シュート、アンダーシュート及び使用時の電源異常から
半導体装置を保護することができる。
てオン／オフするスイッチを設け、電源投入時または使
用中の電源異常発生時にこの異常電源が半導体装置に供
給されることを防止することにより、半導体装置のラッ
チアップを防止できる。特にウインドコンパレータをも
って電源電圧の異常を検出することにより、静電破壊等
に代表される短時間のノイズには追従しないものの、簡
単な構造をもって時定数の大きな電源投入時のオーバー
シュート、アンダーシュート及び使用時の電源異常から
半導体装置を保護することができる。
【０００７】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【０００８】図１は、本発明が適用された半導体装置の
構成を示すブロック図である。半導体装置１には、実際
に処理を行うための内部回路２が設けられ、この内部回
路２は外部電源（図示せず）から電源線３により電源が
供給されるようになっている。また、電源線３に於ける
内部回路２の前段、即ち外部電源と内部回路２との間に
はラッチアップ防止回路としてのスイッチ回路４が設け
られている。
構成を示すブロック図である。半導体装置１には、実際
に処理を行うための内部回路２が設けられ、この内部回
路２は外部電源（図示せず）から電源線３により電源が
供給されるようになっている。また、電源線３に於ける
内部回路２の前段、即ち外部電源と内部回路２との間に
はラッチアップ防止回路としてのスイッチ回路４が設け
られている。
【０００９】スイッチ回路４は、後記するように電源電
圧を検出するべく電源線３に接続されたウインドコンパ
レータ５と、ゲートがウインドコンパレータ５の出力端
に接続され、かつソースとドレインとが電源線３に接続
されたスイッチとしてのＮＭＯＳトランジスタ６とを有
している。
圧を検出するべく電源線３に接続されたウインドコンパ
レータ５と、ゲートがウインドコンパレータ５の出力端
に接続され、かつソースとドレインとが電源線３に接続
されたスイッチとしてのＮＭＯＳトランジスタ６とを有
している。
【００１０】図２はウインドコンパレータ５及びＮＭＯ
Ｓトランジスタ６を拡大して示す回路図である。ウイン
ドコンパレータ５には利得が１となるように設計された
１対のコンパレータ８、９が設けられ、コンパレータ８
の＋入力端及びコンパレータ９の−入力端には抵抗Ｒ１
を介して電源線３が接続されている。また、コンパレー
タ８の−入力端には比較電圧レベルとしてＥｒｅｆ−Ｌ
が、コンパレータ９の＋入力端には比較電圧レベルとし
てＥｒｅｆ−Ｈが入力されている（Ｅｒｅｆ−Ｌ＜Ｅｒ
ｅｆ−Ｈ）。ここで、Ｅｒｅｆ−Ｌ及びＥｒｅｆ−Ｈは
別途調整回路によってその値を調整可能となっている
が、通常、電源電圧５Ｖの場合、ＣＭＯＳの寄生ＭＯＳ
耐圧が１０Ｖ以上であることから、Ｅｒｅｆ−Ｌ＝０
Ｖ、Ｅｒｅｆ−Ｈ＝５Ｖ（電源電位）で良く、本実施例
ではこの設定を用いている。ただし、コンパレータ８、
９の電源電圧Ｖ＋は、チャージポンプ回路等で５Ｖ＋α
（アンプの内部吸収電圧をカバーして５Ｖになる程度）
に引き上げる必要がある。コンパレータ８、９の出力端
はダイオードＤ１、Ｄ２及び抵抗Ｒ２を介して電源１０
（Ｖ＋）に接続されると共にダイオードＤ１、Ｄ２及び
インバータ１１を介してＮＭＯＳトランジスタ６に接続
されている。
Ｓトランジスタ６を拡大して示す回路図である。ウイン
ドコンパレータ５には利得が１となるように設計された
１対のコンパレータ８、９が設けられ、コンパレータ８
の＋入力端及びコンパレータ９の−入力端には抵抗Ｒ１
を介して電源線３が接続されている。また、コンパレー
タ８の−入力端には比較電圧レベルとしてＥｒｅｆ−Ｌ
が、コンパレータ９の＋入力端には比較電圧レベルとし
てＥｒｅｆ−Ｈが入力されている（Ｅｒｅｆ−Ｌ＜Ｅｒ
ｅｆ−Ｈ）。ここで、Ｅｒｅｆ−Ｌ及びＥｒｅｆ−Ｈは
別途調整回路によってその値を調整可能となっている
が、通常、電源電圧５Ｖの場合、ＣＭＯＳの寄生ＭＯＳ
耐圧が１０Ｖ以上であることから、Ｅｒｅｆ−Ｌ＝０
Ｖ、Ｅｒｅｆ−Ｈ＝５Ｖ（電源電位）で良く、本実施例
ではこの設定を用いている。ただし、コンパレータ８、
９の電源電圧Ｖ＋は、チャージポンプ回路等で５Ｖ＋α
（アンプの内部吸収電圧をカバーして５Ｖになる程度）
に引き上げる必要がある。コンパレータ８、９の出力端
はダイオードＤ１、Ｄ２及び抵抗Ｒ２を介して電源１０
（Ｖ＋）に接続されると共にダイオードＤ１、Ｄ２及び
インバータ１１を介してＮＭＯＳトランジスタ６に接続
されている。
【００１１】次に、このラッチアップ防止回路の作動要
領を詳細に説明する。
領を詳細に説明する。
【００１２】まず、電源線３から電源が供給されると、
コンパレータ８、９により、その電圧がＥｒｅｆ−Ｌ及
びＥｒｅｆ−Ｈに比較され、Ｅｒｅｆ−Ｌより低いとき
には（図３の領域Ａ）、コンパレータ８の出力が略Ｖ−
となり、電源１０から抵抗Ｒ２、ダイオードＤ１を介し
てコンパレータ８側に電流が流れ込み、ＮＭＯＳトラン
ジスタ６のゲートに印加される電圧はＶ−に略等しくな
り、ＮＭＯＳトランジスタ６はオンせず、内部回路２に
は電源が供給されない。また、電源線３からの電源電圧
がＥｒｅｆ−Ｈより高いときには（図３の領域Ｂ）、コ
ンパレータ９の出力が略Ｖ−となり、電源１０から抵抗
Ｒ２、ダイオードＤ２を介してコンパレータ９側に電流
が流れ込み、上記同様にＮＭＯＳトランジスタ６のゲー
トに印加される電圧は略Ｖ−となり、ＮＭＯＳトランジ
スタ６はオンせず、内部回路２には電源が供給されな
い。
コンパレータ８、９により、その電圧がＥｒｅｆ−Ｌ及
びＥｒｅｆ−Ｈに比較され、Ｅｒｅｆ−Ｌより低いとき
には（図３の領域Ａ）、コンパレータ８の出力が略Ｖ−
となり、電源１０から抵抗Ｒ２、ダイオードＤ１を介し
てコンパレータ８側に電流が流れ込み、ＮＭＯＳトラン
ジスタ６のゲートに印加される電圧はＶ−に略等しくな
り、ＮＭＯＳトランジスタ６はオンせず、内部回路２に
は電源が供給されない。また、電源線３からの電源電圧
がＥｒｅｆ−Ｈより高いときには（図３の領域Ｂ）、コ
ンパレータ９の出力が略Ｖ−となり、電源１０から抵抗
Ｒ２、ダイオードＤ２を介してコンパレータ９側に電流
が流れ込み、上記同様にＮＭＯＳトランジスタ６のゲー
トに印加される電圧は略Ｖ−となり、ＮＭＯＳトランジ
スタ６はオンせず、内部回路２には電源が供給されな
い。
【００１３】一方、電源線３からの電源電圧がＥｒｅｆ
−ＬとＥｒｅｆ−Ｈとの間にある場合（図３の領域Ｃ）
には、コンパレータ８、９の出力が略Ｖ＋となり、即ち
電源１０から抵抗Ｒ２、インバータ１１を介してＮＭＯ
Ｓトランジスタ６のゲートに電圧Ｖ＋が印加され、トラ
ンジスタ６がオンし、内部回路２に電源が供給されるよ
うになる。
−ＬとＥｒｅｆ−Ｈとの間にある場合（図３の領域Ｃ）
には、コンパレータ８、９の出力が略Ｖ＋となり、即ち
電源１０から抵抗Ｒ２、インバータ１１を介してＮＭＯ
Ｓトランジスタ６のゲートに電圧Ｖ＋が印加され、トラ
ンジスタ６がオンし、内部回路２に電源が供給されるよ
うになる。
【００１４】このように、設定リミットＶ＋以上及びＶ
−以下の過電圧が加わった場合、自動的に内部供給が遮
断されることにより、半導体装置のラッチアップ破壊を
防止できる。これは電源投入時に限定されず、当該半導
体装置の使用中に常にウォッチングして電源異常発生時
には常に好適にパワーオフできる。
−以下の過電圧が加わった場合、自動的に内部供給が遮
断されることにより、半導体装置のラッチアップ破壊を
防止できる。これは電源投入時に限定されず、当該半導
体装置の使用中に常にウォッチングして電源異常発生時
には常に好適にパワーオフできる。
【００１５】尚、本実施例ではアンダーシュート時もカ
ットオフしたが、これをを停止するために付加回路を追
加しても良い。また、本実施例ではウインドコンパレー
タの出力をトランジスタスイッチの制御用に用いたが、
電源遮断用に他の回路を設け、その制御信号として用い
ても良い。
ットオフしたが、これをを停止するために付加回路を追
加しても良い。また、本実施例ではウインドコンパレー
タの出力をトランジスタスイッチの制御用に用いたが、
電源遮断用に他の回路を設け、その制御信号として用い
ても良い。
【００１６】
【発明の効果】以上、説明したように、本発明による半
導体装置のラッチアップ防止回路によれば、電源と半導
体装置の内部回路との間に、前記電源の電圧レベルに応
じてオン／オフするスイッチ回路を設けることにより、
電源投入時のオーバーシュート、アンダーシュート及び
使用時の電源異常による半導体装置の破壊を防止するこ
とが可能となり、半導体装置の信頼性が向上する。特に
ウインドコンパレータをもって電源電圧の異常を検出す
ることにより回路が単純化される。
導体装置のラッチアップ防止回路によれば、電源と半導
体装置の内部回路との間に、前記電源の電圧レベルに応
じてオン／オフするスイッチ回路を設けることにより、
電源投入時のオーバーシュート、アンダーシュート及び
使用時の電源異常による半導体装置の破壊を防止するこ
とが可能となり、半導体装置の信頼性が向上する。特に
ウインドコンパレータをもって電源電圧の異常を検出す
ることにより回路が単純化される。
【図１】本発明が適用された半導体装置の構成を示すブ
ロック図である。
ロック図である。
【図２】図１のラッチアップ防止回路のみを拡大して示
す回路図である。
す回路図である。
【図３】本実施例に於ける電源波形とラッチアップ防止
回路保護回路の出力波形との関係を示すグラフである。
回路保護回路の出力波形との関係を示すグラフである。
１ 半導体装置 ２ 内部回路 ３ 電源線 ４ スイッチ回路 ５ ウインドコンパレータ ６ ＮＭＯＳトランジスタ ８、９ コンパレータ １０ 電源 １１ インバータ Ｒ１、Ｒ２ 抵抗 Ｄ１、Ｄ２ ダイオード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月１２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】追加
【補正内容】
【図３】
Claims (2)
- 【請求項１】 半導体装置のラッチアップ防止回路で
あって、 電源と前記半導体装置の内部回路との間の電源線に、前
記電源の電圧レベルに応じてオン／オフするスイッチ回
路を有することを特徴とする半導体装置のラッチアップ
防止回路。 - 【請求項２】 前記電源の電圧レベルを検出するため
にウインドコンパレータが用られていることを特徴とす
る請求項１に記載の半導体装置のラッチアップ防止回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8675693A JPH06275779A (ja) | 1993-03-22 | 1993-03-22 | 半導体装置のラッチアップ防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8675693A JPH06275779A (ja) | 1993-03-22 | 1993-03-22 | 半導体装置のラッチアップ防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275779A true JPH06275779A (ja) | 1994-09-30 |
Family
ID=13895607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8675693A Withdrawn JPH06275779A (ja) | 1993-03-22 | 1993-03-22 | 半導体装置のラッチアップ防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275779A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123881A (ja) * | 2005-10-27 | 2007-05-17 | Internatl Business Mach Corp <Ibm> | デバイス保護システム、デバイス保護方法、微小電子回路システム、トリクル電流設定方法（デバイスのストレスを避ける方法） |
-
1993
- 1993-03-22 JP JP8675693A patent/JPH06275779A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123881A (ja) * | 2005-10-27 | 2007-05-17 | Internatl Business Mach Corp <Ibm> | デバイス保護システム、デバイス保護方法、微小電子回路システム、トリクル電流設定方法（デバイスのストレスを避ける方法） |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |