JPH06261023A - ディジタル通信システムならびに、このシステムで使用される誤り訂正符号装置および誤り訂正復号装置 - Google Patents
ディジタル通信システムならびに、このシステムで使用される誤り訂正符号装置および誤り訂正復号装置Info
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- JPH06261023A JPH06261023A JP5046562A JP4656293A JPH06261023A JP H06261023 A JPH06261023 A JP H06261023A JP 5046562 A JP5046562 A JP 5046562A JP 4656293 A JP4656293 A JP 4656293A JP H06261023 A JPH06261023 A JP H06261023A
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- frame
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- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】マルチフレーム同期およびインタリーブフレー
ム同期を共通の同期情報に基づいて行うことを可能と
し、これにより同期情報の数を減少してデータ伝送効率
を高めることを可能とする。 【構成】フレーム同期ワード挿入回路２１−Ｉ，２１−
Ｑは、Ｉ系列およびＱ系列のディジタル信号のそれぞれ
に、１つのＦＥＣフレーム当たり１つのＦＥＣ用同期ワ
ードを挿入するとともに、５つのＦＥＣフレームでマル
チフレームを構成し、その先頭のＦＥＣフレームに挿入
されたＦＥＣ用同期ワードにマルチフレーム同期情報を
付加する。第１メモリ２４−Ｉ，２４−Ｑおよび第２メ
モリ２５−Ｉ，２５−Ｑは、フレーム化されたのち、符
号論理演算回路２３−Ｉ，２３−Ｑにてそれぞれ誤り訂
正符号化されたＩ系列およびＱ系列のディジタル信号の
それぞれを、１マルチフレームの５つのＦＥＣフレーム
毎にインタリーブする。
ム同期を共通の同期情報に基づいて行うことを可能と
し、これにより同期情報の数を減少してデータ伝送効率
を高めることを可能とする。 【構成】フレーム同期ワード挿入回路２１−Ｉ，２１−
Ｑは、Ｉ系列およびＱ系列のディジタル信号のそれぞれ
に、１つのＦＥＣフレーム当たり１つのＦＥＣ用同期ワ
ードを挿入するとともに、５つのＦＥＣフレームでマル
チフレームを構成し、その先頭のＦＥＣフレームに挿入
されたＦＥＣ用同期ワードにマルチフレーム同期情報を
付加する。第１メモリ２４−Ｉ，２４−Ｑおよび第２メ
モリ２５−Ｉ，２５−Ｑは、フレーム化されたのち、符
号論理演算回路２３−Ｉ，２３−Ｑにてそれぞれ誤り訂
正符号化されたＩ系列およびＱ系列のディジタル信号の
それぞれを、１マルチフレームの５つのＦＥＣフレーム
毎にインタリーブする。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号を誤り
訂正符号化するとともにインタリーブして伝送するディ
ジタル通信システムならびに、このシステムで使用され
る誤り訂正符号装置および誤り訂正復号装置に関する。
訂正符号化するとともにインタリーブして伝送するディ
ジタル通信システムならびに、このシステムで使用され
る誤り訂正符号装置および誤り訂正復号装置に関する。
【０００２】
【従来の技術】ディジタル通信システムでは、送信側で
ディジタル信号を誤り訂正符号化して送信し、また受信
側で誤り訂正符号の復号を行って伝送誤りの訂正を行っ
ている。
ディジタル信号を誤り訂正符号化して送信し、また受信
側で誤り訂正符号の復号を行って伝送誤りの訂正を行っ
ている。
【０００３】ところで一般的な誤り訂正符号では、１つ
の誤り訂正用フレーム当り、２個程度の誤りであれば、
これを訂正することが可能である。しかし、これを超え
る多数の誤りが生じている場合には、訂正することがで
きない。このため、ランダム誤りよりもバースト誤りが
発生しやすいシステムの場合、誤り訂正符号化が済んだ
のちのディジタル信号をインタリーブして伝送し、受信
側ではデインタリーブしてから誤り訂正を行う。
の誤り訂正用フレーム当り、２個程度の誤りであれば、
これを訂正することが可能である。しかし、これを超え
る多数の誤りが生じている場合には、訂正することがで
きない。このため、ランダム誤りよりもバースト誤りが
発生しやすいシステムの場合、誤り訂正符号化が済んだ
のちのディジタル信号をインタリーブして伝送し、受信
側ではデインタリーブしてから誤り訂正を行う。
【０００４】すなわち送信側では、例えばインタリーブ
フレームを１５個のＦＥＣフレームにより構成する場
合、模式的には図６に示すような１５行×２５５ビット
のマトリクスをなすメモリ中に、１つの誤り訂正用フレ
ーム（以下、ＦＥＣフレームと称する）が１行に入るよ
うに行方向（図の横方向）に書き込んで行く。そして、
１５個のＦＥＣフレームの書き込みの終了後、列方向
（図の縦方向）に順に読み出すことにより、１５個のＦ
ＥＣフレームをインタリーブした出力を得る。一方受信
側では受信した信号を、模式的には図６に示すように１
５行×２５５ビットのマトリクスをなすメモリ中に、列
方向に順に書き込んで行く。そして１５個のＦＥＣフレ
ームの書き込みの終了後、行方向に読み出すことによ
り、デインタリーブして元の信号を得る。
フレームを１５個のＦＥＣフレームにより構成する場
合、模式的には図６に示すような１５行×２５５ビット
のマトリクスをなすメモリ中に、１つの誤り訂正用フレ
ーム（以下、ＦＥＣフレームと称する）が１行に入るよ
うに行方向（図の横方向）に書き込んで行く。そして、
１５個のＦＥＣフレームの書き込みの終了後、列方向
（図の縦方向）に順に読み出すことにより、１５個のＦ
ＥＣフレームをインタリーブした出力を得る。一方受信
側では受信した信号を、模式的には図６に示すように１
５行×２５５ビットのマトリクスをなすメモリ中に、列
方向に順に書き込んで行く。そして１５個のＦＥＣフレ
ームの書き込みの終了後、行方向に読み出すことによ
り、デインタリーブして元の信号を得る。
【０００５】このようにすることにより、伝送路上でバ
ースト誤りが発生している場合には、連続した誤り発生
箇所Ｅは、受信側では図６に示すようにメモリ上にて列
方向に連続して書き込まれる。そして読出しは行方向に
行われるので、上記バースト誤りが各ＦＥＣフレームに
分散される。これにより各ＦＥＣフレームに存在する誤
りを少数にすることができ、訂正することが可能とな
る。
ースト誤りが発生している場合には、連続した誤り発生
箇所Ｅは、受信側では図６に示すようにメモリ上にて列
方向に連続して書き込まれる。そして読出しは行方向に
行われるので、上記バースト誤りが各ＦＥＣフレームに
分散される。これにより各ＦＥＣフレームに存在する誤
りを少数にすることができ、訂正することが可能とな
る。
【０００６】ところでディジタル通信システムでは、い
くつか（例えば５個）のＦＥＣフレームによりマルチフ
レームを構成するものとなっている。このマルチフレー
ムは、インタリーブフレームとはサイズが異なり、また
非同期である。従って、マルチフレームの同期のための
同期情報と、インタリーブフレームの同期のための同期
情報とが必要となっており、従来は以下のように各種の
同期情報が挿入されている。
くつか（例えば５個）のＦＥＣフレームによりマルチフ
レームを構成するものとなっている。このマルチフレー
ムは、インタリーブフレームとはサイズが異なり、また
非同期である。従って、マルチフレームの同期のための
同期情報と、インタリーブフレームの同期のための同期
情報とが必要となっており、従来は以下のように各種の
同期情報が挿入されている。
【０００７】すなわち図６に示すように、ＦＥＣフレー
ムには所定位置にＦＥＣ用同期ワードが挿入される。ま
たマルチフレームの先頭に位置するＦＥＣフレームのＦ
ＥＣ用同期ワードには、マルチフレームの先頭である旨
を示すマルチフレーム同期情報が付加される。さらに受
信側にてデインタリーブを行うために、インタリーブ用
同期ワードが挿入される。インタリーブ用同期ワードの
うち、インタリーブフレームの先頭に位置するＦＥＣフ
レームに挿入されたものには、インタリーブフレームの
先頭である旨を示すインタリーブフレーム同期情報が付
加される。これらの各種情報により、受信側にて各種の
同期を取ることが可能で、受信を行うことが可能とな
る。
ムには所定位置にＦＥＣ用同期ワードが挿入される。ま
たマルチフレームの先頭に位置するＦＥＣフレームのＦ
ＥＣ用同期ワードには、マルチフレームの先頭である旨
を示すマルチフレーム同期情報が付加される。さらに受
信側にてデインタリーブを行うために、インタリーブ用
同期ワードが挿入される。インタリーブ用同期ワードの
うち、インタリーブフレームの先頭に位置するＦＥＣフ
レームに挿入されたものには、インタリーブフレームの
先頭である旨を示すインタリーブフレーム同期情報が付
加される。これらの各種情報により、受信側にて各種の
同期を取ることが可能で、受信を行うことが可能とな
る。
【０００８】ところが以上のようにＦＥＣ用同期ワード
およびマルチフレーム同期情報と、インタリーブ用同期
ワードおよびインタリーブフレーム同期情報とを別々に
挿入していると、実際のデータ伝送に当てられる時間が
減少し、データ伝送効率が低下してしまう。
およびマルチフレーム同期情報と、インタリーブ用同期
ワードおよびインタリーブフレーム同期情報とを別々に
挿入していると、実際のデータ伝送に当てられる時間が
減少し、データ伝送効率が低下してしまう。
【０００９】
【発明が解決しようとする課題】以上のように従来は、
マルチフレーム同期情報およびインタリーブフレーム同
期情報が別々に必要であったために、データ伝送効率が
低下してしまうという不具合があった。
マルチフレーム同期情報およびインタリーブフレーム同
期情報が別々に必要であったために、データ伝送効率が
低下してしまうという不具合があった。
【００１０】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、マルチフレー
ム同期およびインタリーブフレーム同期を共通の同期情
報に基づいて行うことを可能とし、これにより同期情報
の数を減少してデータ伝送効率を高めることができるデ
ィジタル通信システムならびに、このシステムで使用さ
れる誤り訂正符号装置および誤り訂正復号装置を提供す
ることにある。
たものであり、その目的とするところは、マルチフレー
ム同期およびインタリーブフレーム同期を共通の同期情
報に基づいて行うことを可能とし、これにより同期情報
の数を減少してデータ伝送効率を高めることができるデ
ィジタル通信システムならびに、このシステムで使用さ
れる誤り訂正符号装置および誤り訂正復号装置を提供す
ることにある。
【００１１】
【課題を解決するための手段】以上の目的を達成するた
めに本発明は、送信装置に設けられる例えば誤り訂正符
号器などの誤り訂正符号装置に、ディジタル信号を、所
定の誤り訂正符号用フレームにフレーム化し、先頭に例
えばＦＥＣ用同期ワードなどの所定の誤り訂正符号用フ
レーム同期情報を挿入するとともに、さらに所定数の誤
り訂正符号用フレーム毎にマルチフレーム化し、先頭の
誤り訂正符号用フレームに挿入された誤り訂正符号用フ
レーム同期情報中に所定のマルチフレーム同期情報を付
加する例えばフレーム同期ワード挿入回路などのフレー
ム化手段と、このフレーム化手段によってフレーム化な
されたのちの前記ディジタル信号を、誤り訂正符号用フ
レーム毎に誤り訂正符号化する例えば符号論理演算回路
などの符号化手段と、この符号化手段により誤り訂正符
号化がなされたのちの前記ディジタル信号を、前記マル
チフレームの１つを形成する前記所定数の誤り訂正符号
用フレーム毎にインタリーブする、例えば第１メモリ、
第２メモリおよび２つのスイッチよりなるインタリーブ
手段とを具備する。
めに本発明は、送信装置に設けられる例えば誤り訂正符
号器などの誤り訂正符号装置に、ディジタル信号を、所
定の誤り訂正符号用フレームにフレーム化し、先頭に例
えばＦＥＣ用同期ワードなどの所定の誤り訂正符号用フ
レーム同期情報を挿入するとともに、さらに所定数の誤
り訂正符号用フレーム毎にマルチフレーム化し、先頭の
誤り訂正符号用フレームに挿入された誤り訂正符号用フ
レーム同期情報中に所定のマルチフレーム同期情報を付
加する例えばフレーム同期ワード挿入回路などのフレー
ム化手段と、このフレーム化手段によってフレーム化な
されたのちの前記ディジタル信号を、誤り訂正符号用フ
レーム毎に誤り訂正符号化する例えば符号論理演算回路
などの符号化手段と、この符号化手段により誤り訂正符
号化がなされたのちの前記ディジタル信号を、前記マル
チフレームの１つを形成する前記所定数の誤り訂正符号
用フレーム毎にインタリーブする、例えば第１メモリ、
第２メモリおよび２つのスイッチよりなるインタリーブ
手段とを具備する。
【００１２】また前記受信装置に設けられる例えば誤り
訂正復号器などの誤り訂正復号装置に、受信ディジタル
信号中から前記誤り訂正符号用フレーム同期情報を検出
する例えばフレーム同期回路などの検出手段と、この検
出手段で前記マルチフレーム同期情報が付加されている
前記誤り訂正符号用フレーム同期情報が検出されたタイ
ミングに同期した所定のタイミングで、前記受信ディジ
タル信号をデインタリーブする、例えばタイミング発生
回路、第１メモリ、第２メモリおよび２つのスイッチよ
りなるデインタリーブ手段と、前記検出手段での前記誤
り訂正符号用フレーム同期情報の検出タイミングに同期
した所定のタイミングで、前記デインタリーブ手段によ
りデインタリーブされた後の受信ディジタル信号を誤り
訂正符号用フレーム毎に誤り訂正符号を復号する例えば
復号論理演算回路などの復号手段と、前記検出手段で前
記マルチフレーム同期情報が付加されている前記誤り訂
正符号用フレーム同期情報が検出されたタイミングに同
期した所定のタイミングでマルチフレームパルスを発生
する例えばタイミング発生回路などのマルチフレームパ
ルス発生手段とを具備する。
訂正復号器などの誤り訂正復号装置に、受信ディジタル
信号中から前記誤り訂正符号用フレーム同期情報を検出
する例えばフレーム同期回路などの検出手段と、この検
出手段で前記マルチフレーム同期情報が付加されている
前記誤り訂正符号用フレーム同期情報が検出されたタイ
ミングに同期した所定のタイミングで、前記受信ディジ
タル信号をデインタリーブする、例えばタイミング発生
回路、第１メモリ、第２メモリおよび２つのスイッチよ
りなるデインタリーブ手段と、前記検出手段での前記誤
り訂正符号用フレーム同期情報の検出タイミングに同期
した所定のタイミングで、前記デインタリーブ手段によ
りデインタリーブされた後の受信ディジタル信号を誤り
訂正符号用フレーム毎に誤り訂正符号を復号する例えば
復号論理演算回路などの復号手段と、前記検出手段で前
記マルチフレーム同期情報が付加されている前記誤り訂
正符号用フレーム同期情報が検出されたタイミングに同
期した所定のタイミングでマルチフレームパルスを発生
する例えばタイミング発生回路などのマルチフレームパ
ルス発生手段とを具備する。
【００１３】
【作用】このような手段を講じたことにより、送信装置
に設けられた誤り訂正符号装置では、フレーム化手段に
よってディジタル信号が所定の誤り訂正符号用フレーム
にフレーム化され、先頭に所定の誤り訂正符号用フレー
ム同期情報が挿入するとともに、さらに所定数の誤り訂
正符号用フレーム毎にマルチフレーム化され、先頭の誤
り訂正符号用フレームに挿入された誤り訂正符号用フレ
ーム同期情報中に所定のマルチフレーム同期情報が付加
される。このフレーム化手段によってフレーム化なされ
たのちの前記ディジタル信号は、符号化手段によって誤
り訂正符号用フレーム毎に誤り訂正符号化されたのち、
インタリーブ手段によって前記マルチフレームの１つを
形成する前記所定数の誤り訂正符号用フレーム毎にイン
タリーブされる。
に設けられた誤り訂正符号装置では、フレーム化手段に
よってディジタル信号が所定の誤り訂正符号用フレーム
にフレーム化され、先頭に所定の誤り訂正符号用フレー
ム同期情報が挿入するとともに、さらに所定数の誤り訂
正符号用フレーム毎にマルチフレーム化され、先頭の誤
り訂正符号用フレームに挿入された誤り訂正符号用フレ
ーム同期情報中に所定のマルチフレーム同期情報が付加
される。このフレーム化手段によってフレーム化なされ
たのちの前記ディジタル信号は、符号化手段によって誤
り訂正符号用フレーム毎に誤り訂正符号化されたのち、
インタリーブ手段によって前記マルチフレームの１つを
形成する前記所定数の誤り訂正符号用フレーム毎にイン
タリーブされる。
【００１４】前記誤り訂正符号装置で上述の各種処理が
なされたのち、前記送信装置から送信されたディジタル
信号は、前記受信装置によって受信される。前記受信装
置に設けられた誤り訂正復号装置では、検出手段により
受信ディジタル信号中から前記誤り訂正符号用フレーム
同期情報が検出される。デインタリーブ手段では、この
検出手段で前記マルチフレーム同期情報が付加されてい
る前記誤り訂正符号用フレーム同期情報が検出されたタ
イミングに同期した所定のタイミングで、前記受信ディ
ジタル信号がデインタリーブされる。前記デインタリー
ブ手段によりデインタリーブされた後の受信ディジタル
信号は、復号手段によって前記検出手段での前記誤り訂
正符号用フレーム同期情報の検出タイミングに同期した
所定のタイミングで、誤り訂正符号用フレーム毎に誤り
訂正符号が復号される。これに並行して、マルチフレー
ムパルス発生手段によって前記検出手段で前記マルチフ
レーム同期情報が付加されている前記誤り訂正符号用フ
レーム同期情報が検出されたタイミングに同期した所定
のタイミングでマルチフレームパルスが発生される。
なされたのち、前記送信装置から送信されたディジタル
信号は、前記受信装置によって受信される。前記受信装
置に設けられた誤り訂正復号装置では、検出手段により
受信ディジタル信号中から前記誤り訂正符号用フレーム
同期情報が検出される。デインタリーブ手段では、この
検出手段で前記マルチフレーム同期情報が付加されてい
る前記誤り訂正符号用フレーム同期情報が検出されたタ
イミングに同期した所定のタイミングで、前記受信ディ
ジタル信号がデインタリーブされる。前記デインタリー
ブ手段によりデインタリーブされた後の受信ディジタル
信号は、復号手段によって前記検出手段での前記誤り訂
正符号用フレーム同期情報の検出タイミングに同期した
所定のタイミングで、誤り訂正符号用フレーム毎に誤り
訂正符号が復号される。これに並行して、マルチフレー
ムパルス発生手段によって前記検出手段で前記マルチフ
レーム同期情報が付加されている前記誤り訂正符号用フ
レーム同期情報が検出されたタイミングに同期した所定
のタイミングでマルチフレームパルスが発生される。
【００１５】
【実施例】以下、図面を参照して本発明の一実施例につ
き説明する。図１は本実施例に係るディジタル通信シス
テムを適用して構成された無線通信システムの概略構成
を示すブロック図である。この無線通信システムは、デ
ィジタル無線送信装置Ａおよびディジタル無線受信装置
Ｂから構成されている。
き説明する。図１は本実施例に係るディジタル通信シス
テムを適用して構成された無線通信システムの概略構成
を示すブロック図である。この無線通信システムは、デ
ィジタル無線送信装置Ａおよびディジタル無線受信装置
Ｂから構成されている。
【００１６】ディジタル無線送信装置Ａは、送信ディジ
タル処理回路（ＴＤＰＵ）１、誤り訂正符号器（ＦＥＣ
ＥＮＣ）２、変調回路（ＭＯＤ）３、送信回路（Ｔ
Ｘ）４およびアンテナ５より構成されている。またディ
ジタル無線受信装置Ｂは、アンテナ６、受信回路（Ｒ
Ｘ）７、復調回路（ＤＥＭ）８、誤り訂正復号器（ＦＥ
ＣＤＥＣ）９および受信ディジタル信号処理回路（ＲＤ
ＰＵ）１０より構成されている。
タル処理回路（ＴＤＰＵ）１、誤り訂正符号器（ＦＥＣ
ＥＮＣ）２、変調回路（ＭＯＤ）３、送信回路（Ｔ
Ｘ）４およびアンテナ５より構成されている。またディ
ジタル無線受信装置Ｂは、アンテナ６、受信回路（Ｒ
Ｘ）７、復調回路（ＤＥＭ）８、誤り訂正復号器（ＦＥ
ＣＤＥＣ）９および受信ディジタル信号処理回路（ＲＤ
ＰＵ）１０より構成されている。
【００１７】図２は誤り訂正符号器２の具体的な構成を
示すブロック図である。この図に示すように誤り訂正符
号器２は、フレーム同期ワード挿入回路（ＦＲＭ ＩＮ
Ｓ）２１−Ｉ，２１−Ｑ、符号論理演算回路（ＥＮＣ）
２２−Ｉ，２２−Ｑ、スイッチ２３−Ｉ，２３−Ｑ、第
１メモリ２４−Ｉ，２４−Ｑ、第２メモリ２５−Ｉ，２
５−Ｑ、スイッチ２６−Ｉ，２６−Ｑおよびタイミング
発生回路（ＴＩＭ ＧＥＮ）２７から構成されている。
示すブロック図である。この図に示すように誤り訂正符
号器２は、フレーム同期ワード挿入回路（ＦＲＭ ＩＮ
Ｓ）２１−Ｉ，２１−Ｑ、符号論理演算回路（ＥＮＣ）
２２−Ｉ，２２−Ｑ、スイッチ２３−Ｉ，２３−Ｑ、第
１メモリ２４−Ｉ，２４−Ｑ、第２メモリ２５−Ｉ，２
５−Ｑ、スイッチ２６−Ｉ，２６−Ｑおよびタイミング
発生回路（ＴＩＭ ＧＥＮ）２７から構成されている。
【００１８】フレーム同期ワード挿入回路２１−Ｉは、
Ｉ系列のディジタル信号に、タイミング発生回路２７に
て発生されるタイミング信号に同期した所定のタイミン
グでＦＥＣ用同期ワードを挿入する。符号論理演算回路
２２−Ｉは、フレーム同期ワード挿入回路２１−Ｉにて
ＦＥＣ用同期ワードが挿入されたＩ系列のディジタル信
号を誤り訂正符号化する。
Ｉ系列のディジタル信号に、タイミング発生回路２７に
て発生されるタイミング信号に同期した所定のタイミン
グでＦＥＣ用同期ワードを挿入する。符号論理演算回路
２２−Ｉは、フレーム同期ワード挿入回路２１−Ｉにて
ＦＥＣ用同期ワードが挿入されたＩ系列のディジタル信
号を誤り訂正符号化する。
【００１９】第１メモリ２４−Ｉおよび第２メモリ２５
−Ｉは、それぞれＦＥＣフレーム５つ分のディジタル信
号を記憶する容量を有する。この第１メモリ２４−Ｉお
よび第２メモリ２５−Ｉは、模式的には５行×２５５ビ
ットのマトリクスをなし、書き込みは行方向に沿って、
また読み出しは列方向に沿って行われる。
−Ｉは、それぞれＦＥＣフレーム５つ分のディジタル信
号を記憶する容量を有する。この第１メモリ２４−Ｉお
よび第２メモリ２５−Ｉは、模式的には５行×２５５ビ
ットのマトリクスをなし、書き込みは行方向に沿って、
また読み出しは列方向に沿って行われる。
【００２０】スイッチ２３−Ｉおよびスイッチ２６−Ｉ
は、第１メモリ２４−Ｉおよび第２メモリ２５−Ｉのい
ずれかを選択するものであり、互いに別のメモリを選択
する。スイッチ２３−Ｉにより選択されたメモリには、
符号論理演算回路２２−Ｉにて誤り訂正符号化されたＩ
系列のディジタル信号が書き込まれる。またスイッチ２
６−Ｉにより選択されたメモリからは、書き込まれてい
るディジタル信号が出力される。
は、第１メモリ２４−Ｉおよび第２メモリ２５−Ｉのい
ずれかを選択するものであり、互いに別のメモリを選択
する。スイッチ２３−Ｉにより選択されたメモリには、
符号論理演算回路２２−Ｉにて誤り訂正符号化されたＩ
系列のディジタル信号が書き込まれる。またスイッチ２
６−Ｉにより選択されたメモリからは、書き込まれてい
るディジタル信号が出力される。
【００２１】かくして、フレーム同期ワード挿入回路２
１−Ｉ、符号論理演算回路２２−Ｉ、スイッチ２３−
Ｉ、第１メモリ２４−Ｉ、第２メモリ２５−Ｉおよびス
イッチ２６−Ｉは、Ｉ系列のディジタル信号の処理系を
なす。
１−Ｉ、符号論理演算回路２２−Ｉ、スイッチ２３−
Ｉ、第１メモリ２４−Ｉ、第２メモリ２５−Ｉおよびス
イッチ２６−Ｉは、Ｉ系列のディジタル信号の処理系を
なす。
【００２２】フレーム同期ワード挿入回路２１−Ｑは、
Ｑ系列のディジタル信号に、タイミング発生回路２７に
て発生されるタイミング信号に同期した所定のタイミン
グでＦＥＣ用同期ワードを挿入する。符号論理演算回路
２２−Ｑは、フレーム同期ワード挿入回路２１−Ｑにて
ＦＥＣ用同期ワードが挿入されたＱ系列のディジタル信
号を誤り訂正符号化する。
Ｑ系列のディジタル信号に、タイミング発生回路２７に
て発生されるタイミング信号に同期した所定のタイミン
グでＦＥＣ用同期ワードを挿入する。符号論理演算回路
２２−Ｑは、フレーム同期ワード挿入回路２１−Ｑにて
ＦＥＣ用同期ワードが挿入されたＱ系列のディジタル信
号を誤り訂正符号化する。
【００２３】第１メモリ２４−Ｑおよび第２メモリ２５
−Ｑは、それぞれＦＥＣフレーム５つ分のディジタル信
号を記憶する容量を有する。この第１メモリ２４−Ｑお
よび第２メモリ２５−Ｑは、模式的には５行×２５５ビ
ットのマトリクスをなし、書き込みは行方向に沿って、
また読み出しは列方向に沿って行われる。
−Ｑは、それぞれＦＥＣフレーム５つ分のディジタル信
号を記憶する容量を有する。この第１メモリ２４−Ｑお
よび第２メモリ２５−Ｑは、模式的には５行×２５５ビ
ットのマトリクスをなし、書き込みは行方向に沿って、
また読み出しは列方向に沿って行われる。
【００２４】スイッチ２３−Ｑおよびスイッチ２６−Ｑ
は、第１メモリ２４−Ｑおよび第２メモリ２５−Ｑのい
ずれかを選択するものであり、互いに別のメモリを選択
する。スイッチ２３−Ｑにより選択されたメモリには、
符号論理演算回路２２−Ｑにて誤り訂正符号化されたＱ
系列のディジタル信号が書き込まれる。またスイッチ２
６−Ｑにより選択されたメモリからは、書き込まれてい
るディジタル信号が出力される。
は、第１メモリ２４−Ｑおよび第２メモリ２５−Ｑのい
ずれかを選択するものであり、互いに別のメモリを選択
する。スイッチ２３−Ｑにより選択されたメモリには、
符号論理演算回路２２−Ｑにて誤り訂正符号化されたＱ
系列のディジタル信号が書き込まれる。またスイッチ２
６−Ｑにより選択されたメモリからは、書き込まれてい
るディジタル信号が出力される。
【００２５】かくして、フレーム同期ワード挿入回路２
１−Ｑ、符号論理演算回路２２−Ｑ、スイッチ２３−
Ｑ、第１メモリ２４−Ｑ、第２メモリ２５−Ｑおよびス
イッチ２６−Ｑは、Ｑ系列のディジタル信号の処理系を
なす。
１−Ｑ、符号論理演算回路２２−Ｑ、スイッチ２３−
Ｑ、第１メモリ２４−Ｑ、第２メモリ２５−Ｑおよびス
イッチ２６−Ｑは、Ｑ系列のディジタル信号の処理系を
なす。
【００２６】タイミング発生回路２７は、外部から与え
られるマルチフレームパルスに基づいて、各種のタイミ
ング信号を発生し、フレーム同期ワード挿入回路２１−
Ｉ，２１−Ｑ、符号論理演算回路２２−Ｉ，２２−Ｑ、
スイッチ２３−Ｉ，２３−Ｑ、第１メモリ２４−Ｉ，２
４−Ｑ、第２メモリ２５−Ｉ，２５−Ｑおよびスイッチ
２６−Ｉ，２６−Ｑに与える。これらの各部は、このタ
イミング発生回路２７から与えられるタイミング信号に
同期して動作する。
られるマルチフレームパルスに基づいて、各種のタイミ
ング信号を発生し、フレーム同期ワード挿入回路２１−
Ｉ，２１−Ｑ、符号論理演算回路２２−Ｉ，２２−Ｑ、
スイッチ２３−Ｉ，２３−Ｑ、第１メモリ２４−Ｉ，２
４−Ｑ、第２メモリ２５−Ｉ，２５−Ｑおよびスイッチ
２６−Ｉ，２６−Ｑに与える。これらの各部は、このタ
イミング発生回路２７から与えられるタイミング信号に
同期して動作する。
【００２７】図３は誤り訂正復号器９の具体的な構成を
示すブロック図である。この図に示すように誤り訂正復
号器９は、スイッチ３１−Ｉ，３１−Ｑ、第１メモリ３
２−Ｉ，３２−Ｑ、第２メモリ３３−Ｉ，３３−Ｑ、ス
イッチ３４−Ｉ，３４−Ｑ、復号論理演算回路３５−
Ｉ，３５−Ｑ、フレーム同期回路３６およびタイミング
発生回路３７から構成されている。
示すブロック図である。この図に示すように誤り訂正復
号器９は、スイッチ３１−Ｉ，３１−Ｑ、第１メモリ３
２−Ｉ，３２−Ｑ、第２メモリ３３−Ｉ，３３−Ｑ、ス
イッチ３４−Ｉ，３４−Ｑ、復号論理演算回路３５−
Ｉ，３５−Ｑ、フレーム同期回路３６およびタイミング
発生回路３７から構成されている。
【００２８】スイッチ３１−Ｉおよびスイッチ３４−Ｉ
は、第１メモリ３２−Ｉおよび第２メモリ３３−Ｉのい
ずれかを選択するものであり、互いに別のメモリを選択
する。スイッチ３１−Ｉにより選択されたメモリには、
復調回路８から出力されるＩ系列のディジタル信号が書
き込まれる。またスイッチ３４−Ｉにより選択されたメ
モリからは、書き込まれているディジタル信号が復号論
理演算回路３５−Ｉへと出力される。
は、第１メモリ３２−Ｉおよび第２メモリ３３−Ｉのい
ずれかを選択するものであり、互いに別のメモリを選択
する。スイッチ３１−Ｉにより選択されたメモリには、
復調回路８から出力されるＩ系列のディジタル信号が書
き込まれる。またスイッチ３４−Ｉにより選択されたメ
モリからは、書き込まれているディジタル信号が復号論
理演算回路３５−Ｉへと出力される。
【００２９】第１メモリ３２−Ｉおよび第２メモリ３３
−Ｉは、それぞれＦＥＣフレーム５つ分のディジタル信
号を記憶する容量を有する。この第１メモリ３２−Ｉお
よび第２メモリ３３−Ｉは、模式的には５行×２５５ビ
ットのマトリクスをなし、書き込みは列方向に沿って、
また読み出しは行方向に沿って行われる。復号論理演算
回路３５−Ｉは、スイッチ３４−Ｉにより選択されたメ
モリから出力されるディジタル信号の誤り訂正符号を復
号する。
−Ｉは、それぞれＦＥＣフレーム５つ分のディジタル信
号を記憶する容量を有する。この第１メモリ３２−Ｉお
よび第２メモリ３３−Ｉは、模式的には５行×２５５ビ
ットのマトリクスをなし、書き込みは列方向に沿って、
また読み出しは行方向に沿って行われる。復号論理演算
回路３５−Ｉは、スイッチ３４−Ｉにより選択されたメ
モリから出力されるディジタル信号の誤り訂正符号を復
号する。
【００３０】かくして、スイッチ３１−Ｉ、第１メモリ
３２−Ｉ、第２メモリ３３−Ｉ、スイッチ３４−Ｉおよ
び復号論理演算回路３５−Ｉは、Ｉ系列のディジタル信
号の処理系をなす。
３２−Ｉ、第２メモリ３３−Ｉ、スイッチ３４−Ｉおよ
び復号論理演算回路３５−Ｉは、Ｉ系列のディジタル信
号の処理系をなす。
【００３１】スイッチ３１−Ｑおよびスイッチ３４−Ｑ
は、第１メモリ３２−Ｑおよび第２メモリ３３−Ｑのい
ずれかを選択するものであり、互いに別のメモリを選択
する。スイッチ３１−Ｑにより選択されたメモリには、
復調回路８から出力されるＱ系列のディジタル信号が書
き込まれる。またスイッチ３４−Ｑにより選択されたメ
モリからは、書き込まれているディジタル信号が復号論
理演算回路３５−Ｑへと出力される。
は、第１メモリ３２−Ｑおよび第２メモリ３３−Ｑのい
ずれかを選択するものであり、互いに別のメモリを選択
する。スイッチ３１−Ｑにより選択されたメモリには、
復調回路８から出力されるＱ系列のディジタル信号が書
き込まれる。またスイッチ３４−Ｑにより選択されたメ
モリからは、書き込まれているディジタル信号が復号論
理演算回路３５−Ｑへと出力される。
【００３２】第１メモリ３２−Ｑおよび第２メモリ３３
−Ｑは、それぞれＦＥＣフレーム５つ分のディジタル信
号を記憶する容量を有する。この第１メモリ３２−Ｑお
よび第２メモリ３３−Ｑは、模式的には５行×２５５ビ
ットのマトリクスをなし、書き込みは列方向に沿って、
また読み出しは行方向に沿って行われる。復号論理演算
回路３５−Ｑは、スイッチ３４−Ｑにより選択されたメ
モリから出力されるディジタル信号の誤り訂正符号を復
号する。
−Ｑは、それぞれＦＥＣフレーム５つ分のディジタル信
号を記憶する容量を有する。この第１メモリ３２−Ｑお
よび第２メモリ３３−Ｑは、模式的には５行×２５５ビ
ットのマトリクスをなし、書き込みは列方向に沿って、
また読み出しは行方向に沿って行われる。復号論理演算
回路３５−Ｑは、スイッチ３４−Ｑにより選択されたメ
モリから出力されるディジタル信号の誤り訂正符号を復
号する。
【００３３】かくして、スイッチ３１−Ｑ、第１メモリ
３２−Ｑ、第２メモリ３３−Ｑ、スイッチ３４−Ｑおよ
び復号論理演算回路３５−Ｑは、Ｑ系列のディジタル信
号の処理系をなす。
３２−Ｑ、第２メモリ３３−Ｑ、スイッチ３４−Ｑおよ
び復号論理演算回路３５−Ｑは、Ｑ系列のディジタル信
号の処理系をなす。
【００３４】フレーム同期回路３６は、復調回路８から
出力されるＩ系列およびＱ系列のディジタル信号中に挿
入されているＦＥＣ用同期ワードの検出を行う。タイミ
ング発生回路３７は、フレーム同期回路３６でのＦＥＣ
用同期ワードの検出タイミングに基づいて、各種のタイ
ミング信号を発生し、スイッチ３１−Ｉ，３１−Ｑ、第
１メモリ３２−Ｉ，３２−Ｑ、第２メモリ３３−Ｉ，３
３−Ｑ、スイッチ３４−Ｉ，３４−Ｑおよび復号論理演
算回路３５−Ｉ，３５−Ｑに与える。これらの各部は、
このタイミング発生回路３７から与えられるタイミング
信号に同期して動作する。
出力されるＩ系列およびＱ系列のディジタル信号中に挿
入されているＦＥＣ用同期ワードの検出を行う。タイミ
ング発生回路３７は、フレーム同期回路３６でのＦＥＣ
用同期ワードの検出タイミングに基づいて、各種のタイ
ミング信号を発生し、スイッチ３１−Ｉ，３１−Ｑ、第
１メモリ３２−Ｉ，３２−Ｑ、第２メモリ３３−Ｉ，３
３−Ｑ、スイッチ３４−Ｉ，３４−Ｑおよび復号論理演
算回路３５−Ｉ，３５−Ｑに与える。これらの各部は、
このタイミング発生回路３７から与えられるタイミング
信号に同期して動作する。
【００３５】次に以上のように構成された無線通信シス
テムの動作を誤り訂正符号器２および誤り訂正復号器９
の動作を中心に説明する。まずディジタル無線送信装置
Ａの入力端子Ｉin，Ｑinに２系列（Ｉ系列およびＱ系
列）のディジタル信号がそれぞれ入力されると、これら
のディジタル信号は送信ディジタル信号処理回路１にて
それぞれ冗長ビットを付加するための領域を作成する速
度変換などの処理がなされたのち、誤り訂正符号器２に
入力される。
テムの動作を誤り訂正符号器２および誤り訂正復号器９
の動作を中心に説明する。まずディジタル無線送信装置
Ａの入力端子Ｉin，Ｑinに２系列（Ｉ系列およびＱ系
列）のディジタル信号がそれぞれ入力されると、これら
のディジタル信号は送信ディジタル信号処理回路１にて
それぞれ冗長ビットを付加するための領域を作成する速
度変換などの処理がなされたのち、誤り訂正符号器２に
入力される。
【００３６】誤り訂正符号器２では、Ｉ系列のディジタ
ル信号がフレーム同期ワード挿入回路２１−Ｉに、また
Ｑ系列のディジタル信号がフレーム同期ワード挿入回路
２１−Ｑにそれぞれ入力される。
ル信号がフレーム同期ワード挿入回路２１−Ｉに、また
Ｑ系列のディジタル信号がフレーム同期ワード挿入回路
２１−Ｑにそれぞれ入力される。
【００３７】フレーム同期ワード挿入回路２１−Ｉで
は、Ｉ系列のディジタル信号に対して、図４に示すよう
にＦＥＣ用同期ワードの挿入を行っている。すなわち、
各ＦＥＣフレームの所定位置に位置するようＦＥＣ用同
期ワードを挿入するが、マルチフレームパルスにより示
される１マルチフレーム期間の最初のＦＥＣフレームに
は、フレーム同期情報を付加したＦＥＣ用同期ワードを
挿入する。このフレーム同期情報を付加したＦＥＣ用同
期ワードが挿入されたＦＥＣフレームから５つのＦＥＣ
フレームが１つのマルチフレームをなす。
は、Ｉ系列のディジタル信号に対して、図４に示すよう
にＦＥＣ用同期ワードの挿入を行っている。すなわち、
各ＦＥＣフレームの所定位置に位置するようＦＥＣ用同
期ワードを挿入するが、マルチフレームパルスにより示
される１マルチフレーム期間の最初のＦＥＣフレームに
は、フレーム同期情報を付加したＦＥＣ用同期ワードを
挿入する。このフレーム同期情報を付加したＦＥＣ用同
期ワードが挿入されたＦＥＣフレームから５つのＦＥＣ
フレームが１つのマルチフレームをなす。
【００３８】このようにしてフレーム同期ワード挿入回
路２１−ＩにてＦＥＣ用同期ワードが挿入されたＩ系列
のディジタル信号は、符号論理演算回路２２−ＩにてＦ
ＥＣフレーム毎に誤り訂正符号化されたのち、第１メモ
リ２４−Ｉに書き込まれる。
路２１−ＩにてＦＥＣ用同期ワードが挿入されたＩ系列
のディジタル信号は、符号論理演算回路２２−ＩにてＦ
ＥＣフレーム毎に誤り訂正符号化されたのち、第１メモ
リ２４−Ｉに書き込まれる。
【００３９】スイッチ２３−Ｉおよびスイッチ２６−Ｉ
は、１マルチフレームのディジタル信号が書き込み終わ
るたびに切換わる。従って、第１メモリ２４−Ｉに１マ
ルチフレームのディジタル信号が書き込み終わると、ス
イッチ２３−Ｉが第２メモリ２５−Ｉを選択するように
切換わり、次のマルチフレームのディジタル信号は第２
メモリ２６−Ｉに書き込まれる。
は、１マルチフレームのディジタル信号が書き込み終わ
るたびに切換わる。従って、第１メモリ２４−Ｉに１マ
ルチフレームのディジタル信号が書き込み終わると、ス
イッチ２３−Ｉが第２メモリ２５−Ｉを選択するように
切換わり、次のマルチフレームのディジタル信号は第２
メモリ２６−Ｉに書き込まれる。
【００４０】なお、第１メモリ２４−Ｉおよび第２メモ
リ２５−Ｉへのディジタル信号の書き込みは、模式的に
は図５に示すような５行×２５５ビットのマトリクスを
なす記憶領域の行方向（図の横方向）に行われて行く。
かくして、図５に示すマトリクスの１行に１つのＦＥＣ
フレームのディジタル信号が格納される。
リ２５−Ｉへのディジタル信号の書き込みは、模式的に
は図５に示すような５行×２５５ビットのマトリクスを
なす記憶領域の行方向（図の横方向）に行われて行く。
かくして、図５に示すマトリクスの１行に１つのＦＥＣ
フレームのディジタル信号が格納される。
【００４１】さて、ディジタル信号が第２メモリ２５−
Ｉに書き込まれているとき、スイッチ２６−Ｉは第１メ
モリ２４−Ｉを選択している。従って、第１メモリ２４
−Ｉに格納されたディジタル信号が出力される。逆にデ
ィジタル信号が第１メモリ２４−Ｉに書き込まれている
とき、スイッチ２６−Ｉは第２メモリ２５−Ｉを選択し
ている。従って、第２メモリ２５−Ｉに格納されたディ
ジタル信号が出力される。
Ｉに書き込まれているとき、スイッチ２６−Ｉは第１メ
モリ２４−Ｉを選択している。従って、第１メモリ２４
−Ｉに格納されたディジタル信号が出力される。逆にデ
ィジタル信号が第１メモリ２４−Ｉに書き込まれている
とき、スイッチ２６−Ｉは第２メモリ２５−Ｉを選択し
ている。従って、第２メモリ２５−Ｉに格納されたディ
ジタル信号が出力される。
【００４２】ここで第１メモリ２４−Ｉおよび第２メモ
リ２５−Ｉからのディジタル信号の読み出しは、模式的
には図５に示すような５行×２５５ビットのマトリクス
をなす記憶領域の列方向（図の縦方向）に行われて行
く。かくして、１マルチフレームをなす５つのＦＥＣフ
レームのディジタル信号がインタリーブされて出力され
る。
リ２５−Ｉからのディジタル信号の読み出しは、模式的
には図５に示すような５行×２５５ビットのマトリクス
をなす記憶領域の列方向（図の縦方向）に行われて行
く。かくして、１マルチフレームをなす５つのＦＥＣフ
レームのディジタル信号がインタリーブされて出力され
る。
【００４３】一方、フレーム同期ワード挿入回路２１−
Ｑ、符号論理演算回路２２−Ｑ、スイッチ２３−Ｑ、第
１メモリ２４−Ｑ、第２メモリ２５−Ｑおよびスイッチ
２６−Ｑでは、上述したのと同様な動作がなされてお
り、Ｑ系列のディジタル信号に対してＦＥＣ用同期ワー
ドの挿入、誤り訂正符号化および１マルチフレームをな
す５つのＦＥＣフレームのディジタル信号毎でのインタ
リーブが行われている。
Ｑ、符号論理演算回路２２−Ｑ、スイッチ２３−Ｑ、第
１メモリ２４−Ｑ、第２メモリ２５−Ｑおよびスイッチ
２６−Ｑでは、上述したのと同様な動作がなされてお
り、Ｑ系列のディジタル信号に対してＦＥＣ用同期ワー
ドの挿入、誤り訂正符号化および１マルチフレームをな
す５つのＦＥＣフレームのディジタル信号毎でのインタ
リーブが行われている。
【００４４】ＦＥＣ用同期ワードの挿入、誤り訂正符号
化およびインタリーブがなされたディジタル信号は、変
調回路３で４相ＰＳＫ変調がなされて１つの伝送信号に
されるとともに、送信回路４で周波数変換および電力増
幅などがなされたのちアンテナ５に供給され、このアン
テナ５より電波として無線送信される。
化およびインタリーブがなされたディジタル信号は、変
調回路３で４相ＰＳＫ変調がなされて１つの伝送信号に
されるとともに、送信回路４で周波数変換および電力増
幅などがなされたのちアンテナ５に供給され、このアン
テナ５より電波として無線送信される。
【００４５】一方ディジタル無線受信装置Ｂに到達した
電波は、アンテナ６によって電気信号に変換されたの
ち、受信回路７へと入力され、周波数変換および増幅な
どがなされる。こののち復調回路８で４相ＰＳＫ復調が
なされてＩ系列およびＱ系列の２系列のディジタル信号
に分離され、それぞれ誤り訂正復号器９に入力される。
電波は、アンテナ６によって電気信号に変換されたの
ち、受信回路７へと入力され、周波数変換および増幅な
どがなされる。こののち復調回路８で４相ＰＳＫ復調が
なされてＩ系列およびＱ系列の２系列のディジタル信号
に分離され、それぞれ誤り訂正復号器９に入力される。
【００４６】誤り訂正復号器９では、復調回路８から出
力されるＩ系列のディジタル信号およびＱ系列のディジ
タル信号のそれぞれに挿入されているＦＥＣ用同期ワー
ドの検出をフレーム同期回路３６が行っている。そして
このフレーム同期回路３６でのＦＥＣ用同期ワードの検
出タイミングに基づき、タイミング発生回路３７が各種
のタイミング信号を発生している。なおタイミング発生
回路３７は、スイッチ３１−Ｉ，３１−Ｑ、第１メモリ
３２−Ｉ，３２−Ｑ、第２メモリ３３−Ｉ，３３−Ｑお
よびスイッチ３４−Ｉ，３４−Ｑの動作タイミングを示
すタイミング信号ならびにマルチフレームパルスは、フ
レーム同期情報が付加されているＦＥＣ用同期ワードの
検出タイミングに基づいて生成している。
力されるＩ系列のディジタル信号およびＱ系列のディジ
タル信号のそれぞれに挿入されているＦＥＣ用同期ワー
ドの検出をフレーム同期回路３６が行っている。そして
このフレーム同期回路３６でのＦＥＣ用同期ワードの検
出タイミングに基づき、タイミング発生回路３７が各種
のタイミング信号を発生している。なおタイミング発生
回路３７は、スイッチ３１−Ｉ，３１−Ｑ、第１メモリ
３２−Ｉ，３２−Ｑ、第２メモリ３３−Ｉ，３３−Ｑお
よびスイッチ３４−Ｉ，３４−Ｑの動作タイミングを示
すタイミング信号ならびにマルチフレームパルスは、フ
レーム同期情報が付加されているＦＥＣ用同期ワードの
検出タイミングに基づいて生成している。
【００４７】さてスイッチ３１−Ｉは、１マルチフレー
ムのディジタル信号が同一のメモリに書き込まれるよ
う、１マルチフレーム期間毎に切り換わる。まずスイッ
チ３１−Ｉが第１メモリ３２−Ｉを選択していると、Ｉ
系列のディジタル信号は第１メモリ３２−Ｉに書き込ま
れて行く。
ムのディジタル信号が同一のメモリに書き込まれるよ
う、１マルチフレーム期間毎に切り換わる。まずスイッ
チ３１−Ｉが第１メモリ３２−Ｉを選択していると、Ｉ
系列のディジタル信号は第１メモリ３２−Ｉに書き込ま
れて行く。
【００４８】第１メモリ３２−Ｉに１マルチフレームの
ディジタル信号が書き込み終わると、スイッチ３１−Ｉ
が第２メモリ３３−Ｉを選択するように切換わり、次の
マルチフレームのディジタル信号は第２メモリ３３−Ｉ
に書き込まれる。
ディジタル信号が書き込み終わると、スイッチ３１−Ｉ
が第２メモリ３３−Ｉを選択するように切換わり、次の
マルチフレームのディジタル信号は第２メモリ３３−Ｉ
に書き込まれる。
【００４９】なお、第１メモリ３２−Ｉおよび第２メモ
リ３３−Ｉへのディジタル信号の書き込みは、模式的に
は図５に示すような５行×２５５ビットのマトリクスを
なす記憶領域の列方向（図の縦方向）に行われて行く。
ここで誤り訂正復号器９に入力されるディジタル信号は
インタリーブされた状態にあるので、１マルチフレーム
分の書き込み終了時には、図５に示すマトリクスの１行
に１つのＦＥＣフレームのディジタル信号が格納される
ことになる。
リ３３−Ｉへのディジタル信号の書き込みは、模式的に
は図５に示すような５行×２５５ビットのマトリクスを
なす記憶領域の列方向（図の縦方向）に行われて行く。
ここで誤り訂正復号器９に入力されるディジタル信号は
インタリーブされた状態にあるので、１マルチフレーム
分の書き込み終了時には、図５に示すマトリクスの１行
に１つのＦＥＣフレームのディジタル信号が格納される
ことになる。
【００５０】さて、ディジタル信号が第２メモリ３３−
Ｉに書き込まれているとき、スイッチ３４−Ｉは第１メ
モリ３２−Ｉを選択している。従って、第１メモリ３２
−Ｉに格納されたディジタル信号が出力される。逆にデ
ィジタル信号が第１メモリ３２−Ｉに書き込まれている
とき、スイッチ３４−Ｉは第２メモリ３３−Ｉを選択し
ている。従って、第２メモリ３３−Ｉに格納されたディ
ジタル信号が出力される。
Ｉに書き込まれているとき、スイッチ３４−Ｉは第１メ
モリ３２−Ｉを選択している。従って、第１メモリ３２
−Ｉに格納されたディジタル信号が出力される。逆にデ
ィジタル信号が第１メモリ３２−Ｉに書き込まれている
とき、スイッチ３４−Ｉは第２メモリ３３−Ｉを選択し
ている。従って、第２メモリ３３−Ｉに格納されたディ
ジタル信号が出力される。
【００５１】ここで第１メモリ３２−Ｉおよび第２メモ
リ３３−Ｉからのディジタル信号の読み出しは、模式的
には図５に示すような５行×２５５ビットのマトリクス
をなす記憶領域の行方向（図の横方向）に行われて行
く。かくして、デインタリーブがなされ、図４に示す状
態のディジタル信号が出力される。
リ３３−Ｉからのディジタル信号の読み出しは、模式的
には図５に示すような５行×２５５ビットのマトリクス
をなす記憶領域の行方向（図の横方向）に行われて行
く。かくして、デインタリーブがなされ、図４に示す状
態のディジタル信号が出力される。
【００５２】このようにしてデインタリーブがなされた
ディジタル信号は、復号論理演算回路３５−Ｉにて誤り
訂正符号の復号が行われ、伝送誤りが訂正される。伝送
時においてバースト誤りが生じていた場合、上述のデイ
ンタリーブがなされた際にバースト誤りはが分散されて
いるので、復号論理演算回路３５−Ｉにて訂正が可能で
ある。
ディジタル信号は、復号論理演算回路３５−Ｉにて誤り
訂正符号の復号が行われ、伝送誤りが訂正される。伝送
時においてバースト誤りが生じていた場合、上述のデイ
ンタリーブがなされた際にバースト誤りはが分散されて
いるので、復号論理演算回路３５−Ｉにて訂正が可能で
ある。
【００５３】一方、スイッチ３１−Ｑ、第１メモリ３２
−Ｑ、第２メモリ３３−Ｑ、スイッチ３４−Ｑおよび復
号論理演算回路３５−Ｑでは、上述したのと同様な動作
がなされており、Ｑ系列のディジタル信号に対してデイ
ンタリーブおよび誤り訂正符号の復号が行われている。
−Ｑ、第２メモリ３３−Ｑ、スイッチ３４−Ｑおよび復
号論理演算回路３５−Ｑでは、上述したのと同様な動作
がなされており、Ｑ系列のディジタル信号に対してデイ
ンタリーブおよび誤り訂正符号の復号が行われている。
【００５４】かくして誤り訂正復号器９にて誤り訂正が
なされたＩ系列およびＱ系列のディジタル信号は、受信
ディジタル信号処理回路１０で、それぞれ冗長ビットの
除去および速度変換が行われたのち、出力端子Ｉout ，
Ｑout からそれぞれ出力される。
なされたＩ系列およびＱ系列のディジタル信号は、受信
ディジタル信号処理回路１０で、それぞれ冗長ビットの
除去および速度変換が行われたのち、出力端子Ｉout ，
Ｑout からそれぞれ出力される。
【００５５】以上のように本実施例によれば、ディジタ
ル無線送信装置Ａでは、１マルチフレームを構成する５
つのＦＥＣフレームのディジタル信号によりインタリー
ブを行っているので、ディジタル無線受信装置Ｂでは、
マルチフレームの同期が取れれば、デインタリーブを行
うことができる。このためディジタル無線送信装置Ａで
は、ディジタル信号中にマルチフレーム同期情報を挿入
し、インタリーブフレーム同期情報は挿入しない。これ
により、データの伝送効率が高くなる。
ル無線送信装置Ａでは、１マルチフレームを構成する５
つのＦＥＣフレームのディジタル信号によりインタリー
ブを行っているので、ディジタル無線受信装置Ｂでは、
マルチフレームの同期が取れれば、デインタリーブを行
うことができる。このためディジタル無線送信装置Ａで
は、ディジタル信号中にマルチフレーム同期情報を挿入
し、インタリーブフレーム同期情報は挿入しない。これ
により、データの伝送効率が高くなる。
【００５６】また、ディジタル無線受信装置Ｂでは、マ
ルチフレームの同期確立とインタリーブフレームの同期
確立との双方を行う必要がないので、ディジタル無線受
信装置Ｂの回路規模が縮小する。
ルチフレームの同期確立とインタリーブフレームの同期
確立との双方を行う必要がないので、ディジタル無線受
信装置Ｂの回路規模が縮小する。
【００５７】なお本発明は上記実施例に限定されるもの
ではない。例えば上記実施例では、本発明に係るディジ
タル通信システムが適用されるのは無線通信システムに
は限定されず、他のシステムにも適用が可能である。ま
た上記実施例では１マルチフレームが５つのＦＥＣフレ
ームよりなるものとして説明したが、マルチフレームの
サイズは任意であって良い。このほか、本発明の要旨を
逸脱しない範囲で種々の変形実施が可能である。
ではない。例えば上記実施例では、本発明に係るディジ
タル通信システムが適用されるのは無線通信システムに
は限定されず、他のシステムにも適用が可能である。ま
た上記実施例では１マルチフレームが５つのＦＥＣフレ
ームよりなるものとして説明したが、マルチフレームの
サイズは任意であって良い。このほか、本発明の要旨を
逸脱しない範囲で種々の変形実施が可能である。
【００５８】
【発明の効果】本発明は、送信装置に設けられる例えば
誤り訂正符号器などの誤り訂正符号装置に、ディジタル
信号を、所定の誤り訂正符号用フレームにフレーム化
し、先頭に例えばＦＥＣ用同期ワードなどの所定の誤り
訂正符号用フレーム同期情報を挿入するとともに、さら
に所定数の誤り訂正符号用フレーム毎にマルチフレーム
化し、先頭の誤り訂正符号用フレームに挿入された誤り
訂正符号用フレーム同期情報中に所定のマルチフレーム
同期情報を付加する例えばフレーム同期ワード挿入回路
などのフレーム化手段と、このフレーム化手段によって
フレーム化なされたのちの前記ディジタル信号を、誤り
訂正符号用フレーム毎に誤り訂正符号化する例えば符号
論理演算回路などの符号化手段と、この符号化手段によ
り誤り訂正符号化がなされたのちの前記ディジタル信号
を、前記マルチフレームの１つを形成する前記所定数の
誤り訂正符号用フレーム毎にインタリーブする、例えば
第１メモリ、第２メモリおよび２つのスイッチよりなる
インタリーブ手段とを具備する。
誤り訂正符号器などの誤り訂正符号装置に、ディジタル
信号を、所定の誤り訂正符号用フレームにフレーム化
し、先頭に例えばＦＥＣ用同期ワードなどの所定の誤り
訂正符号用フレーム同期情報を挿入するとともに、さら
に所定数の誤り訂正符号用フレーム毎にマルチフレーム
化し、先頭の誤り訂正符号用フレームに挿入された誤り
訂正符号用フレーム同期情報中に所定のマルチフレーム
同期情報を付加する例えばフレーム同期ワード挿入回路
などのフレーム化手段と、このフレーム化手段によって
フレーム化なされたのちの前記ディジタル信号を、誤り
訂正符号用フレーム毎に誤り訂正符号化する例えば符号
論理演算回路などの符号化手段と、この符号化手段によ
り誤り訂正符号化がなされたのちの前記ディジタル信号
を、前記マルチフレームの１つを形成する前記所定数の
誤り訂正符号用フレーム毎にインタリーブする、例えば
第１メモリ、第２メモリおよび２つのスイッチよりなる
インタリーブ手段とを具備する。
【００５９】また前記受信装置に設けられる例えば誤り
訂正復号器などの誤り訂正復号装置に、受信ディジタル
信号中から前記誤り訂正符号用フレーム同期情報を検出
する例えばフレーム同期回路などの検出手段と、この検
出手段で前記マルチフレーム同期情報が付加されている
前記誤り訂正符号用フレーム同期情報が検出されたタイ
ミングに同期した所定のタイミングで、前記受信ディジ
タル信号をデインタリーブする、例えばタイミング発生
回路、第１メモリ、第２メモリおよび２つのスイッチよ
りなるデインタリーブ手段と、前記検出手段での前記誤
り訂正符号用フレーム同期情報の検出タイミングに同期
した所定のタイミングで、前記デインタリーブ手段によ
りデインタリーブされた後の受信ディジタル信号を誤り
訂正符号用フレーム毎に誤り訂正符号を復号する例えば
復号論理演算回路などの復号手段と、前記検出手段で前
記マルチフレーム同期情報が付加されている前記誤り訂
正符号用フレーム同期情報が検出されたタイミングに同
期した所定のタイミングでマルチフレームパルスを発生
する例えばタイミング発生回路などのマルチフレームパ
ルス発生手段とを具備する。
訂正復号器などの誤り訂正復号装置に、受信ディジタル
信号中から前記誤り訂正符号用フレーム同期情報を検出
する例えばフレーム同期回路などの検出手段と、この検
出手段で前記マルチフレーム同期情報が付加されている
前記誤り訂正符号用フレーム同期情報が検出されたタイ
ミングに同期した所定のタイミングで、前記受信ディジ
タル信号をデインタリーブする、例えばタイミング発生
回路、第１メモリ、第２メモリおよび２つのスイッチよ
りなるデインタリーブ手段と、前記検出手段での前記誤
り訂正符号用フレーム同期情報の検出タイミングに同期
した所定のタイミングで、前記デインタリーブ手段によ
りデインタリーブされた後の受信ディジタル信号を誤り
訂正符号用フレーム毎に誤り訂正符号を復号する例えば
復号論理演算回路などの復号手段と、前記検出手段で前
記マルチフレーム同期情報が付加されている前記誤り訂
正符号用フレーム同期情報が検出されたタイミングに同
期した所定のタイミングでマルチフレームパルスを発生
する例えばタイミング発生回路などのマルチフレームパ
ルス発生手段とを具備する。
【００６０】これにより、マルチフレーム同期およびイ
ンタリーブフレーム同期を共通の同期情報に基づいて行
うことが可能となり、これにより同期情報の数を減少し
てデータ伝送効率を高めることが可能となる。
ンタリーブフレーム同期を共通の同期情報に基づいて行
うことが可能となり、これにより同期情報の数を減少し
てデータ伝送効率を高めることが可能となる。
【図１】本発明の一実施例に係るディジタル通信システ
ムを適用して構成された無線通信システムの概略構成を
示すブロック図。
ムを適用して構成された無線通信システムの概略構成を
示すブロック図。
【図２】誤り訂正符号器２の具体的な構成を示すブロッ
ク図。
ク図。
【図３】誤り訂正復号器９の具体的な構成を示すブロッ
ク図。
ク図。
【図４】フレーム同期ワード挿入回路２１−Ｉ，２１−
ＱでのＦＥＣ用同期ワードの挿入処理を説明する図。
ＱでのＦＥＣ用同期ワードの挿入処理を説明する図。
【図５】第１メモリ２４−Ｉ，２４−Ｑ，３２−Ｉ，３
２−Ｑおよび第２メモリ２５−Ｉ，２５−Ｑ，３３−
Ｉ，３３−Ｑのメモリマップを模式的に示す図。
２−Ｑおよび第２メモリ２５−Ｉ，２５−Ｑ，３３−
Ｉ，３３−Ｑのメモリマップを模式的に示す図。
【図６】従来技術を説明する図。
Ａ…ディジタル無線送信装置、 Ｂ…ディジタル無線
受信装置、１…送信ディジタル処理回路（ＴＤＰＵ）、
２…誤り訂正符号器（ＦＥＣ ＥＮＣ）、３…変調回路
（ＭＯＤ）、 ４…送信回路（ＴＸ）５，６…ア
ンテナ、 ７…受信回路（ＲＸ）、８…復
調回路（ＤＥＭ）、 ９…誤り訂正復号器（ＦＥ
Ｃ ＤＥＣ）１０…受信ディジタル信号処理回路（ＲＤ
ＰＵ）、２１−Ｉ，２１−Ｑ…フレーム同期ワード挿入
回路、２２−Ｉ，２２−Ｑ…符号論理演算回路、２３−
Ｉ，２３−Ｑ，２６−Ｉ，２６−Ｑ…スイッチ、２４−
Ｉ，２４−Ｑ…第１メモリ、２５−Ｉ，２５−Ｑ…第２
メモリ、２７…タイミング発生回路、３１−Ｉ，３１−
Ｑ，３４−Ｉ，３４−Ｑ…スイッチ、３２−Ｉ，３２−
Ｑ…第１メモリ、３３−Ｉ，３３−Ｑ…第２メモリ、３
５−Ｉ，３５−Ｑ…復号論理演算回路、３６…フレーム
同期回路、３７…タイミング発生回路。
受信装置、１…送信ディジタル処理回路（ＴＤＰＵ）、
２…誤り訂正符号器（ＦＥＣ ＥＮＣ）、３…変調回路
（ＭＯＤ）、 ４…送信回路（ＴＸ）５，６…ア
ンテナ、 ７…受信回路（ＲＸ）、８…復
調回路（ＤＥＭ）、 ９…誤り訂正復号器（ＦＥ
Ｃ ＤＥＣ）１０…受信ディジタル信号処理回路（ＲＤ
ＰＵ）、２１−Ｉ，２１−Ｑ…フレーム同期ワード挿入
回路、２２−Ｉ，２２−Ｑ…符号論理演算回路、２３−
Ｉ，２３−Ｑ，２６−Ｉ，２６−Ｑ…スイッチ、２４−
Ｉ，２４−Ｑ…第１メモリ、２５−Ｉ，２５−Ｑ…第２
メモリ、２７…タイミング発生回路、３１−Ｉ，３１−
Ｑ，３４−Ｉ，３４−Ｑ…スイッチ、３２−Ｉ，３２−
Ｑ…第１メモリ、３３−Ｉ，３３−Ｑ…第２メモリ、３
５−Ｉ，３５−Ｑ…復号論理演算回路、３６…フレーム
同期回路、３７…タイミング発生回路。
フロントページの続き (72)発明者 梅木 雅彦 東京都日野市旭が丘３丁目１番地の１ 東 芝エー・ブイ・イー株式会社日野事業所内
Claims (3)
- 【請求項１】 送信装置と受信装置との間でディジタル
信号の送受を行うディジタル通信システムにおいて、 前記送信装置に設けられた誤り訂正符号装置は、 前記ディジタル信号を、所定の誤り訂正符号用フレーム
にフレーム化し、先頭に所定の誤り訂正符号用フレーム
同期情報を挿入するとともに、さらに所定数の誤り訂正
符号用フレーム毎にマルチフレーム化し、先頭の誤り訂
正符号用フレームに挿入された誤り訂正符号用フレーム
同期情報中に所定のマルチフレーム同期情報を付加する
フレーム化手段と、 このフレーム化手段によってフレーム化なされたのちの
前記ディジタル信号を、誤り訂正符号用フレーム毎に誤
り訂正符号化する符号化手段と、 この符号化手段により誤り訂正符号化がなされたのちの
前記ディジタル信号を、前記マルチフレームの１つを形
成する前記所定数の誤り訂正符号用フレーム毎にインタ
リーブするインタリーブ手段とを具備し、 また前記受信装置に設けられた誤り訂正復号装置は、 受信ディジタル信号中から前記誤り訂正符号用フレーム
同期情報を検出する検出手段と、 この検出手段で前記マルチフレーム同期情報が付加され
ている前記誤り訂正符号用フレーム同期情報が検出され
たタイミングに同期した所定のタイミングで、前記受信
ディジタル信号をデインタリーブするデインタリーブ手
段と、 前記検出手段での前記誤り訂正符号用フレーム同期情報
の検出タイミングに同期した所定のタイミングで、前記
デインタリーブ手段によりデインタリーブされた後の受
信ディジタル信号を誤り訂正符号用フレーム毎に誤り訂
正符号を復号する復号手段と、 前記検出手段で前記マルチフレーム同期情報が付加され
ている前記誤り訂正符号用フレーム同期情報が検出され
たタイミングに同期した所定のタイミングでマルチフレ
ームパルスを発生するマルチフレームパルス発生手段と
を具備することを特徴とするディジタル通信システム。 - 【請求項２】 ディジタル信号を誤り訂正符号化する誤
り訂正符号装置において、 前記ディジタル信号を、所定の誤り訂正符号用フレーム
にフレーム化し、先頭に所定の誤り訂正符号用フレーム
同期情報を挿入するとともに、さらに所定数の誤り訂正
符号用フレーム毎にマルチフレーム化し、先頭の誤り訂
正符号用フレームに挿入された誤り訂正符号用フレーム
同期情報中にマルチフレーム同期情報を付加するフレー
ム化手段と、 このフレーム化手段によってフレーム化なされたのちの
前記ディジタル信号を、誤り訂正符号用フレーム毎に誤
り訂正符号化する符号化手段と、 この符号化手段により誤り訂正符号化がなされたのちの
前記ディジタル信号を、前記マルチフレームの１つを形
成する前記所定数の誤り訂正符号用フレーム毎にインタ
リーブするインタリーブ手段とを具備したことを特徴と
する誤り訂正符号装置。 - 【請求項３】 所定の誤り訂正符号用フレームにフレー
ム化され、先頭に所定の誤り訂正符号用フレーム同期情
報が挿入されるとともに、さらに所定数の誤り訂正符号
用フレーム毎にマルチフレーム化され、先頭の誤り訂正
符号用フレームに挿入された誤り訂正符号用フレーム同
期情報中にマルチフレーム同期情報が付加されたのち、
誤り訂正符号用フレーム毎に誤り訂正符号化されるとと
もに、前記マルチフレームの１つを形成する前記所定数
の誤り訂正符号用フレーム毎にインタリーブされたディ
ジタル信号を復号する誤り訂正復号装置において、 前記ディジタル信号中から前記誤り訂正符号用フレーム
同期情報を検出する検出手段と、 この検出手段で前記マルチフレーム同期情報が付加され
ている前記誤り訂正符号用フレーム同期情報が検出され
たタイミングに同期した所定のタイミングで、前記ディ
ジタル信号をデインタリーブするデインタリーブ手段
と、 前記検出手段での前記誤り訂正符号用フレーム同期情報
の検出タイミングに同期した所定のタイミングで、前記
デインタリーブ手段によりデインタリーブされた後のデ
ィジタル信号を誤り訂正符号用フレーム毎に誤り訂正符
号を復号する復号手段と、 前記検出手段で前記マルチフレーム同期情報が付加され
ている前記誤り訂正符号用フレーム同期情報が検出され
たタイミングに同期した所定のタイミングでマルチフレ
ームパルスを発生するマルチフレームパルス発生手段と
を具備したことを特徴とする誤り訂正復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046562A JPH06261023A (ja) | 1993-03-08 | 1993-03-08 | ディジタル通信システムならびに、このシステムで使用される誤り訂正符号装置および誤り訂正復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046562A JPH06261023A (ja) | 1993-03-08 | 1993-03-08 | ディジタル通信システムならびに、このシステムで使用される誤り訂正符号装置および誤り訂正復号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06261023A true JPH06261023A (ja) | 1994-09-16 |
Family
ID=12750766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5046562A Pending JPH06261023A (ja) | 1993-03-08 | 1993-03-08 | ディジタル通信システムならびに、このシステムで使用される誤り訂正符号装置および誤り訂正復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06261023A (ja) |
-
1993
- 1993-03-08 JP JP5046562A patent/JPH06261023A/ja active Pending
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